JP5300514B2 - 半導体装置 - Google Patents
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Description
この発明は、窒化物を含む半導体から成るヘテロ接合電界効果型トランジスタに関する。
従来の窒化物を含む半導体から成るヘテロ接合電界効果型トランジスタに於いて、半導体表面に直接ゲート電極を形成した構造では、ゲート電極にパルスの電圧を印加して動作させた場合にドレイン電流が大きく減少してしまう現象(以下「電流コラプス」と言う。)が発生し、それによって、実際に高周波動作させた際の出力及び効率がＤＣ特性から予測出来る出力及び効率に比べて大きく減少してしまう。この電流コラプスは半導体表面に形成されるトラップ準位によって生じるため、電流コラプスを抑制するためには、最も強く電界が加わるゲート電極/半導体界面を半導体表面から遠ざけることが効果的である。そのためには、ゲート電極を形成する領域のみエッチングした後にゲート電極を形成するリセスゲート構造を採用することが望ましい。しかし、リセスゲート構造を適用するためには、ゲート電極直下の半導体層のエッチング深さを制御性良くエッチングする必要性があり、エッチングレートのみで制御することが難しい。この対策として、例えばAlGaN/GaN系ヘテロ構造を用いたヘテロ接合電界効果型トランジスタの場合には、最表面にエッチング深さと等しい厚みを有するGaNキャップ層を形成してGaN/AlGaN/GaN構造を実現し、GaNとAlGaNのエッチングレートの差を用いて選択的にGaNキャップ層のみをエッチングする手法が、取られている。上述した様に、電流コラプスを抑制するためには、ゲート電極/半導体界面を半導体表面から遠ざける必要があるため、リセス深さはより深い方が好ましく、従って、GaNキャップ層の膜厚もより厚い方が好ましい。
GaN系のヘテロ電界効果型トランジスタの場合では、半導体表面に形成される不純物準位は、室温に於いては伝導帯に励起出来ない様な深いエネルギーレベルに形成される準位であっても、強い分極作用によりフェルミ・レベルより高いエネルギーレベルに位置するため、それが供給源となって、ヘテロ界面に1×1013cm-2程度の濃度の２次元電子ガスが発生する。しかし、深いリセスゲート構造を形成するために、おおよそ50nm以上の厚さのGaNキャップ層を最表面に形成すると、表面準位による影響を受けにくくなり、２次元電子ガス濃度が著しく減少し、それによってソース/ゲート間及びゲート/ドレイン間のアクセス抵抗が増大して、ドレイン電流が減少してしまう。
これを回避するために、非特許文献１に記載されている窒化物半導体から成るヘテロ接合電界効果型トランジスタに於いては、GaNキャップ層の最もバリア層側に、所望の２次元電子ガス濃度と同程度の濃度のシリコンをデルタドーピングしている。GaNキャップ層のバリア層に近い領域では、バリア層の表面側と同様に強い分極の効果を受けることが出来るため、シリコンのデルタドーピングによって形成されたバンドギャップ内の不純物準位のエネルギーレベルはフェルミ・レベルよりも高くなり、当該不純物準位は２次元電子ガスの供給源となることが出来る。従って、この様な構造とすることによって、上記の問題点を解決することができる。
IEEE ELECTRON DEVICE LETTRS, VOL.29, NO.4 APRIL. 2008, P303
J.Appl.Phys., Vol. 83, No.11, 1 1998, p5787
AlGaN/GaN系ヘテロ構造を用いたヘテロ接合電界効果型トランジスタの場合、通常、面積当たり1×1013(cm-2)程度の濃度の２次元電子ガスが発生している。これと同程度の濃度のシリコンを例えば５nmの厚さの領域にドーピングするとした場合には、シリコンのドーピング濃度を2×1019(cm-3)程度の高い濃度に制御する必要性がある。窒化物半導体から成るエピタキシャル層内に最も均一に高濃度でシリコン等のｎ型不純物をドーピングする方法は、MOCVD法等によってエピタキシャル成長する際に上記不純物をドーピングする方法であるが、この方法に於いても、1×1019(cm-3)以上の濃度のシリコンをドーピングすると、結晶中の応力が増加し、そのため欠陥が発生することが懸念されるため(非特許文献２を参照。)、1×1019(cm-3)以上の濃度のシリコンをドーピングすることは難しい。
又、GaN又はAlGaN等の窒化物半導体では、酸素、窒素空孔及びカーボン等の各々も、それが形成されるときのエネルギー準位はシリコンのそれとは異なるものの、半導体のエネルギーバンドギャップ中に準位を形成する。従って、これらのドナーが形成する準位が分極の効果によってフェルミ・レベルよりも高いエネルギーに位置すれば、シリコンが形成する不純物準位と同様に、２次元電子ガスの供給源と成り得る。これらは結晶成長中及びトランジスタの作製プロセス中に意図せずに混入するため、その場合にはドーピングしたシリコンの濃度以上の２次元電子ガスが発生し、所望の２次元電子ガス濃度にならない。
この発明は斯かる諸問題点の認識を踏まえて成されたものであり、その主目的は、窒化物半導体から成るヘテロ接合電界効果型トランジスタに於いて、酸素、窒素空孔、或いはカーボンと言った様なシリコン以外の窒化物半導体中のバンドギャップ内に準位を形成し得るドナー（電子を発生させる準位）を、単独で或いはドーパントであるシリコンと共に用いて、ヘテロ接合を形成することによって生じる分極の影響を受けることが出来るキャップ層のバリア層に近い領域に高濃度ドーピング領域を形成し、更に合計したドナーの濃度を制御することによって、所望の２次元電子ガスの濃度を得ることにある。
この発明の主題は、窒化物半導体から成るヘテロ接合電界効果型トランジスタを有する半導体装置であって、チャネル層と、前記チャネル層上に形成されたバリア層と、前記バリア層上に形成されたゲート電極と、前記バリア層上に前記ゲート電極を間に挟んで形成されたソース電極及びドレイン電極と、少なくとも前記ゲート電極の前記ドレイン電極側の側面に接する前記バリア層上に配設されており、前記バリア層を構成する第１窒化物半導体よりも小さなバンドギャップを有する第２窒化物半導体から成るキャップ層とを備えており、前記チャネル層の内で前記バリア層側の領域には２次元電子ガスが形成され、前記キャップ層の内で、ヘテロ接合の形成により発生する分極の影響を受ける前記バリア層側の領域に、前記キャップ層を構成する前記第２窒化物半導体の前記バンドギャップ内の、前記分極の効果によって決まるフェルミ・レベルよりも高いエネルギー位置に準位を形成するドーパントがドーピングされており、前記ドーパントには、シリコンと、前記シリコン以外のドーパントとが含まれていることを特徴とする。
本発明の主題によれば、ヘテロ接合を形成することによって生じる分極の影響を受けることが出来るキャップ層のバリア層に近い領域に高濃度のドーピング領域を形成することが出来る。その結果、電流コラプスを抑制した上で、所望の濃度の２次元電子ガスを発生させることが可能なヘテロ接合電界効果型トランジスタを実現することが出来る。従って、製品の歩留まりの向上も期待される。
以下、この発明の様々な具体化を、添付図面を基に、その効果・利点と共に、詳述する。
（実施の形態１）
図１は、本実施の形態に係る窒化物半導体から成るヘテロ接合電界効果型トランジスタの構造例を示す縦断面図である。
図１は、本実施の形態に係る窒化物半導体から成るヘテロ接合電界効果型トランジスタの構造例を示す縦断面図である。
図１に於いて、最下層は半絶縁性SiC基板１０であり、同基板１０の上面上に、バッファ層２０を介して、GaNから成るチャネル層３０が配設されている。チャネル層３０の上面上には、Al0.3Ga0.7N（第１窒化物半導体に該当）から成るバリア層４０が配設されている。更に、バリア層４０の上面上には、バリア層４０を成すAl0.3Ga0.7Nよりもそのバンドギャプが小さい、厚さが5nm のGaN（第２窒化物半導体に該当）から成る第１キャップ層５０が、配設されている。この第１キャップ層５０は、第１キャップ層５０内のバリア層４０側の分極の影響を受ける領域にドーピングされたシリコン（不純物）、酸素（不純物）、及び窒素空孔の各ドナーによって、GaNのバンドギャップ内の、分極効果により決まるフェルミ・レベルよりも高いエネルギー位置に形成された、濃度が2×1019cm-3である、電子を発生させる準位（不純物準位を含む。）を有する。更に、第１キャップ層５０の上面上には、ノンドーピングのGaNから成る第２キャップ層６０が配設されている。ここで、領域７０は素子分離領域である。又、領域８０，９０は、それぞれ、ソース電極、ドレイン電極であり、領域１００はゲート電極である。尚、本装置の製造過程に於いて、ソース電極８０とドレイン電極９０とゲート電極１００とがそれぞれ形成された領域に於ける第１キャップ層５０及び第２キャップ層６０は除去されて存在しない。
この様な構造を採用することによって、シリコンのみをドーパントとして上記の通りにキャップ層内にドーピングする従来の技術の場合と比べて、容易に2×1019cm-3の高濃度のドナー（不純物準位を含む。）を第１キャップ層５０内に混入することが出来るので、それによって所望の濃度(1×1013cm-2)の２次元電子ガスを発生させることが出来る。しかも、この構造によって、選択的にゲート電極１００の領域の第１及び第２キャップ層５０及び６０のみを除去することが容易になり、電流コラプスを抑制するために効果的なゲートリセス構造を制御性良く作製することが出来る。
尚、図１の構造では、代表的な条件の場合について記載しているが、下記の各変形例に示す条件下に於いても、既述した効果と同様の効果が得られる。
（変形例１）
図１に於ける第１キャップ層５０及び第２キャップ層６０は、少なくともドレイン電極９０側のゲート電極１００の側面と接触する領域に形成されていれば、トランジスタ動作時に最も電界が集中するゲート電極１００と電子供給層であるバリア層４０との界面のドレイン側の領域を半導体表面(ここでは第２キャップ層６０の表面に該当)から遠ざけることが出来るため、電流コラプスを抑制することが出来る。
図１に於ける第１キャップ層５０及び第２キャップ層６０は、少なくともドレイン電極９０側のゲート電極１００の側面と接触する領域に形成されていれば、トランジスタ動作時に最も電界が集中するゲート電極１００と電子供給層であるバリア層４０との界面のドレイン側の領域を半導体表面(ここでは第２キャップ層６０の表面に該当)から遠ざけることが出来るため、電流コラプスを抑制することが出来る。
従って、図１に於ける第１キャップ層５０及び第２キャップ層６０は、ソース電極８０、ドレイン電極９０、及びゲート電極１００の領域以外の全ての領域に形成されている必要性はない。よって、図２の縦断面図に示す様に、ドレイン電極９０側のゲート電極１００の側面のみと接触する様に、バリア層４０の上面内の一部領域（ドレイン電極９０側のゲート電極１００の側面下部と接触する領域）上にのみ、第１キャップ層５０及び第２キャップ層６０が配設されていれば良い。
（変形例２）
チャネル層３０とバリア層４０とがヘテロ接合を形成することによって発生する分極の影響を受ける、第１キャップ層５０のバリア層４０側の領域に、複数のドナーがドーピングされていれば、ドーピングされたドナー（シリコン等の不純物を含む。）が２次元電子ガスの供給源と成り得る。従って、図１又は図２に於ける第１キャップ層５０の厚さは、必ずしも5nmである必要性はなく、それよりも厚くても構わない。但し、第１キャップ層５０の内で、バリア層４０に近い領域の方が分極の効果が強いため、第１キャップ層５０の厚さは薄い方が好ましいと言える。
チャネル層３０とバリア層４０とがヘテロ接合を形成することによって発生する分極の影響を受ける、第１キャップ層５０のバリア層４０側の領域に、複数のドナーがドーピングされていれば、ドーピングされたドナー（シリコン等の不純物を含む。）が２次元電子ガスの供給源と成り得る。従って、図１又は図２に於ける第１キャップ層５０の厚さは、必ずしも5nmである必要性はなく、それよりも厚くても構わない。但し、第１キャップ層５０の内で、バリア層４０に近い領域の方が分極の効果が強いため、第１キャップ層５０の厚さは薄い方が好ましいと言える。
（変形例３）
図１又は図２に於ける第１キャップ層５０内のドナー（不純物準位を含む。）を形成するために混入するドーパント等は、必ずしもシリコン、酸素、窒素空孔の３種である必要性はない。即ち、第１キャップ層５０を構成する窒化物半導体のバンドギャップ内の、分極の効果によって決まるフェルミ・レベルよりも高いエネルギー位置にその準位を形成するドナー（ドーパントを含む。）であれば良く、この条件を満たすならば、ドナー（ドーパントを含む。）は、例えばカーボン又は水素又はマグネシウムであっても構わない。
図１又は図２に於ける第１キャップ層５０内のドナー（不純物準位を含む。）を形成するために混入するドーパント等は、必ずしもシリコン、酸素、窒素空孔の３種である必要性はない。即ち、第１キャップ層５０を構成する窒化物半導体のバンドギャップ内の、分極の効果によって決まるフェルミ・レベルよりも高いエネルギー位置にその準位を形成するドナー（ドーパントを含む。）であれば良く、この条件を満たすならば、ドナー（ドーパントを含む。）は、例えばカーボン又は水素又はマグネシウムであっても構わない。
（変形例４）
図１又は図２の第１キャップ層５０に於ける、上記の変形例３によって形成されるドナー（不純物を含む。）の濃度は、必ずしも2×1019cm-3である必要性はなく、上記の変形例２によって決まる第１キャップ層５０の膜厚との積によって決定される面積当たりの濃度が所望の２次元電子ガス濃度とほぼ等しい値になる様な濃度であれば良い。例えば、２次元電子ガスの面積当たりの濃度を1×1013cm-2に設定したい場合に於いて、第１キャップ層５０の厚さを１nmとした場合にはドナー（不純物を含む。）の濃度を1×1020cm-3、第１キャップ層５０の厚さを10nmとした場合にはドナー（不純物を含む。）の濃度を1×1019cm-3とすれば良い。又、ドナー（不純物を含む。）の濃度は第１キャップ層５０内で均一な濃度である必要性も無く、上述した様に、第１キャップ層５０内の複数のドナー（不純物を含む。）の合計の濃度が所望の２次元電子ガス濃度とほぼ等しい値であれば、例えばバリア層４０に近い側程、ドナー（不純物を含む。）の濃度がより高くなる様な、第１キャップ層５０の深さ方向にドナー（不純物を含む。）の濃度が分布していても構わない。
図１又は図２の第１キャップ層５０に於ける、上記の変形例３によって形成されるドナー（不純物を含む。）の濃度は、必ずしも2×1019cm-3である必要性はなく、上記の変形例２によって決まる第１キャップ層５０の膜厚との積によって決定される面積当たりの濃度が所望の２次元電子ガス濃度とほぼ等しい値になる様な濃度であれば良い。例えば、２次元電子ガスの面積当たりの濃度を1×1013cm-2に設定したい場合に於いて、第１キャップ層５０の厚さを１nmとした場合にはドナー（不純物を含む。）の濃度を1×1020cm-3、第１キャップ層５０の厚さを10nmとした場合にはドナー（不純物を含む。）の濃度を1×1019cm-3とすれば良い。又、ドナー（不純物を含む。）の濃度は第１キャップ層５０内で均一な濃度である必要性も無く、上述した様に、第１キャップ層５０内の複数のドナー（不純物を含む。）の合計の濃度が所望の２次元電子ガス濃度とほぼ等しい値であれば、例えばバリア層４０に近い側程、ドナー（不純物を含む。）の濃度がより高くなる様な、第１キャップ層５０の深さ方向にドナー（不純物を含む。）の濃度が分布していても構わない。
（変形例５）
図１又は図２に示された第２キャップ層６０は必ずしもノンドープの窒化物半導体層である必要性はなく、不純物が第２キャップ層６０内にドーピングされていても構わない。但し、バリア層４０から離れた第２キャップ層６０の領域は分極による影響が小さく、ドーピングした不純物のエネルギー準位が浅い程にゲートリーク電流の要因に成り易いため、第２キャップ層６０内の不純物の濃度は出来るだけ低い方が好ましい。
図１又は図２に示された第２キャップ層６０は必ずしもノンドープの窒化物半導体層である必要性はなく、不純物が第２キャップ層６０内にドーピングされていても構わない。但し、バリア層４０から離れた第２キャップ層６０の領域は分極による影響が小さく、ドーピングした不純物のエネルギー準位が浅い程にゲートリーク電流の要因に成り易いため、第２キャップ層６０内の不純物の濃度は出来るだけ低い方が好ましい。
（変形例６）
図１又は図２に於けるチャネル層３０とバリア層４０との間に、これらの層３０，４０を形成する材料よりも、そのバンドギャップが大きい材料(例えば、AlNを挙げることが出来る。)から成るスペーサ層１１０が、図３に示す様に、配設されていても良い。この様な構造とすることによって、チャネル層３９の内でバリア層４０側の領域に発生する２次元電子ガスの閉じ込め効果を大きくすることが出来るため、２次元電子ガスの濃度が増大し、しかも、合金散乱も減少するために２次元電子ガスの移動度が向上し、トランジスタの大電流化、更には高出力化を図ることが出来る。
図１又は図２に於けるチャネル層３０とバリア層４０との間に、これらの層３０，４０を形成する材料よりも、そのバンドギャップが大きい材料(例えば、AlNを挙げることが出来る。)から成るスペーサ層１１０が、図３に示す様に、配設されていても良い。この様な構造とすることによって、チャネル層３９の内でバリア層４０側の領域に発生する２次元電子ガスの閉じ込め効果を大きくすることが出来るため、２次元電子ガスの濃度が増大し、しかも、合金散乱も減少するために２次元電子ガスの移動度が向上し、トランジスタの大電流化、更には高出力化を図ることが出来る。
（変形例７）
図３に於けるチャネル層３０、スペーサ層１１０、バリア層４０、第１キャップ層５０、第２キャップ層６０のそれぞれのバンドギャップの大きさをB30、B110、B40、B50、B60と表す場合に、これらのバンドギャップがB30<B40<B110、B50< B40、B60< B40という関係にあれば、ヘテロ接合電界効果型トランジスタを動作させ、且つ、スペーサ層１１０により２次元電子ガスの濃度及び移動度を向上させ、且つ、選択的にゲート電極１００の領域のキャップ層のみを除去することが出来るため、必ずしも図３に示す様に、チャネル層３０並びに第１及び第２キャップ層５０，６０がGaNより成り、スペーサ層１１０がAlNより成り、バリア層４０がAl0.3Ga0.7Nより成る必要性はない。即ち、これらの層が、同層を構成する元素の組成が異なるAlとGaとNの内でNを含む少なくとも２元素から成る化合物で構成されていれば良く、例えば、チャネル層３０、スペーサ層１１０、バリア層４０、第１キャップ層５０、第２キャップ層６０を構成する化合物半導体を、それぞれAlX30Ga1-X30N、AlX110Ga1-X110 N、lX40Ga1-X40 N、AlX50Ga1-X50 N、AlX60Ga1-X60 Nとすると、0≦X30<1、0<X110<1、0<X40≦1、0≦X50<1、0≦X60<1、X30<X40<X110、X50< X40、X60< X40という関係を満たす化合物半導体で構成されていれば良い。更に、必ずしもAlとGaとNの3元素の内でNを含む少なくとも２元素から成る化合物半導体で構成される必要性もなく、例えばInを加えたAlとGaの内でNを含む少なくとも２種類から成る化合物半導体で構成されていても構わない。
図３に於けるチャネル層３０、スペーサ層１１０、バリア層４０、第１キャップ層５０、第２キャップ層６０のそれぞれのバンドギャップの大きさをB30、B110、B40、B50、B60と表す場合に、これらのバンドギャップがB30<B40<B110、B50< B40、B60< B40という関係にあれば、ヘテロ接合電界効果型トランジスタを動作させ、且つ、スペーサ層１１０により２次元電子ガスの濃度及び移動度を向上させ、且つ、選択的にゲート電極１００の領域のキャップ層のみを除去することが出来るため、必ずしも図３に示す様に、チャネル層３０並びに第１及び第２キャップ層５０，６０がGaNより成り、スペーサ層１１０がAlNより成り、バリア層４０がAl0.3Ga0.7Nより成る必要性はない。即ち、これらの層が、同層を構成する元素の組成が異なるAlとGaとNの内でNを含む少なくとも２元素から成る化合物で構成されていれば良く、例えば、チャネル層３０、スペーサ層１１０、バリア層４０、第１キャップ層５０、第２キャップ層６０を構成する化合物半導体を、それぞれAlX30Ga1-X30N、AlX110Ga1-X110 N、lX40Ga1-X40 N、AlX50Ga1-X50 N、AlX60Ga1-X60 Nとすると、0≦X30<1、0<X110<1、0<X40≦1、0≦X50<1、0≦X60<1、X30<X40<X110、X50< X40、X60< X40という関係を満たす化合物半導体で構成されていれば良い。更に、必ずしもAlとGaとNの3元素の内でNを含む少なくとも２元素から成る化合物半導体で構成される必要性もなく、例えばInを加えたAlとGaの内でNを含む少なくとも２種類から成る化合物半導体で構成されていても構わない。
尚、本変形例を、図１又は図２の例に対しても適用可能である。
（変形例８）
上記の変形例７に記載した構造に於いて、チャネル層３０、スペーサ層１１０、バリア層４０、第１キャップ層５０、及び第２キャップ層６０は、これらがAlとGaとNの内でNを含む少なくとも２元素から成る化合物で構成される場合(図３に示す構造はその一例である。)、バリア層４０に大きな分極効果が発生するため、チャネル層３０内のバリア層４０側に於ける領域に、高濃度の２次元電子ガスを発生させることが出来る。従って、本構造は、トランジスタの大電流化、更には高出力化にとって有利であり、より好ましい構造であると言える。
上記の変形例７に記載した構造に於いて、チャネル層３０、スペーサ層１１０、バリア層４０、第１キャップ層５０、及び第２キャップ層６０は、これらがAlとGaとNの内でNを含む少なくとも２元素から成る化合物で構成される場合(図３に示す構造はその一例である。)、バリア層４０に大きな分極効果が発生するため、チャネル層３０内のバリア層４０側に於ける領域に、高濃度の２次元電子ガスを発生させることが出来る。従って、本構造は、トランジスタの大電流化、更には高出力化にとって有利であり、より好ましい構造であると言える。
尚、本変形例を、図１又は図２の例に対しても適用可能である。
（変形例９）
ヘテロ接合電界効果型トランジスタに於いては、チャネル層３０に用いる窒化物半導体材料の絶縁破壊電界が高い程に、その耐圧が高くなる。AlXGa1-XNに於いては、Al組成がより高い程に、そのバンドギャップが大きく且つ絶縁破壊電界が高い。このために、上記の変形例５の構造に於いて、チャネル層３０に用いるAlx30Ga1-x30Nに関しては、Al組成がより高い(xが１に近い。)方が好ましい。又、バリア層４０に用いる窒化物半導体材料のバンドギャップが大きい程に、バリア層４０を介してゲート電極１００からヘテロ界面へと流れるゲートリーク電流が流れにくくなる。このため、バリア層４０として用いるAlX40Ga1-X40Nに関しても、同様に、Al組成がより高い方が好ましい。
ヘテロ接合電界効果型トランジスタに於いては、チャネル層３０に用いる窒化物半導体材料の絶縁破壊電界が高い程に、その耐圧が高くなる。AlXGa1-XNに於いては、Al組成がより高い程に、そのバンドギャップが大きく且つ絶縁破壊電界が高い。このために、上記の変形例５の構造に於いて、チャネル層３０に用いるAlx30Ga1-x30Nに関しては、Al組成がより高い(xが１に近い。)方が好ましい。又、バリア層４０に用いる窒化物半導体材料のバンドギャップが大きい程に、バリア層４０を介してゲート電極１００からヘテロ界面へと流れるゲートリーク電流が流れにくくなる。このため、バリア層４０として用いるAlX40Ga1-X40Nに関しても、同様に、Al組成がより高い方が好ましい。
（変形例１０）
図３に示すチャネル層３０、バリア層４０、スペーサ層１１０、第１キャップ層５０、及び第２キャップ層６０の各々は、必ずしも同一組成の１層から成る構造である必要性は無い。即ち、上記の変形例４に示すバンドギャップの大きさの条件を満たすならば、In組成、Al組成、及びGa組成が空間的に変化していても、或いは、これらが異なる数層から成る多層膜であっても構わない。又、これらの層には、上記窒化物半導体に於いてｎ型又はｐ型と成る不純物が含まれていても良い。
図３に示すチャネル層３０、バリア層４０、スペーサ層１１０、第１キャップ層５０、及び第２キャップ層６０の各々は、必ずしも同一組成の１層から成る構造である必要性は無い。即ち、上記の変形例４に示すバンドギャップの大きさの条件を満たすならば、In組成、Al組成、及びGa組成が空間的に変化していても、或いは、これらが異なる数層から成る多層膜であっても構わない。又、これらの層には、上記窒化物半導体に於いてｎ型又はｐ型と成る不純物が含まれていても良い。
尚、本変形例を、図１又は図２の例に対しても適用可能である。
（変形例１１）
図１〜図３の各々に於ける半絶縁性SiC基板１０は、シリコン、サファイア、GaN、又はAlN等であっても良い。又、例えば基板１０としてGaNを使用した場合には、必ずしも基板１０上のバッファ層２０を配設しなくても、その上のチャネル層３０、スペーサ層１１０（図３への適用の場合のみ。）、及びバリア層４０等を設けることが出来る。従って、基板１０の上面上に必ずしもバッファ層２０を配設する必要性は無く、バッファ層２０を配設しなくても構わない。
図１〜図３の各々に於ける半絶縁性SiC基板１０は、シリコン、サファイア、GaN、又はAlN等であっても良い。又、例えば基板１０としてGaNを使用した場合には、必ずしも基板１０上のバッファ層２０を配設しなくても、その上のチャネル層３０、スペーサ層１１０（図３への適用の場合のみ。）、及びバリア層４０等を設けることが出来る。従って、基板１０の上面上に必ずしもバッファ層２０を配設する必要性は無く、バッファ層２０を配設しなくても構わない。
（変形例１２）
図１〜図３に於けるソース電極８０及びドレイン電極９０は、チャネル層３０内のバリア層４０側の領域に発生する２次元電子ガスとのオーミック性のコンタクトが実現されていれば、必ずしもバリア層４０と接していなくても良い。例えば、ソース電極８０及びドレイン電極９０が第２キャップ層６０の表面と接触した構造(図４参照。)、又は、ソース電極８０及びドレイン電極９０が第２キャップ層６０の内部と接触した構造(図５参照。)、又は、ソース電極８０及びドレイン電極９０がバリア層４０の内部と接触した構造(図６参照。)であっても、良い。
図１〜図３に於けるソース電極８０及びドレイン電極９０は、チャネル層３０内のバリア層４０側の領域に発生する２次元電子ガスとのオーミック性のコンタクトが実現されていれば、必ずしもバリア層４０と接していなくても良い。例えば、ソース電極８０及びドレイン電極９０が第２キャップ層６０の表面と接触した構造(図４参照。)、又は、ソース電極８０及びドレイン電極９０が第２キャップ層６０の内部と接触した構造(図５参照。)、又は、ソース電極８０及びドレイン電極９０がバリア層４０の内部と接触した構造(図６参照。)であっても、良い。
（変形例１３）
図１〜図６に於けるソース電極８０及びドレイン電極９０の下側の少なくとも一部の窒化物半導体層内には、図７〜図１０の各図に示す様に、ｎ型不純物が高濃度にドーピングされた領域１２０が設けられていても構わない。この様な構造とすることによって、チャネル層３０内のバリア層４０側の領域に発生する２次元電子ガスのソース/ドレイン電極間に於ける抵抗を低減することが出来、本構造は、トランジスタの大電流化、更には高出力化にとって有利であり、より好ましい構造と言える。
図１〜図６に於けるソース電極８０及びドレイン電極９０の下側の少なくとも一部の窒化物半導体層内には、図７〜図１０の各図に示す様に、ｎ型不純物が高濃度にドーピングされた領域１２０が設けられていても構わない。この様な構造とすることによって、チャネル層３０内のバリア層４０側の領域に発生する２次元電子ガスのソース/ドレイン電極間に於ける抵抗を低減することが出来、本構造は、トランジスタの大電流化、更には高出力化にとって有利であり、より好ましい構造と言える。
（変形例１４）
図１〜図１０に於けるソース電極８０及びドレイン電極９０は、Ti、Al、Nb、Hf、Zr、Sr、Ni、Ta、Au、Mo、W、Pt等の金属、若しくは、これらの金属から構成される多層膜で形成される。
図１〜図１０に於けるソース電極８０及びドレイン電極９０は、Ti、Al、Nb、Hf、Zr、Sr、Ni、Ta、Au、Mo、W、Pt等の金属、若しくは、これらの金属から構成される多層膜で形成される。
（変形例１５）
図１〜図１０の各図に於けるゲート電極１００は、ゲート電極１００の底面が第２キャップ層６０の表面と接していなければ、第２キャップ層６０の表面と接触している場合に比べて電流コラプスを抑制することが出来るために、必ずしもバリア層４０の上面と接していなくても良い。例えば、ゲート電極１００の底面が第２キャップ層６０の内部と接触した構造(図１１参照。)、又は、ゲート電極１００の底面がバリア層４０の内部と接触した構造(図１２参照。)であっても良い。但し、ゲート電極１００の直下の窒化物半導体層のエッチング深さの制御性を良くするには、構造の異なる層をエッチングする際のレートの違いを用いて行なうことが好ましく、その場合には、図１〜図１０の各図に示す様なゲート電極１００の底面がバリア層４０と第１キャップ層５０との界面近傍付近と接する構造がより好ましい。
図１〜図１０の各図に於けるゲート電極１００は、ゲート電極１００の底面が第２キャップ層６０の表面と接していなければ、第２キャップ層６０の表面と接触している場合に比べて電流コラプスを抑制することが出来るために、必ずしもバリア層４０の上面と接していなくても良い。例えば、ゲート電極１００の底面が第２キャップ層６０の内部と接触した構造(図１１参照。)、又は、ゲート電極１００の底面がバリア層４０の内部と接触した構造(図１２参照。)であっても良い。但し、ゲート電極１００の直下の窒化物半導体層のエッチング深さの制御性を良くするには、構造の異なる層をエッチングする際のレートの違いを用いて行なうことが好ましく、その場合には、図１〜図１０の各図に示す様なゲート電極１００の底面がバリア層４０と第１キャップ層５０との界面近傍付近と接する構造がより好ましい。
（変形例１６）
図１〜図１２に於けるゲート電極１００は、必ずしもこれらの図に示す様にその縦断面形状が四角形である必要性はなく、バリア層４０と接触する領域を小さくした、例えば図１３の縦断面図に示す様な、Ｔ型構造或いはＹ型構造のゲート電極１０１であっても良い。この様なゲート電極１０１の構造を採用することによって、ゲート電極１０１が窒化物半導体と接触する面積を維持したまま、ゲート抵抗を低減することが出来る。
図１〜図１２に於けるゲート電極１００は、必ずしもこれらの図に示す様にその縦断面形状が四角形である必要性はなく、バリア層４０と接触する領域を小さくした、例えば図１３の縦断面図に示す様な、Ｔ型構造或いはＹ型構造のゲート電極１０１であっても良い。この様なゲート電極１０１の構造を採用することによって、ゲート電極１０１が窒化物半導体と接触する面積を維持したまま、ゲート抵抗を低減することが出来る。
又、図１４に示す様に、ゲート電極１０１の上部が第２キャップ層６０の表面に接する様に、ゲート電極１０１の形状を設定しても構わない。この様なゲート電極１０１の構造を採用することによって、高電圧動作時に於いて、ゲート電極１０１のドレイン電極９０側のエッジ部分に集中する電界を緩和することが出来、電流コラプスを抑制すると同時に耐圧を高くすることが出来る。
（変形例１７）
図１３に示されたゲート電極１０１の構造に対して、ゲート電極１０１の内で第１及び第２キャップ層５０，６０と接触していない上部１０１ＴＰの内の第２キャップ層５０の上面と対向する面１０１ＴＰＢＳと、第２キャップ層５０の上面との間の空間ＳＰを埋める様に、第２キャップ層５０の上面の少なくとも一部上若しくは全面上に、Al、Ga、Si、Hf、Ti等の内で少なくとも１種類以上の原子の酸化物、窒化物、又は酸窒化物等から成る絶縁膜１３０が配設された構造としても構わない（図１５参照。）。この様な構造とすることによって、高電圧動作時に於いてゲート電極１０１のドレイン電極９０側のエッジ部分に集中する電界を緩和することが出来るので、電流コラプスを抑制すると同時に耐圧を高くすることが出来る。
図１３に示されたゲート電極１０１の構造に対して、ゲート電極１０１の内で第１及び第２キャップ層５０，６０と接触していない上部１０１ＴＰの内の第２キャップ層５０の上面と対向する面１０１ＴＰＢＳと、第２キャップ層５０の上面との間の空間ＳＰを埋める様に、第２キャップ層５０の上面の少なくとも一部上若しくは全面上に、Al、Ga、Si、Hf、Ti等の内で少なくとも１種類以上の原子の酸化物、窒化物、又は酸窒化物等から成る絶縁膜１３０が配設された構造としても構わない（図１５参照。）。この様な構造とすることによって、高電圧動作時に於いてゲート電極１０１のドレイン電極９０側のエッジ部分に集中する電界を緩和することが出来るので、電流コラプスを抑制すると同時に耐圧を高くすることが出来る。
更に、図１６に示す様に、図１３に示されたゲート電極１０１の上部１０１ＴＰと第２キャップ層５０の上面との間の空間ＳＰ内にのみ、当該空間ＳＰを全体的に充填する絶縁膜１３０を配設することとしても良い。この場合には、ソース電極８０とゲート電極１０１との間、及び、ゲート電極１０１とドレイン電極９０との間に発生する容量を低減することが出来るので、高周波動作時の利得及び効率を向上させることが出来る。
（変形例１８）
図１〜図１６に於けるゲート電極１００，１０１は、Ti、Al、Pt、Au、Ni、Pd等の金属、IrSi、PtSi、NiSi2等のシリサイド、或いは、TiN、WN等の窒化物金属、若しくは、これらから構成される多層膜等で構成される。
図１〜図１６に於けるゲート電極１００，１０１は、Ti、Al、Pt、Au、Ni、Pd等の金属、IrSi、PtSi、NiSi2等のシリサイド、或いは、TiN、WN等の窒化物金属、若しくは、これらから構成される多層膜等で構成される。
（変形例１９）
上述した構造を全て個々に採用する必要性は無く、それぞれの特徴点を組み合わせた構造としても良い。
上述した構造を全て個々に採用する必要性は無く、それぞれの特徴点を組み合わせた構造としても良い。
尚、以上の実施の形態１及びその各変形例に於いては、トランジスタとして動作する必要最小限の構成要素しか記載されていないが、最終的には、保護膜、配線、及び、バイアホール等が配設された構造に於いて、窒化物半導体より成るデバイスとして用いられる。
（実施の形態２）
図１７〜図２２は、図１に示す、既述した構造を有する窒化物半導体から成るヘテロ接合電界効果型トランジスタの製造プロセスの一例を示す縦断面図である。尚、図１７〜図２２に於いて、図１〜図１６と同一の符号を付したものは、同一又はこれに相当するものである。
図１７〜図２２は、図１に示す、既述した構造を有する窒化物半導体から成るヘテロ接合電界効果型トランジスタの製造プロセスの一例を示す縦断面図である。尚、図１７〜図２２に於いて、図１〜図１６と同一の符号を付したものは、同一又はこれに相当するものである。
図１７：基板１０上にMOCVD法、又はMBE法等のエピタキシャル成長法を適用することで、バッファ層２０、GaNから成るチャネル層３０、Al0.3Ga0.7Nから成るバリア層４０、所望の２次元電子ガスの濃度と同等の濃度のドナー（不純物を含む。）を含むGaNから成る第１キャップ層５０、ノンドーピングのGaNから成る第２キャップ層６０を、それぞれ下から順にエピタキシャル成長させる。
尚、第１キャップ層５０を成長する際に、GaNの原料ガスとなる、トリメチルガリウム、トリメチルインジウム、アンモニア、或いは、シリコンの原料ガスとなるシラン、酸素の流量及び圧力、温度、時間を調整することによって、第１キャップ層５０内にドーピングされたドナーを成すシリコン、窒素空孔、及び酸素の各々の濃度を、所望の濃度値に調整することが出来る。
或いは、第２キャップ層６０を成長する前に一度成長を中断し、1000℃程度の高温で熱処理することによって、GaNからの窒素の脱離を促進し、第１キャップ層５０中に窒素空孔を形成することが出来る。
或いは、第２キャップ層６０を成長する前に一度成長を中断し、酸素中で600℃程度の高温で熱処理することによって、GaN中に酸素を取り込むことが出来る。
或いは、第１キャップ層５０の成長を1nm〜2nmの厚さに分けて、上記工程を数回繰り返すことによって、ドナー（不純物を含む。）の濃度をより高濃度に設定することが出来る。
上記の様に、第１キャップ層５０を形成した後、その上に第２キャップ層６０を形成する。
上述した様に、酸素又は窒素空孔は、1000℃以下のエピタキシャル成長時よりも低い温度に於いて窒化物半導体中にドナーとして混入することが出来、比較的容易に高濃度で酸素又は窒素空孔をドーピングすることが出来る。
尚、エピタキシャル成長後に発生する２次元電子ガスの濃度を制御するためには、上記のプロセスによってドーピングするドナー（不純物を含む。）の濃度を精度良く制御すれば良い。
図１８：レジストパターン等をマスク１４０とし、Cl2等を用いたドライエッチング法等によって、ソース電極８０とドレイン電極９０とを形成する領域に該当する第２キャップ層６０及び第１キャップ層５０の一部分を除去する。第１キャップ層５０とバリア層４０とのAl組成比が異なる場合には、エッチングの際にCl2等の塩素系のガスに加えて、例えば、酸素又はSF6等のフッ素系のガスを用いることによって、選択的に第１キャップ層５０だけエッチングすることが可能となり、エッチング深さの制御性が良くなる。
図１９：レジストパターン１４０を除去した後、例えば、Ti、Al、Nb、Hf、Zr、Sr、Ni、Ta、Au、Mo、W、Pt等の金属、若しくは、これらの金属から構成される多層膜から成るソース電極８０及びドレイン電極９０を、蒸着法又はスパッタ法を用いて堆積した上で、リフトオフ法等により形成する。
図２０：トランジスタを作製する領域外のチャネル層３０、バリア層４０、第１キャップ層５０、及び、第２キャップ層６０内に、例えばイオン注入法又はエッチング等を用いて素子分離領域７０を形成する。尚、図２０には、イオン注入法による方法を示している。
図２１：レジストパターン等をマスク１５０とし、Cl2等を用いたドライエッチング法等によって、ゲート電極１００を形成する領域に該当する第２キャップ層６０及び第１キャップ層５０の一部分を除去する。第１キャップ層５０とバリア層４０とのAl組成比が異なる場合には、エッチングの際にCl2等の塩素系のガスに加えて、例えば酸素又はSF6等のフッ素系のガスを用いることによって、選択的に第１キャップ層５０だけをエッチングすることが可能となり、高い深さの制御性の下で第１キャップ層５０をエッチングすることが出来る。
図２２：レジストパターン１５０を除去した後、Ti、Al、Pt、Au、Ni、Pd等の金属、或いは、IrSi、PtSi、NiSi2等のシリサイド、或いは、TiN、WN等の窒化物金属、若しくは、これらの物から構成される多層膜から成るゲート電極１００を、蒸着法又はスパッタ法を用いて堆積した上で、リフトオフ法等により形成する。
以上の方法により、図１に示す構造を有するヘテロ接合電界効果型トランジスタを作製することが出来る。即ち、本方法によれば、選択的にゲート電極１００の領域の第１及び第２キャップ層５０及び６０のみを除去することが容易になり、電流コラプスを抑制するために効果的なゲートリセス構造を制御性良く作製することが出来る。
尚、以上の記載に於いては、トランジスタとして動作する必要最小限の構成要素しか記載されていないが、最終的には、保護膜、配線、バイアホール等の形成プロセスを経て、窒化物半導体から成るヘテロ接合電界効果型トランジスタとしてのデバイスが完成される。
又、上記に於いては、代表的な条件について記載しているが、下記の実施の形態２の各変形例に示す様な条件下に於いても、本発明の効果が得られる窒化物半導体から成るヘテロ接合電界効果型トランジスタを作製することが出来る。
（変形例１）
図１８及び図２１に示すエッチング時のマスクパターン１４０，１５０を変えることによって、所望の領域をエッチングすると、実施の形態１の変形例１の図２に記載した構造を有する窒化物半導体へテロ接合電界効果型トランジスタを作製することが出来る。
図１８及び図２１に示すエッチング時のマスクパターン１４０，１５０を変えることによって、所望の領域をエッチングすると、実施の形態１の変形例１の図２に記載した構造を有する窒化物半導体へテロ接合電界効果型トランジスタを作製することが出来る。
（変形例２）
図１７に於いて、チャネル層３０を成長した後に、チャネル層３０及びバリア層４０を形成する材料よりもバンドギャップが大きい材料から成るスペーサ層１１０を形成すれば、実施の形態１の変形例６の図３に示す様な構造を有する窒化物半導体へテロ接合電界効果型トランジスタを作製することが出来る。
図１７に於いて、チャネル層３０を成長した後に、チャネル層３０及びバリア層４０を形成する材料よりもバンドギャップが大きい材料から成るスペーサ層１１０を形成すれば、実施の形態１の変形例６の図３に示す様な構造を有する窒化物半導体へテロ接合電界効果型トランジスタを作製することが出来る。
（変形例３）
図１７に示すチャネル層３０、バリア層４０、第１キャップ層５０、第２キャップ層６０の成長時に、窒化物半導体の原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、或いは、不純物の原料ガスとなるシラン又は酸素等の流量及び圧力、温度、時間を調整し、又、第１キャップ層５０の成長時に行なう成長中断の回数及び熱処理の条件を調整し、チャネル層３０、バリア層４０、第１キャップ層５０、第２キャップ層６０を所望の組成、膜厚、及びドーピング濃度とすることで、実施の形態１の変形例２〜１０の各々に示す様々な窒化物半導体ヘテロ接合電界効果型トランジスタを作製することが出来る。
図１７に示すチャネル層３０、バリア層４０、第１キャップ層５０、第２キャップ層６０の成長時に、窒化物半導体の原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、或いは、不純物の原料ガスとなるシラン又は酸素等の流量及び圧力、温度、時間を調整し、又、第１キャップ層５０の成長時に行なう成長中断の回数及び熱処理の条件を調整し、チャネル層３０、バリア層４０、第１キャップ層５０、第２キャップ層６０を所望の組成、膜厚、及びドーピング濃度とすることで、実施の形態１の変形例２〜１０の各々に示す様々な窒化物半導体ヘテロ接合電界効果型トランジスタを作製することが出来る。
（変形例４）
図１８に示すエッチングを行なう際に、エッチング時間及びガス流量を調整し、所望のエッチング深さに設定することによって、実施の形態１の変形例１２に於いて記載した様々な構造を有する窒化物半導体へテロ接合電界効果型トランジスタを作製することが出来る。
図１８に示すエッチングを行なう際に、エッチング時間及びガス流量を調整し、所望のエッチング深さに設定することによって、実施の形態１の変形例１２に於いて記載した様々な構造を有する窒化物半導体へテロ接合電界効果型トランジスタを作製することが出来る。
（変形例５）
図１８に示すエッチングの後に、エッチング時に使用したマスク１４０をそのまま用いて、イオン注入法等を用いて、注入ドーズ量1×1013 cm-2〜1×1017 cm-2、及び、注入エネルギー10 keV〜1000keVの条件下で、シリコン等の、窒化物半導体内に於いて導電型がｎ型となるイオンを所望の領域に打ち込み、その後に熱処理を行なって注入したイオンを活性化させることによって、実施の形態１の変形例１３に記載した様々な構造を有する窒化物半導体へテロ接合電界効果型トランジスタを作製することが出来る。
図１８に示すエッチングの後に、エッチング時に使用したマスク１４０をそのまま用いて、イオン注入法等を用いて、注入ドーズ量1×1013 cm-2〜1×1017 cm-2、及び、注入エネルギー10 keV〜1000keVの条件下で、シリコン等の、窒化物半導体内に於いて導電型がｎ型となるイオンを所望の領域に打ち込み、その後に熱処理を行なって注入したイオンを活性化させることによって、実施の形態１の変形例１３に記載した様々な構造を有する窒化物半導体へテロ接合電界効果型トランジスタを作製することが出来る。
（変形例６）
図２１に示すエッチングを行なう際に、エッチング時間及びガス流量を調整し、所望のエッチング深さに設定することによって、実施の形態１の変形例１５に記載した様々な構造を有する窒化物半導体へテロ接合電界効果型トランジスタを作製することが出来る。
図２１に示すエッチングを行なう際に、エッチング時間及びガス流量を調整し、所望のエッチング深さに設定することによって、実施の形態１の変形例１５に記載した様々な構造を有する窒化物半導体へテロ接合電界効果型トランジスタを作製することが出来る。
（変形例７）
図２２に示すゲート電極１００を形成する際にエッチング領域よりも広いレジストパターンを利用して蒸着法等によりゲート電極を堆積することによって、実施の形態１の変形例１６に於ける図１４に示す様な構造の窒化物半導体へテロ接合電界効果型トランジスタを作製することが出来る。
図２２に示すゲート電極１００を形成する際にエッチング領域よりも広いレジストパターンを利用して蒸着法等によりゲート電極を堆積することによって、実施の形態１の変形例１６に於ける図１４に示す様な構造の窒化物半導体へテロ接合電界効果型トランジスタを作製することが出来る。
（変形例８）
図２１に示すエッチングを行なう前に、例えば蒸着法又はプラズマCVD法等を用いて、Al、Ga、Si、Hf、Ti等の内で少なくとも1種類以上の原子の酸化物、窒化物、酸窒化物等から成る絶縁膜１３０を堆積し(図２３を参照。)、その後、ゲート電極１０１を形成することで、実施の形態１の変形例１７に於ける図１５に示す構造の電界効果型トランジスタを作製することが出来る。尚、最終的にデバイスとして使用するには、絶縁膜１３０で覆われたソース/ドレイン電極の一部を例えばフッ酸等を用いてウェットエッチングして除去した後に、配線を形成する必要がある。
図２１に示すエッチングを行なう前に、例えば蒸着法又はプラズマCVD法等を用いて、Al、Ga、Si、Hf、Ti等の内で少なくとも1種類以上の原子の酸化物、窒化物、酸窒化物等から成る絶縁膜１３０を堆積し(図２３を参照。)、その後、ゲート電極１０１を形成することで、実施の形態１の変形例１７に於ける図１５に示す構造の電界効果型トランジスタを作製することが出来る。尚、最終的にデバイスとして使用するには、絶縁膜１３０で覆われたソース/ドレイン電極の一部を例えばフッ酸等を用いてウェットエッチングして除去した後に、配線を形成する必要がある。
（変形例９）
本実施の形態の変形例８の様にゲート電極１０１を形成した後に、フッ酸等を用いたウェットエッチングによって絶縁膜１３０の全てを除去することによって、実施の形態1の変形例１６の図１３に示す構造の電界効果型トランジスタを作製することが出来る。又、フッ酸等を用いたウェットエッチングの処理条件(時間及び濃度)を調整することによって、所望の領域の絶縁膜を残した実施の形態１の変形例１７の図１６に示す構造の電界効果型トランジスタを作製することが出来る。
本実施の形態の変形例８の様にゲート電極１０１を形成した後に、フッ酸等を用いたウェットエッチングによって絶縁膜１３０の全てを除去することによって、実施の形態1の変形例１６の図１３に示す構造の電界効果型トランジスタを作製することが出来る。又、フッ酸等を用いたウェットエッチングの処理条件(時間及び濃度)を調整することによって、所望の領域の絶縁膜を残した実施の形態１の変形例１７の図１６に示す構造の電界効果型トランジスタを作製することが出来る。
（変形例１０）
図１８及び図１９に示すソース電極８０及びドレイン電極９０の形成、図２０に示す素子分離領域７０の形成、図２１及び図２２に示すゲート電極１００（１０１）の形成の各３工程は、必ずしもこの順に行なう必要性はなく、工程の順番を入れ替えても良い。例えば、ソース電極８０及びドレイン電極９０を形成する前に、素子分離領域７０を形成しても構わない。
図１８及び図１９に示すソース電極８０及びドレイン電極９０の形成、図２０に示す素子分離領域７０の形成、図２１及び図２２に示すゲート電極１００（１０１）の形成の各３工程は、必ずしもこの順に行なう必要性はなく、工程の順番を入れ替えても良い。例えば、ソース電極８０及びドレイン電極９０を形成する前に、素子分離領域７０を形成しても構わない。
（変形例１１）
上述したプロセスを全て個々に採用する必要性は無く、それぞれのプロセスを組み合わせて成るプロセスを用いても良いことは勿論である。
上述したプロセスを全て個々に採用する必要性は無く、それぞれのプロセスを組み合わせて成るプロセスを用いても良いことは勿論である。
（付記）
尚、本発明で言う「ドナーをドーピングする」とは、シリコンのみをドーパントとしてドーピングする場合（非特許文献１等の従来技術を参照。）を除く概念である。
尚、本発明で言う「ドナーをドーピングする」とは、シリコンのみをドーパントとしてドーピングする場合（非特許文献１等の従来技術を参照。）を除く概念である。
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
１０ 半絶縁性基板、２０ バッファ層、３０ チャネル層、４０ バリア層、５０ 第１キャップ層、６０ 第２キャップ層、７０ 素子分離領域、８０ ソース電極、９０ ドレイン電極、１００ ゲート電極、１０１ ゲート電極、１１０ スペーサ層、１２０ 高濃度ｎ型不純物領域、１３０ 絶縁膜、１４０ レジストマスク。
Claims (3)
- 窒化物半導体から成るヘテロ接合電界効果型トランジスタを有する半導体装置であって、
チャネル層と、
前記チャネル層上に形成されたバリア層と、
前記バリア層上に形成されたゲート電極と、
前記バリア層上に前記ゲート電極を間に挟んで形成されたソース電極及びドレイン電極と、
少なくとも前記ゲート電極の前記ドレイン電極側の側面に接する前記バリア層上に配設されており、前記バリア層を構成する第１窒化物半導体よりも小さなバンドギャップを有する第２窒化物半導体から成るキャップ層と
を備えており、
前記チャネル層の内で前記バリア層側の領域には２次元電子ガスが形成され、
前記キャップ層の内で、ヘテロ接合の形成により発生する分極の影響を受ける前記バリア層側の領域に、前記キャップ層を構成する前記第２窒化物半導体の前記バンドギャップ内の、前記分極の効果によって決まるフェルミ・レベルよりも高いエネルギー位置に準位を形成するドーパントがドーピングされており、
前記ドーパントには、シリコンと、前記シリコン以外のドーパントとが含まれていることを特徴とする、
半導体装置。 - 請求項１記載の半導体装置であって、
前記キャップ層内にドーピングされる前記ドーパントには、少なくとも窒素空孔が含まれていることを特徴とする、
半導体装置。 - 請求項１記載の半導体装置であって、
前記キャップ層内にドーピングされる前記ドーパントには、少なくとも酸素が含まれていることを特徴とする、
半導体装置。
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| Publication Number | Publication Date |
|---|---|
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| JP5300514B2 true JP5300514B2 (ja) | 2013-09-25 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5075264B1 (ja) * | 2011-05-25 | 2012-11-21 | シャープ株式会社 | スイッチング素子 |
| JP2013055224A (ja) * | 2011-09-05 | 2013-03-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| CN104269434B (zh) * | 2014-09-19 | 2018-01-05 | 苏州捷芯威半导体有限公司 | 一种高电子迁移率晶体管 |
| JP2016207748A (ja) * | 2015-04-17 | 2016-12-08 | 住友電気工業株式会社 | 半導体装置の製造方法および半導体装置 |
| JP6769322B2 (ja) * | 2017-02-06 | 2020-10-14 | 富士通株式会社 | 半導体装置、電源装置及び増幅器 |
| JP6957982B2 (ja) * | 2017-05-29 | 2021-11-02 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| US10134596B1 (en) * | 2017-11-21 | 2018-11-20 | Texas Instruments Incorporated | Recessed solid state apparatuses |
| CN113373441B (zh) * | 2020-03-09 | 2022-06-10 | 中国科学院大连化学物理研究所 | 一种钨单晶表面台阶限域二维氮化钨的制备方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006269586A (ja) * | 2005-03-23 | 2006-10-05 | Toshiba Corp | 半導体素子 |
| JP4730529B2 (ja) * | 2005-07-13 | 2011-07-20 | サンケン電気株式会社 | 電界効果トランジスタ |
| JP2007317794A (ja) * | 2006-05-24 | 2007-12-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
2009
- 2009-02-05 JP JP2009024683A patent/JP5300514B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2010182854A (ja) | 2010-08-19 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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