JP2012043964A - ヘテロ接合電界効果トランジスタ及びその製造方法 - Google Patents
ヘテロ接合電界効果トランジスタ及びその製造方法 Download PDFInfo
- Publication number
- JP2012043964A JP2012043964A JP2010183595A JP2010183595A JP2012043964A JP 2012043964 A JP2012043964 A JP 2012043964A JP 2010183595 A JP2010183595 A JP 2010183595A JP 2010183595 A JP2010183595 A JP 2010183595A JP 2012043964 A JP2012043964 A JP 2012043964A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- field effect
- effect transistor
- cap layer
- nitride semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
【解決手段】本発明に係るヘテロ接合電界効果トランジスタは、バリア層40及びバリア層40上に形成されたキャップ層50を含む窒化物半導体層と、前記窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上に設けられたゲート電極90と、前記窒化物半導体層上に形成されたSiを含まない絶縁膜からなる表面保護膜100とを備える。
【選択図】図1
Description
<構成>
図1は、本実施の形態に係るヘテロ接合電界効果トランジスタ(ヘテロ接合FET)の構成を示す断面図である。
本実施の形態ではキャップ層50の厚みを28nmより大きくし、表面保護膜100にSiを含まない材料を用いるが、以下その理由について説明する。
半絶縁性基板10にはSiCの他、Si、サファイア、GaN,AlN等を用いることが可能である。GaNを用いた場合には、半絶縁性基板10上にバッファ層20を介さずチャネル層30等を形成することが出来るため、バッファ層20の形成は任意である。
ソース/ドレイン電極70、80は必ずしもTi/Alである必要はなく、オーミック特性が得られる限り、Ti、Al、Nb、Hf、Zr、Sr、Ni、Ta、Au、Mo、Wなどの金属や、これらから構成される多層膜で形成されていてもよい。
ソース/ドレイン電極70,80の下側の少なくとも一部の窒化物半導体層は図3に示すように除去されていてもよい。このような構造は、チャネル層30のバリア層40側に発生する2次元電子ガス(2DEG)とソース/ドレイン電極70,80間の抵抗を低減するため、トランジスタの大電流化や高出力化に有利である。なお、図3においてチャネル層50からバリア層40の一部までが除去されてソース/ドレイン電極70,80が形成されているが、除去する領域は必ずしもこの領域に限らず、その領域が大きくても小さくても、ソース/ドレイン電極70,80の下側の少なくとも一部の窒化物半導体層内が除去されていれば上述の効果が得られる。
ゲート電極90は必ずしもNi/Auである必要はなく、Ti,Al,Pt,Au,Ni,Pdなどの金属や、IrSi,PtSi,NiSi2などのシリサイド、TiN,WNなどの窒化物金属、またはこれらから構成される多層膜であっても良い。
ゲート電極90の底面はキャップ層50の表面と接していなければ、キャップ層50の表面と接触している場合に比べて電流コラプスを抑制することができる。そのため、ゲート電極90の底面は必ずしもバリア層40の上面と接している必要はなく、例えば、キャップ層50の内部と接触した構造(図4)や、バリア層40の内部と接触した構造(図5)でもよい。
また、ゲート電極はその断面形状が四角形のものに限らず、例えば図6に示すゲート電極91のようにバリア層40と接触する領域を小さくしたT型もしくはY型構造でも良い。このような構造にすることにより、ゲート電極91が半導体層と接触する面積を維持したまま、ゲート抵抗を低減することが出来る。
図8〜図14は、実施の形態1に係るヘテロ接合FETの製造工程の一例を示した図である。これらの図において、図1の構成要素と同一又は対応する構成要素には同一の符号を付している。以下、実施の形態1に係るヘテロ接合FETの製造工程を図8〜図14に沿って説明する。
以下に、本実施の形態のヘテロ接合FETによる効果を記す。本実施の形態のヘテロ接合FETは、バリア層40及びバリア層40上に形成されたキャップ層50を含む窒化物半導体層と、前記窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上に設けられたゲート電極90と、前記窒化物半導体層上に形成されたSiを含まない絶縁膜からなる表面保護膜100とを備えるものである。Siを含まない表面保護膜100を用いることによって、空乏層とならないキャップ層50の表面側の領域にキャリアとなりうる不純物が混入することを防ぐ。これにより、ゲート電極90をリセスゲート構造とすることによる電流コラプスの抑制と共に、ゲートリーク電流の低減が可能である。
<構成>
図15は、実施の形態2に係るヘテロ接合FETの構成を示す断面図である。図15において、図1と同一又は対応する構成要素には同一の参照符号を付している。実施の形態2に係るヘテロ接合FETでは、実施の形態1の構成に加えて、GaNキャップ層50にアクセプタ準位を形成するp型不純物がドーピングされたp型不純物領域110が形成されている。p型不純物領域110は、GaNキャップ層50のうち少なくともAlGaNバリア層40から28nm離れた領域から表面側にかけて形成されており、n型不純物により発生するキャリアを補償する。
半絶縁性基板10上にバッファ層20、チャネル層30、バリア層40、キャップ層50を下から順にエピタキシャル成長させた後(図8)、レジストマスク150を形成して例えばMgイオンをキャップ層50の所定の領域に注入することによって、p型不純物領域110を形成する(図16)。その後は実施の形態1と同様の工程を経て、図15に示すヘテロ接合FETが形成される。
本実施の形態に係るヘテロ接合FETは、キャップ層50の少なくとも表面側に、アクセプタ準位を形成するMg,C,Fe,Zn,Ruのうち少なくとも1の不純物がドーピングされたp型不純物領域110を備えるので、空乏層が発生しないキャップ層50の表面側に混入したn型不純物を補償し、ゲートリーク電流を低減することができる。
<構成>
図17は、実施の形態2に係るヘテロ接合FETの構成を示す断面図である。図17において、図1と同一又は対応する構成要素には同一の参照符号を付している。実施の形態2に係るヘテロ接合FETでは、チャネル層30とバリア層40の間に、これらの層を形成する材料よりもバンドギャップが大きい材料(例えばAlN)からなるスペーサ層120が形成されている。これ以外の構成は実施の形態1と同様であるため、説明を省略する。
チャネル層30、スペーサ層120、バリア層40、キャップ層50のバンドギャップをそれぞれB30,B120,B40,B50としたとき、これらがB30<B40<B120、B50<B40という関係にあれば、ヘテロ接合FETを動作させ、且つスペーサ層120による2次元電子ガスの濃度及び移動度を向上させ、且つ選択的にゲート電極90の領域のキャップ層50のみを除去することが出来る。よって、必ずしもキャップ層50をGaN、バリア層40をAlGaNとする必要はなく、構成する元素の組成が異なるAl,Ga,NのうちNを含む少なくとも2元素から成る化合物半導体で構成されていれば良い。
本実施の形態のヘテロ接合FETの製造工程について説明する。まず、図8に示す工程で半絶縁性基板10上にバッファ層20、チャネル層30を下から順にエピタキシャル成長させた後、チャネル層30及びバリア層を形成する材料よりもバンドギャップが大きい材料からなるスペーサ層120を形成する。その後スペーサ層120の上にバリア層40、キャップ層50をエピタキシャル成長させ、その後は実施の形態1と同様の工程を経て、図17に示すヘテロ接合FETが形成される。
本実施の形態のヘテロ接合FETは、チャネル層30とバリア層40の間にこれらの層よりもバンドギャップの大きい材料からなるスペーサ層120を設けることにより、チャネル層30のバリア層40側に発生する2次元電子ガスの閉じ込め効果が大きくなるため、キャリア濃度が増大する。また合金散乱が減少するため移動度が向上する。よって、トランジスタの大電流化や高出力化が可能となる。
<構成>
図18は、実施の形態4に係るヘテロ接合FETの構成を示す断面図である。実施の形態4に係るヘテロ接合FETでは、図1に示した実施の形態1の構成に加えて、ソース電極/ドレイン電極70,80の下側の少なくとも一部の半導体層に、n型不純物が高濃度にドーピングされた高濃度不純物領域130が形成されている。
実施の形態4に係るヘテロ接合FETの製造工程について説明する。まず実施の形態1と同様に、半絶縁性基板10上にバッファ層20、チャネル層30、バリア層40、キャップ層50を下から順にエピタキシャル成長させる(図8)。その後、レジストマスク160を形成して、ソース/ドレイン電極70,80を形成する領域の下側の少なくとも一部の窒化物半導体層内に、イオン注入法などを用いてSi等の窒化物半導体においてn型となるイオンを打ち込む。注入ドーズ量は1×1013〜1×1017(cm-2)、注入エネルギーは10〜1000(keV)とする。その後に熱処理を行なって注入したイオンを活性化させることにより、図19に示す高濃度不純物領域130が形成される。
本実施の形態のヘテロ接合FETは、ソース電極/ドレイン電極70,80の下側の少なくとも一部の窒化物半導体層内に高濃度不純物領域130を備えるため、チャネル層30のバリア層40側に発生する2次元電子ガスとソース/ドレイン電極70,80間の抵抗が低減され、トランジスタの大電流化や高出力化に有利である。
以上、本発明を種々の実施例について説明したが、これらの実施例を適宜に組み合わせて本発明を実施することが可能である。
Claims (14)
- バリア層及び前記バリア層上に形成されたキャップ層を含む窒化物半導体層と、
前記窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上に設けられたゲート電極と、
前記窒化物半導体層上に形成されたSiを含まない絶縁膜からなる表面保護膜とを備える、
ヘテロ接合電界効果トランジスタ。 - 前記ゲート電極の底面は前記バリア層の上面と接する、請求項1に記載のヘテロ接合電界効果トランジスタ。
- 前記キャップ層の厚さは28nmよりも大きい、請求項1又は2に記載のヘテロ接合電界効果トランジスタ。
- 前記表面保護膜はアルミニウムの酸化物、窒化物又は酸窒化物のいずれかである、請求項1〜3のいずれかに記載のヘテロ接合電界効果トランジスタ。
- 前記表面保護膜は窒化物又は酸窒化物である、請求項1〜3のいずれかに記載のヘテロ接合電界効果トランジスタ。
- 前記キャップ層の少なくとも表面側に、アクセプタ準位を形成するMg,C,Fe,Zn,Ruのうち少なくとも1の不純物がドーピングされた不純物領域をさらに備える、請求項1〜5のいずれかに記載のヘテロ接合電界効果トランジスタ。
- (a)バリア層と前記バリア層上のキャップ層を含む窒化物半導体層を準備する工程と、
(b)前記窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上にゲート電極90を形成する工程と、
(c)前記窒化物半導体層上にSiを含まない絶縁膜からなる表面保護膜を形成する工程と、
を備えるヘテロ接合電界効果トランジスタの製造方法。 - 前記工程(b)は、前記ゲート電極の底面が前記バリア層の上面と接するように前記ゲート電極を形成する工程である、請求項7に記載のヘテロ接合電界効果トランジスタの製造方法。
- 前記工程(a)は、厚みが28nmよりも大きい前記キャップ層を含む前記窒化物半導体層を準備する工程である、請求項7又は8に記載のヘテロ接合電界効果トランジスタの製造方法。
- 前記工程(c)は、アルミニウムの酸化物、窒化物又は酸窒化物のいずれかからなる表面保護膜を形成する工程である、請求項7〜9のいずれかに記載のヘテロ接合電界効果トランジスタの製造方法。
- 前記工程(c)は、窒化物又は酸窒化物からなる表面保護膜を形成する工程である、請求項7〜9のいずれかに記載のヘテロ接合電界効果トランジスタの製造方法。
- (d)前記工程(a)と(c)の間に、前記キャップ層の少なくとも表面側に、アクセプタ準位を形成するMg,C,Fe,Zn,Ruのうち少なくとも1の不純物をドーピングして不純物領域を形成する工程をさらに備える、請求項7〜11のいずれかに記載のヘテロ接合電界効果トランジスタの製造方法。
- 前記工程(c)は、不活性ガスからなるプラズマを用いて前記キャップ層の表面処理をした後に、前記表面保護膜を形成する工程である、請求項7〜12のいずれかに記載のヘテロ接合電界効果トランジスタの製造方法。
- 前記工程(c)は、窒素ガスからなるプラズマを用いて前記キャップ層の表面処理をした後に、前記表面保護膜を形成する工程である、請求項13に記載のヘテロ接合電界効果トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010183595A JP2012043964A (ja) | 2010-08-19 | 2010-08-19 | ヘテロ接合電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010183595A JP2012043964A (ja) | 2010-08-19 | 2010-08-19 | ヘテロ接合電界効果トランジスタ及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012043964A true JP2012043964A (ja) | 2012-03-01 |
Family
ID=45899937
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010183595A Pending JP2012043964A (ja) | 2010-08-19 | 2010-08-19 | ヘテロ接合電界効果トランジスタ及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2012043964A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017085013A (ja) * | 2015-10-29 | 2017-05-18 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
JP6293394B1 (ja) * | 2017-07-04 | 2018-03-14 | 三菱電機株式会社 | 半導体装置、および、半導体装置の製造方法 |
CN110581167A (zh) * | 2019-10-21 | 2019-12-17 | 中证博芯(重庆)半导体有限公司 | 一种台面型AlGaN/GaN异质结双极晶体管器件及其制备方法 |
CN111656498A (zh) * | 2018-02-01 | 2020-09-11 | 三菱电机株式会社 | 半导体装置及其制造方法 |
-
2010
- 2010-08-19 JP JP2010183595A patent/JP2012043964A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017085013A (ja) * | 2015-10-29 | 2017-05-18 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
JP6293394B1 (ja) * | 2017-07-04 | 2018-03-14 | 三菱電機株式会社 | 半導体装置、および、半導体装置の製造方法 |
WO2019008658A1 (ja) * | 2017-07-04 | 2019-01-10 | 三菱電機株式会社 | 半導体装置、および、半導体装置の製造方法 |
CN111656498A (zh) * | 2018-02-01 | 2020-09-11 | 三菱电机株式会社 | 半导体装置及其制造方法 |
CN111656498B (zh) * | 2018-02-01 | 2024-01-16 | 三菱电机株式会社 | 半导体装置及其制造方法 |
CN110581167A (zh) * | 2019-10-21 | 2019-12-17 | 中证博芯(重庆)半导体有限公司 | 一种台面型AlGaN/GaN异质结双极晶体管器件及其制备方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5641821B2 (ja) | ヘテロ接合電界効果トランジスタの製造方法 | |
JP5942204B2 (ja) | 半導体装置 | |
JP6174874B2 (ja) | 半導体装置 | |
TWI431770B (zh) | 半導體裝置及製造其之方法 | |
JP5495257B2 (ja) | Iii族窒化物系電界効果トランジスタおよびその製造方法 | |
JP2011146613A (ja) | ヘテロ接合電界効果型トランジスタおよびその製造方法 | |
JP2008305816A (ja) | 半導体装置及びその製造方法 | |
JP2011233612A (ja) | 半導体装置及びその製造方法 | |
JP2008243881A (ja) | 半導体装置及びその製造方法 | |
JP2011044647A (ja) | Iii族窒化物系電界効果トランジスタおよびその製造方法 | |
JP5300514B2 (ja) | 半導体装置 | |
JP5870574B2 (ja) | 半導体装置、及び半導体装置の製造方法 | |
JP2011124246A (ja) | ヘテロ接合電界効果型トランジスタ及びその製造方法 | |
JP2013149732A (ja) | へテロ接合電界効果型トランジスタおよびその製造方法 | |
JP2016100450A (ja) | ヘテロ接合電界効果型トランジスタおよびその製造方法 | |
JP2010251391A (ja) | 半導体装置 | |
JP2012043964A (ja) | ヘテロ接合電界効果トランジスタ及びその製造方法 | |
JP2013055224A (ja) | 半導体装置およびその製造方法 | |
JP2013120871A (ja) | ヘテロ接合電界効果型トランジスタおよびその製造方法 | |
JP2009152353A (ja) | ヘテロ接合電界効果型トランジスタおよびその製造方法 | |
JP2014099523A (ja) | ヘテロ接合電界効果型トランジスタおよびその製造方法 | |
JP2008305894A (ja) | 半導体装置及びその製造方法 | |
JP2017143231A (ja) | 半導体装置 | |
JP5871785B2 (ja) | ヘテロ接合電界効果トランジスタ及びその製造方法 | |
JP5339718B2 (ja) | ヘテロ接合電界効果型トランジスタおよびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20121004 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140221 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140304 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140416 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140930 |