CN1181545C - 适用于多电源供应集成电路的闩锁保护电路及其方法 - Google Patents

Abstract

一种闩锁保护电路，适用于经由第一电源线及第二电源线提供电源的集成电路内，集成电路具有相同导电型的至少一半导体基体(bulk)。此闩锁保护电路具有一比较控制电路和一开关电路。比较控制电路是连接第一电源线及第二电源线，侦测第一电源线对于第二电源线的一相对电压值后，产生第一控制信号与第二控制信号。开关电路是连接第一电源线与比较控制电路。当相对电压值高于一第一既定值时，开关电路根据第一控制信号将第一电源线耦接至半导体基体。当相对电压值低于第一既定值时，开关电路根据第一控制信号阻绝于第一电源线与半导体基体之间。

Description

适用于多电源供应集成电路的闩锁保护电路及其方法

技术领域

本发明涉及集成电路技术，特别涉及一种适用于多电源供应集成电路的闩锁保护电路及其方法以防止多电源间非同时激活所导致的闩锁(latch up)效应。

背景技术

由于不同时期集成电路(Integrated Circuit)对于电压的需求不尽相同，但就支持多种用途及兼容性的考虑前提下，单一集成电路晶方(chip)可能会具备有多电源供应的型态。譬如：一CMOS集成电路的输入/输出驱动电路采用较高电压(例如5V)，而诸如存储单元、感测放大器等内部电路(internal circuit)则采用较低电压(例如3.3V)等。

请参照第1图，所示即公知多电源供应集成电路内一CMOS集成电路制于一半导体基底5的剖面示意图。由于CMOS集成电路内供应电压有高低之别，故可将CMOS集成电路区分为高压CMOS电路区1与低压CMOS电路区2等二者。本例中，CMOS集成电路是以双阱区(twin well)结构为之，故在高压CMOS电路区1内具有一n型阱区10与一p型阱区11；而在低压CMOS电路区2内具有一n型阱区20与一p型阱区21。假若半导体基底5是p型基底，则可将p型阱区11与21选择性地略去；若半导体基底5是n型基底，则可将n型阱区10与20选择性地略去。

高压CMOS电路区1包含一pMOS晶体管与一nMOS晶体管，分别设置于n型阱区10与一p型阱区11内。pMOS晶体管则是由n型阱区10内互为相隔的p⁺型源极掺杂区12与p⁺型漏极掺杂区13、以与门极14所构成。nMOS晶体管是由p型阱区11内互为相隔的n⁺型源极掺杂区15与n⁺型漏极掺杂区16、以与门极17共同组成。由于高压CMOS电路区1是经由较高电压V_DDH所驱动，故pMOS晶体管以p⁺型源极掺杂区12连接V_DDH电源供应线(power rail)，而nMOS晶体管则以n⁺型源极掺杂区15连接V_SS电源供应线，此V_SS电源供应线通常是提供接地电位GND。

低压CMOS电路区2亦包含一pMOS晶体管与一nMOS晶体管，分别设置于n型阱区20与一p型阱区21内。pMOS晶体管则是由n型阱区20内互为相隔的p⁺型源极掺杂区22与p⁺型漏极掺杂区23、以与门极24所构成。nMOS晶体管是由p型阱区21内互为相隔的n⁺型源极掺杂区25与n⁺型漏极掺杂区26、以与门极27共同组成。由于低压CMOS电路区1是经由较低电压V_DDL所驱动，故pMOS晶体管以p⁺型源极掺杂区22连接V_DDL电源供应线(power rail)，而nMOS晶体管则以n⁺型源极掺杂区25连接V_SS电源供应线，此V_SS电源供应线通常是提供接地电位GND。

另外，在CMOS集成电路中(尤其是n型基底/p型阱区工艺)，通常低压CMOS电路区2内之n型阱区20，是经由V_DDH电源供应线提供偏压，即如第1图所示，n型阱区20经由n⁺型接触区28耦接至V_DDH电源供应线，以确保n型阱区20与p⁺型源极掺杂区22间呈逆向偏压。至于n型阱区10则经由n⁺型接触区18耦接至V_DDH电源供应线，而p型基底11、21分别经由p⁺接触区19、29连接至V_SS电源供应线。

然而，在多电源供应过程(power-on sequence)中，并无法确保各电源电压均可同步供应至CMOS电路。即如第2图所示之情况，若V_DDH/V_DDL以约5V/3.3V为例，当V_DDL电源供应线将3.3V电压先供至CMOS电路，而V_DDH电源供应线在随后才到达5V的电压预定值，其间产生的时间差T内，因V_DDL电源供应线已将3.3V电压提供予p⁺型源极掺杂区22，而n型阱区20仍维持在比3.3V电压更低的电压状态下，令p⁺型源极扩散区22与n型阱区20间呈顺向偏压，导致大量电流流经n型阱区20即至n⁺型接触区28，进而触发p⁺型源极掺杂区22、n型阱区20、p型阱区21、以及n⁺型源极掺杂区25所建构的侧向半导体控制整流器(lateral semiconductor controlled rectifier)导通，致使CMOS电路发生闩锁效应(latch-up)。

以往，为降低多电源供应间不同步所引发的顺向偏压电流，多以设置护环(guard ring)的方式，期能将此电流予以吸收。但前述因多电源供应不同步所引发的顺向偏压现象，不仅发生在单一CMOS电路处，任何接受此多电源电压的电路，均可能因顺向偏压引发闩锁效应。换句话说，若欲免于闩锁现象，必须针对每一CMOS电路设置个别的护环，然其所需占用的庞大面积将是集成电路设计上的大忌。

专利文献US 5,742,465、发明名称为“Protection Circuit for aCMOS Integrated Circuit公开了一种用于CMOS集成电路的保护电路。

中国申请号为98109668.9，公开日为1999年3月31日，“发明名称为“具有三态逻辑门电路的半导体集成电路”披露了一种闩锁保护电路。

发明内容

本发明的目的在于提供一种闩锁保护电路及其方法，适用于具有多电源供应的集成电路内，藉以防止多电源间非同时激活所导致的闩锁效应。

为获致上述目的，本发明可藉由提供一种闩锁保护电路，适用于经由第一电源线及第二电源线提供电源集成电路内，该集成电路具有相同导电型至少一半导体基体(bulk)；该闩锁保护电路包括：

一比较控制电路，连接该第一电源线及该第二电源线，侦测该第一电源线之于该第二电源线之一相对电压值后，产生第一控制信号与第二控制信号；以及

第一开关电路，连接该第一电源线与该比较控制电路；当该相对电压值高于一第一既定值时，该开关电路根据该第一控制信号将该第一电源线耦接至该半导体基体；当该相对电压值低于该第一既定值时，该第一开关电路根据该第一控制信号阻绝于该第一电源线与该半导体基体之间。

另外，可以开关重置(power-on reset)线路，在power-on后一定时间内，将上述闩锁保护电路的至少部份线路禁能(disable)，以节省集成电路操作时的电力消耗。

据此，可防止多电源间非同时激活所导致闩锁效应。

为让本发明之上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：

附图说明

第1图所示为公知CMOS集成电路制于半导体基底的剖面示意图；

第2图绘示二电源供应电压的时间关系图；

第3图为根据本发明之一闩锁保护电路应用于多电源供应集成电路的方块示意图；

第4图为第3图闩锁保护电路第一较佳实施例的电路图；

第5图为第3图闩锁保护电路第二较佳实施例的电路图；

第6图为第3图闩锁保护电路第三较佳实施例的电路图；

第7图为第3图闩锁保护电路第四较佳实施例的电路图；

第8图为根据本发明另一闩锁保护电路应用于多电源供应集成电路的方块示意图；

第9图所示是将第3图电路应用于负电源V_SS1/V_SS2的方块示意图；以及

第10图所示是将第8图之电路应用于负电源V_SS1/V_SS2的方块示意图。

符号说明：

1～高压CMOS电路区；2～低压CMOS电路区；5～半导体基底；10、20～n型阱区；11、21～p型阱区；12、13、22、23～p⁺型掺杂区；14、17、24、27～栅极；15、16、25、26～n⁺型掺杂区；18、28～n⁺型接触区；19、29～p⁺型接触区；30～比较控制电路；31～开关电路；32～开关电路。

具体实施方式

请参照第3图，所示为根据本发明的一闩锁保护电路3应用于多电源供应集成电路的方块示意图。根据本发明闩锁保护电路3包括：一比较控制电路30、以及两个开关电路31与32。比较控制电路30是连接至V_DDH电源供应线与V_DDL电源供应线，当于多电源供应过程中，对于V_DDH与V_DDL电源供应线上的电压进行比较侦测后，产生两个控制信号CP1与CP2。而控制信号CP1与CP2是分别对开关电路31和32进行控制。

在多电源供应过程中，假若V_DDH电源供应线电位低于V_DDL电源供应线，经过比较控制电路30侦测比较后，以控制信号CP1令开关电路31关断，阻隔V_DDH电源供应线与n型阱区/n型基底间的路径，而以控制信号CP2令开关电路32开启，令V_DDL电源供应线得与n型阱区/n型基底耦接。直至当V_DDH电源供应线电位高于V_DDL电源供应线，比较控制电路30会以控制信号CP1令开关电路31开启，令V_DDH电源供应线得与n型阱区/n型基底耦接，而以控制信号CP2令开关电路32关断，阻隔V_DDL电源供应线与n型阱区/n型基底间的路径。

据此，多电源供应过程中，便可以确保低压CMOS电路区2内n型阱区20与p⁺型源极掺杂区22间无顺向偏压现象发生。

第一实施例

第4图为第3图闩锁保护电路第一较佳实施例的电路图。第4图中，比较控制电路30包括两个反相器(inverter)301与302、以及两个电阻器303与304等。其中，反相器301是经由V_DDH与V_SS电源供应线提供电源，而反相器302则经由V_DDL与V_SS电源供应线提供电源。电阻器303与304是串接于由V_DDH与V_SS电源供应线之间，电阻器303与304间成一电路接点(circuit node)34。反相器301以输入端连接电路接点34，而以输出端连接反相器302的输入端，是为电路接点35。而反相器301与反相器302的输出端，分别输出控制信号CP1与CP2。

第4图所示的开关电路31与32分别以pMOS晶体管311和321实现。其中，pMOS晶体管311以栅极接收控制信号CP1、以漏极连接V_DDH电源供应线、以源极和基体极同连接电路接点33。pMOS晶体管321则以栅极接收控制信号CP2、以漏极连接V_DDL电源供应线、以源极和基体极同连接电路接点33。

通常，电阻器303与304约略具有差异小于30％的电阻值，以电阻器303及304的电阻值相等为例，在多电源供应过程中，V_DDH与V_DDL电源供应线的电位分别是V1和V2。反相器301是经由V_DDL电源供应线提供电源，故其转换电压(inversion voltage)约为0.5V2；反相器302是经由V_DDH电源供应线提供电源，故其转换电压(inversion voltage)约为0.5V1。

假若多电源供应过程中有V1＜V2的情况，则此时电路接点34的电位约呈0.5V1，低于反相器301的转换电压0.5V2，故电路接点35呈现V2的电位，亦即控制信号CP1具有V2的电位，高于V_DDH电源供应线的电位V1，而将pMOS晶体管311关断。同时，电路接点35处呈电位V2，应高于反相器302的转换电压0.5V1者，使控制信号CP2约具有接地电位GND，使pMOS晶体管321开启导通，使得V_DDL电源供应线的电位V2耦合至电路接点33。

反之，若V1＞V2，则电路接点34的电位0.5V1，高于反相器301的转换电压0.5V2，控制信号CP1呈接地电位GND，故pMOS晶体管311开启导通，使得V_DDH电源供应线的电位V1耦合至电路接点33；控制信号CP2呈电位V1，高于V_DDL电源供应线电位V2，而将pMOS晶体管321关断。

据此，可确保第1图之p⁺型源极扩散区22与n型阱区20间无顺向偏压现象，进而避免CMOS集成电路发生闩锁效应。

第二实施例

第5图为第3图闩锁保护电路第二较佳实施例的电路图。第5图中，比较控制电路30包括两个反相器305与306、以及四个电阻器307、308、309、310等。其中，反相器305经由V_DDH与V_SS电源供应线提供电源，而反相器306则经由V_DDL与V_SS电源供应线提供电源。电阻器307与304串接于反相器306的输出端与V_SS电源供应线之间，电阻器303与304间成一电路接点36，而反相器301以输入端连接电路接点36。电阻器309与310串接于反相器305的输出端与V_SS电源供应线之间，电阻器303与304间成一电路接点37，而反相器306以输入端连接电路接点37。而反相器305与反相器306的输出端，分别输出控制信号CP1与CP2。

第5图所示之开关电路31与32分别以pMOS晶体管311和321实现。其中，pMOS晶体管311以栅极接收控制信号CP1、以漏极连接V_DDH电源供应线、以源极和基体极同连接电路接点33。pMOS晶体管321则以栅极接收控制信号CP2、以漏极连接V_DDL电源供应线、以源极和基体极同连接电路接点33。

以设计一例说明，电阻器307与308约略具有相当的电阻值，电阻器309与310约略具有相当的电阻值。而多电源供应过程中，V_DDH与V_DDL电源供应线的电位分别是V1和V2。反相器301是经由V_DDL电源供应线提供电源，故其转换电压(inversion voltage)约为0.5V2；反相器302是经由V_DDH电源供应线提供电源，故其转换电压(inversion voltage)约为0.5V1。为配合实际设计，电阻器307与308可具有任何其它阻值，而以此二阻值差异小于30％以内为一较佳设计。

假若多电源供应过程中有V1＜V2的情形，则此时电路接点36的电位约介于0～0.5V1范围，低于反相器305的转换电压0.5V2者，故电路接点35呈现V2的电位，亦即控制信号CP1具有V2的电位，高于V_DDH电源供应线的电位V1，而将pMOS晶体管311关断。同时，电路接点37处呈电位0.5V2，高于反相器306转换电压0.5V1，使控制信号CP2约具有接地电位GND，使pMOS晶体管321开启导通，使得V_DDL电源供应线的电位V2耦合至电路接点33。

反之，若V1＞V2，则电路接点36之电位约介于0～0.5V1的范围，高于反相器301的转换电压0.5V2，使控制信号CP1呈接地电位GND，故pMOS晶体管311开启导通，使得V_DDH电源供应线的电位V1耦合至电路接点33；而控制信号CP2呈电位V1，高于V_DDL电源供应线的电位V2，而将pMOS晶体管321关断。

据此，可确保第1图之p⁺型源极扩散区22与n型阱区20间无顺向偏压现象，进而避免CMOS集成电路发生闩锁效应。

另外，电阻器310接V_SS的电性连接，可以一开关重置(power-onreset)线路，在power-on后一定时间内(电源稳定后)，予以关断，藉以节省集成电路操作时的电力消耗。

第三实施例

第6图为第3图闩锁保护电路第三较佳实施例的电路图。第6图中，比较控制电路30包括一差动式放大器(differential amplifier)331、以即两个反相器332与333等。其中，差动式放大器331与反相器332是经由V_DDL与V_SS电源供应线提供电源，而反相器333则经由V_DDH与V_SS电源供应线提供电源。差动式放大器331以反相输入端连接V_DDL电源供应线、以非反相输入端连接V_DDH电源供应线。差动式放大器331以输出端连接至反相器332的输入端，而反相器332再以输出端连接至反相器333的输入端。据此，反相器332的输出端输出控制信号CP1，而反相器333之输出端输出控制信号CP2。

至于第6图所示的开关电路31与32分别以pMOS晶体管311和321实现。其中，pMOS晶体管311以栅极接收控制信号CP1、以漏极连接V_DDH电源供应线、以源极和基体极同连接电路接点33。pMOS晶体管321则以闸极接收控制信号CP2、以汲极连接V_DDL电源供应线、以源极和基体极同连接电路接点33。

据此，当多电源供应过程中有V1＜V2的情况，则控制信号CP1具有V1电位，将pMOS晶体管311关断；同时，控制信号CP2呈接地电位GND，使pMOS晶体管321开启导通，使得V_DDL电源供应线的电位V2耦合至电路接点33。反之，若V1＞V2，则使控制信号CP1呈接地电位GND，令pMOS晶体管311开启导通，使得V_DDH电源供应线的电位V1耦合至电路接点33；而控制信号CP2呈电位V2，将pMOS晶体管321关断。

第四实施例

第7图为第3图闩锁保护电路第四较佳实施例的电路图。第7图中，比较控制电路30包括两个差动式放大器341和342、以及两个反相器343与344等。其中，差动式放大器341与反相器343是经由V_DDL与V_SS电源供应线提供电源，而反相器342与反相器344则经由V_DDH与V_SS电源供应线提供电源。差动式放大器341以反相输入端连接V_DDL电源供应线、以非反相输入端连接V_DDH电源供应线，差动式放大器341以输出端连接至反相器343输入端。差动式放大器342以反相输入端连接V_DDH电源供应线、以非反相输入端连接V_DDL电源供应线，差动式放大器342以输出端连接至反相器344的输入端。据此，反相器343的输出端输出控制信号CP1，而反相器344的输出端输出控制信号CP2。

至于第7图所示之开关电路31与32分别以pMOS晶体管311和321实现。其中，pMOS晶体管311以栅极接收控制信号CP1、以漏极连接V_DDH电源供应线、以源极和基体极同连接电路接点33。pMOS晶体管321则以栅极接收控制信号CP2、以漏极连接V_DDL电源供应线、以源极和基体极同连接电路接点33。

据此，当多电源供应过程中有V1＜V2的情形，则控制信号CP1具有V1电位，将pMOS晶体管311关断；同时，控制信号CP2呈接地电位GND，使pMOS晶体管321开启导通，使得V_DDL电源供应线的电位V2耦合至电路接点33。反之，若V1＞V2，则使控制信号CP1呈接地电位GND，令pMOS晶体管311开启导通，使得V_DDH电源供应线的电位V1耦合至电路接点33；而控制信号CP2呈电位V2，将pMOS晶体管321关断。

请参照第8图，所示根据本发明的另一闩锁保护电路应用于多电源供应集成电路的方块示意图。与第3图相较，是将开关电路32予以略去，比较控制电路30亦无控制信号的CP2输出。因此，假若多电源供应过程中，V_DDH电源供应线电位低于V_DDL电源供应线，经过比较控制电路30侦测比较后，以控制信号CP1令开关电路31关断，阻隔V_DDH电源供应线与n型阱区/n型基底间的路径，此时n型阱区/n型基底为浮接状态。直至当V_DDH电源供应线电位高于V_DDL电源供应线，比较控制电路30会以控制信号CP1令开关电路31开启，令V_DDH电源供应线得与n型阱区(或n型基底)耦接。

因此，第4～7图的电路亦适用于第8图所示之比较控制电路30内。

另外，针对双负电源V_SS1/V_SS2的电路，亦可利用本发明的闩锁保护电路来避免闩锁效应的发生，其中，|V_SS1|＞|V_SS2|。第9图所示是将第3图的电路应用于负电源V_SS1/V_SS2者，第10图所示是将第8图之电路应用于负电源V_SS1/V_SS2者。请注意电路接点是连接至p型阱区/p型基底。另外，第4～7图所示电路的开关31和32可以nMOS晶体管为之，方得以适用多负电源V_SS1/V_SS2的集成电路。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何熟习此本领域技术者，在不脱离本发明精神和范围内，当可作更动与润饰，因此本发明保护范围当视权利要求并结合说明书和附图所界定者为准。

Claims (32)

1.一种闩锁保护电路，适用于经由第一电源线及第二电源线提供电源到集成电路中，该集成电路具有至少一个相同导电型的半导体基体；该闩锁保护电路包括：

一比较控制电路，连接该第一电源线及该第二电源线，侦测该第一电源线之于该第二电源线之一相对电压值后，产生第一控制信号与第二控制信号；以及

第一开关电路，连接该第一电源线与该比较控制电路；当该相对电压值高于一第一既定值时，该开关电路根据该第一控制信号将该第一电源线耦接至该半导体基体；当该相对电压值低于该第一既定值时，该第一开关电路根据该第一控制信号阻绝于该第一电源线与该半导体基体之间，

第二开关电路，连接该第二电源线与该比较控制电路；当该相对电压值高于一第二既定值时，该第二开关电路根据该第二控制信号阻绝于该第二电源线与该半导体基体之间；当该相对电压值低于该第二既定值时，该第二开关电路根据该第二控制信号将该第二电源线耦接至该半导体基体。

2.如权利要求1所述的闩锁保护电路，其中，该第一既定值与该第二既定值相等。

3.如权利要求1所述的闩锁保护电路，其中，若该第一电源线及该第二电源线为正电源线，则该半导体基体的该导电型为n型。

4.如权利要求3所述的闩锁保护电路，其中，该开关电路具有一第一pMOS晶体管，以漏极连接该第一电源线、栅极连接该第一控制信号、以及源极耦接该半导体基体。

5.如权利要求3所述的闩锁保护电路，其中，该另一开关电路具有一第二pMOS晶体管，以漏极连接该第二电源线、栅极连接该第二控制信号、以及源极耦接该半导体基体。

6.如权利要求1所述的闩锁保护电路，其中，若该第一电源线及该第二电源线为负电源线，则该半导体基体该导电型为p型。

7.如权利要求6所述的闩锁保护电路，其中，该开关电路具有一第一nMOS晶体管，以漏极连接该第一电源线、栅极连接该第一控制信号、以及源极耦接该半导体基体。

8.如权利要求6所述的闩锁保护电路，其中，该另一开关电路具有一第二nMOS晶体管，以漏极连接该第二电源线、栅极连接该第二控制信号、以及源极耦接该半导体基体。

9.如权利要求1所述的闩锁保护电路，其中，该比较控制电路包括：

一第一反相器，经由该第二电源线提供电源，该第一反相器具有第一输入端和第一输出端，该第一输出端耦接该开关电路，以提供该第一控制信号予该开关电路；以及

一第二反相器，经由该第一电源线提供电源，该第二反相器具有第二输入端和第二输出端，其中，该第二输入端耦接该第一输出端，该第二输出端耦接该另一开关电路，以提供该第二控制信号予该另一开关电路。

10.如权利要求9所的该闩锁保护电路，其中，该第一输入端耦接至该第一电源线。

11.如权利要求9所的该闩锁保护电路，其中，该第一输入端经由一第一分压器耦接至该第一电源线。

12.如权利要求9所述的闩锁保护电路，其中，该第一输入端经由第一电阻器耦接至该第一电源线，并经由一第二电阻器耦接至一第三电源线。

13.如权利要求12所述的闩锁保护电路，其中，该第三电源线是一V_SS电源线。

14.如权利要求12所述的闩锁保护电路，其中，该第一电阻器与该第二电阻器具有差异小于30％电阻值。

15.如权利要求9所述的闩锁保护电路，其中，该第一输入端耦接至该第二输出端。

16.如权利要求9所述的闩锁保护电路，其中，该第一输入端经由一第一分压器耦接至该第二输出端。

17.如权利要求9所述的闩锁保护电路，其中，该第一输入端经由一第一电阻器耦接至该第二输出端，并经由一第二电阻器耦接至一第三电源线。

18.如权利要求17所述的闩锁保护电路，其中，该第三电源线是一V_SS电源线。

19.如权利要求17所述的闩锁保护电路，其中，该第一电阻器与该第二电阻器具有差异小于30％电阻值。

20.如权利要求17所述之该闩锁保护电路，其中，该第二输入端经由一第三电阻器耦接至该第一输出端，并经由一第四电阻器耦接至该第三电源线。

21.如权利要求20所述的闩锁保护电路，其中，该第三电阻器与该第四电阻器具有差异小于30％电阻值。

22.如权利要求9所述的闩锁保护电路，其中，该第二输入端经由一第二分压器耦接至该第一输出端。

23.如权利要求9所述的闩锁保护电路，其中，该第二输入端直接连接至该第一输出端。

24.如权利要求1所述的闩锁保护电路，其中，该比较控制电路包括一差动式放大器，以一第一输入端耦接该第二电源线、以一第二输入端耦接该第一电源线，该第一输入端是反相输入端，该第二输入端是非反相输入端；

该比较控制电路尚包括一第一反相器，经由该第一电源线提供电源，该第一反相器以输入端耦接该差动式放大器输出端，以输出端输出该第一控制信号；

该比较控制电路尚包括一第二反相器，经由该第二电源线提供电源，该第二反相器以输入端耦接该第一反相器输出端，以输出端输出该第二控制信号。

25.如权利要求24所述的闩锁保护电路，其中，该差动式放大器是经由该第一电源线提供电源。

26.如权利要求24所述的闩锁保护电路，其中，该差动式放大器是经由该第二电源线提供电源。

27.如权利要求1所述的闩锁保护电路，其中，该比较控制电路包括一第一差动式放大器，经由该第一电源线提供电源，以一第一输入端耦接该第二电源线、以一第二输入端耦接该第一电源线，其中，该第一输入端是反相输入端，该第二输入端是非反相输入端；该比较控制电路尚包括一第一反相器，经由该第一电源线提供电源，以输入端耦接该第一差动式放大器输出端，以输出端输出该第一控制信号；

该比较控制电路尚包括一第二差动式放大器，经由该第二电源线提供电源，以一第三输入端耦接该第一电源线、以一第四输入端耦接该第二电源线；

该第三输入端是反相输入端，该第四输入端是非反相输入端；

该比较控制电路尚包括一第二反相器，经由该第二电源线提供电源，以输入端耦接该第二差动式放大器输出端，以输出端输出该第二控制信号。

28.如权利要求1所述的闩锁保护电路，其中，该至少一半导体基体系由复数个阱区连接而成。

29.一种闩锁保护方法，适用于经由第一电源线及第二电源线提供电源到集成电路中，该集成电路具有至少一个相同导电型的半导体基体；该闩锁保护方法包括：

侦测该第一电源线之于该第二电源线之一相对电压值；

根据该相对电压值产生第一控制信号与第二控制信号；以及

当该相对电压值高于一第一既定值时，根据该第一控制信号控制一开关电路将该第一电源线耦接至该半导体基体；当该相对电压值低于该第一既定值时，该开关电路根据该第一控制信号阻绝于该第一电源线与该半导体基体之间；

当该相对电压值高于一第二既定值时，该第二控制信号控制另一开关电路阻绝于该第二电源线与该半导体基体之间；当该相对电压值低于该第二既定值时，该另一开关电路根据该第二控制信号将该第二电源线耦接至该半导体基体。

30.如权利要求29所述的闩锁保护方法，其中，该第一既定值与该第二既定值相等。

31.如权利要求29所述的闩锁保护方法，其中，若该第一电源线及该第二电源线为正电源线，则该半导体基体该导电型为n型，则该开关电路具有一第一pMOS晶体管、该另一开关电路具有一第二pMOS晶体管；则该方法尚包括：

将该第一pMOS晶体管的漏极连接该第一电源线、栅极连接该第一控制信号、以及源极耦接该半导体基体；以及

将该另一pMOS晶体管之漏极连接该第二电源线、栅极连接该第二控制信号、以及源极耦接该半导体基体。

32.如权利要求29所述的闩锁保护方法，其中，若该第一电源线及该第二电源线为负电源线，则该半导体基体该导电型为p型，则该开关电路具有一第一nMOS晶体管，该另一开关电路具有一第二nMOS晶体管；该方法尚包括：

将该第一nMOS晶体管漏极连接该第一电源线、栅极连接该第一控制信号、以及源极耦接该半导体基体；以及

将该第二nMOS的漏极连接该第二电源线、栅极连接该第二控制信号、以及源极耦接该半导体基体。

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