JP2011040590A - 半導体装置 - Google Patents

Abstract

【課題】高温度における電圧上昇率（ｄＶ／ｄｔ）耐量を向上し、誤動作を防止することができるサイリスタを提供する。

【解決手段】半導体層（２０）の一方の主面において、第１の導電型（ｐ型）をもつ第１の半導体層（２１）上に第１の主電極（１１）が形成され、前記第１の導電型と反対の第２の導電型（ｎ型）をもち前記第１の半導体層中に局所的に形成された第２の半導体層（２４）と、該第２の半導体層と前記第１の半導体層とに接続するゲート電極（１３）とが、前記第１の主電極が形成されていない箇所に形成され、
前記半導体層の他方の主面において、第２の主電極（１２）が形成され、
前記第１の主電極と前記第２の主電極との間に電流が流れる、サイリスタとしての動作をする半導体装置であって、
前記ゲート電極と前記第１の主電極との間に接続され、ＳＢＤ（３１、３２）から成る双方向ダイオードを具備することを特徴とする半導体装置。

【選択図】図１

Description

本発明は、ｐｎ接合を利用して電流の制御を行う半導体装置、特にサイリスタ及びトライアックの構造に関する。

複数のｐｎ接合を利用して電流のオンオフを制御する半導体装置として、サイリスタが知られている。サイリスタにおいては、ゲート電流をトリガとして、アノード・カソード間の電流のオンが制御される。また、逆向きのサイリスタを並列に接続して同一の半導体基板に形成した構成のトライアック（双方向サイリスタ）も広く用いられている。サイリスタやトライアックは、大電流を流すことが可能であるため、電源回路等に広く用いられている。

サイリスタやトライアックにおいては、ゲート電圧を印加しなければアノード、カソード間に流れる電流は無視できるほど小さく、ゲート電圧がトリガ電圧を超えた場合に、ゲート電流がある値（トリガ電流）を越え、主電極となるアノード・カソード間（トライアックにおいては主電極間）に電流が流れる。この電流は、その後にゲート電流を零にしても流れ続ける。

トライアックの動作を、トライアックの上面から見た平面図（図４（ａ））、そのＣ−Ｃ方向の断面図（図４（ｂ））を用いて説明する。このトライアック８０を制御する電極は、主電極となるＴ１電極８１、Ｔ２電極８２と、ゲート電極８３である。トライアック８０を構成する半導体層９０は、図に示すように、Ｐ１層（ｐ型層：ベース）９１、Ｎ１層（ｎ型層：ベース）９２、Ｐ２層（ｐ型層：ベース）９３、Ｎ２層（ｎ型層：エミッタ）９４、Ｎ３層（ｎ型層：エミッタ）９５、Ｎ４層（ｎ型層）９６で構成される。このトライアック８０においてスイッチングされる電流（動作電流）はＴ１電極８１とＴ２電極８２間に流れる。Ｔ１電極８１は、この半導体層９０の上面において、Ｐ１層（ｐ型層）９１とＮ２層９４の両方に接するように形成され、ゲート電極８３は、Ｐ１層９１とＮ４層９６の両方に接するように形成される。Ｔ１電極８１とゲート電極８３の平面形状は、図４（ａ）に示されるとおりであり、その面積は、大電流（動作電流）が流れるＴ１電極８１の方が大きくなっている。一方、やはり大電流が流れるＴ２電極８２は、半導体層９０の下面においてほぼ全面にわたり形成され、Ｐ２層９３とＮ３層９５の両方に接するように形成されている。この場合には、Ｔ１電極８１、Ｎ２層９４、Ｐ１層９１、Ｎ１層９２、Ｐ２層９３、Ｔ２電極８２からなる第１の主サイリスタと、Ｔ１電極８１、Ｐ１層９１、Ｎ１層９２、Ｐ２層９３、Ｎ３層９５、Ｔ２電極８２からなる第２の主サイリスタとが逆向きに並列に形成された構成となる。また、ゲート電極８３、Ｎ４層９６、Ｐ１層９１、Ｎ１層９２、Ｐ２層９３、Ｔ２電極８２からなる補助サイリスタが、これら２つの主サイリスタの動作を補助する補助サイリスタとして形成されている。

このトライアックがオフ状態からオン状態、すなわち、Ｔ１電極８１とＴ２電極８２との間に電流が流れるようになる場合には、Ｔ１電極８１の電位を基準として考えた場合に、（１）Ｔ２電極８２が正、ゲート電極８３が正、（２）Ｔ２電極８２が正、ゲート電極８３が負、（３）Ｔ２電極８２が負、ゲート電極８３が負、（４）Ｔ２電極８２が負、ゲート電極８３が正、の４つの場合がある。どの場合においても、Ｔ１電極８１とゲート電極８３との間でＰ１層９１中を流れるゲート電流によって、Ｐ１層９１中で時定数が大きな電圧降下が生じることがトリガとなっている。この電圧降下によって、Ｐ１層９１とＮ２層９４間のｐｎ接合、又はＰ１層９１とＮ４層９６間のｐｎ接合が順方向となり、Ｐ１層９１中に電子が注入されることによってこのトライアック８０はオン状態となる。その後にゲート電流を零にした場合でも、Ｔ１電極８１とＴ２電極８２間に電流が流れている間は、Ｐ１層９１中には電子が注入され続けるため、この状態は維持される、すなわち、ゲート電流を零にした場合でも、オン状態は維持される。

以上の動作において、このトライアックがオン状態となるのはゲート電極８３からゲート電流を流した場合であるが、実際には、Ｔ１電極８１とＴ２電極８２間に急激な電圧変化があった場合（ｄＶ／ｄｔが大きな場合）、ゲート電極８３からゲート電流を流していないにも関わらず、オン状態となる（誤点弧する）ことがある。この電圧上昇率（ｄＶ／ｄｔ）を高めることで、トライアックの誤動作耐量の向上が図られる。

誤点弧が発生する主原因は、急激な電圧変化があった場合に、ベース中のｐｎ接合の容量を流れる変位電流（充電電流）が流れ、これがＰ１層９１中を流れることもこの原因となる。トリガ電流あるいはトリガ電圧を大きく設定すれば、こうした誤点弧は抑制されることは明らかであるが、この場合には本来のスイッチング動作を行うために大電流（大電圧）が必要となるため、好ましくない。すなわち、トリガ電流を小さくすることと、ｄＶ／ｄｔが大きな場合の誤点弧に対する耐性（ｄＶ／ｄｔ耐量）を高めることとはトレードオフの関係にあり、これらを両立させるための技術が要求されている。

こうした技術として、例えば、特許文献１に記載の技術がある。特許文献１に記載の技術には、トライアックにおいて、各サイリスタのエミッタとなるＮ２層９４とＮ３層９５間の水平方向における距離、及びＮ４層９６とＴ１電極８１間の距離を最適化することによって、半導体層９０の表面におけるＴ１電極８１とＮ４層９６との間に抵抗成分を設け、Ｐ１層９１中の電圧降下に寄与しない電流成分（無効電流）を減少させることが記載されている。これによって、トリガ電流を減少させることができる、あるいは、トリガ電流を減少させない場合には、より誤点弧を抑制させることができる。

特開平８−９７４０７号公報

しかしながら、図５に示すように、サイリスタ（並びにトライアック）が環境温度又は自身の動作によって高温度になると、熱励起されたキャリアの増加等の影響によりゲートトリガ電流（ＩＧＴ）は小さくなり、その結果ｄＶ／ｄｔ耐量が低下する。そして、近年、サイリスタ動作の補償温度の高温化が求められており、高温度においてｄＶ／ｄｔ耐量の向上が求められている。

従って、本発明は、高温度における電圧上昇率（ｄＶ／ｄｔ）耐量を向上し、誤動作を防止することができるサイリスタを提供することである。

上記の課題を解決するため、本発明に係る絶縁ゲート型半導体装置は、
半導体層（２０）に第１の主電極（１１）、第２の主電極（１２）、及びゲート電極（１３）が接続された構成を具備し、前記半導体層の一方の主面において、第１の導電型（Ｐ型）をもつ第１の半導体層（２１）上に前記第１の主電極が形成され、前記第１の導電型と反対の第２の導電型（Ｎ型）をもち前記第１の半導体層中に局所的に形成された第２の半導体層（２６）と、該第２の半導体層と前記第１の半導体層とに接続する前記ゲート電極とが、前記第１の主電極が形成されていない箇所に形成され、
前記半導体層の他方の主面において、前記第２の主電極が形成され、
前記ゲート電極と前記第１の主電極との間に印加する電圧がトリガ電圧を超えた場合に前記第１の主電極と前記第２の主電極との間に電流が流れる、サイリスタとしての動作をする半導体装置であって、
前記ゲート電極と前記第１の主電極との間に接続され、ショットキバリアダイオード（３１、３２）から成る双方向ダイオードを具備することを特徴とする。

本発明は以上のように構成されているので、高温度における電圧上昇率（ｄＶ／ｄｔ）耐量を向上し、誤動作を防止することができるサイリスタを提供することができる。

本発明の第１の実施の形態に係るトライアックの平面図（ａ）及び断面図（ｂ）である。 本発明の第１の実施の形態に係るトライアックの電流−温度特性の一例を示す図である。 本発明の第２の実施の形態に係るトライアックの平面図（ａ）及び断面図（ｂ）である。 従来のトライアックの平面図（ａ）及び断面図（ｂ）である。 従来のトライアックの動作特性の一例を示す図である。

以下、本発明の実施の形態に係る半導体装置として、特にトライアックについて説明する。ただし、図面は模式的なものであり、現実のものとは異なる。

第１の実施の形態に係るトライアックにおいては、ゲート電極と第１の主電極（Ｔ１電極）との間にダイオードが接続されている。図１は、本発明の実施の形態となるトライアックの平面図（ａ）及びそのＡ−Ａ方向の断面図（ｂ）である。

図示しない基板は、シリコン（Ｓｉ）、シリコンカーバイト（ＳｉＣ）又はサファイア、セラミック等の材料で形成される。

このトライアック１０を制御する電極は、主電極となるＴ１電極（第１の主電極）１１、Ｔ２電極（第２の主電極）１２と、ゲート電極１３である。トライアック１０を構成する半導体層２０は、図に示すように、Ｐ１層（第１の半導体層：ｐ型層：ベース）２１、Ｎ１層（ｎ型層：ベース）２２、Ｐ２層（ｐ型層：ベース）２３、Ｎ２層（第３の半導体層：ｎ型層：エミッタ）２４、Ｎ３層（ｎ型層：エミッタ）２５、Ｎ４層（第２の半導体層：ｎ型層）２６で構成される。これらの各層は不純物拡散、イオン注入、エピタキシャル成長等の方法によって適宜作成される。

このトライアック１０の動作電流はＴ１電極１１とＴ２電極１２間に流れる。Ｔ１電極１１は、この半導体層２０の上面（一方の主面）において、Ｐ１層（ｐ型層）２１とＮ２層２４の両方に接するように形成され、ゲート電極１３は、Ｐ１層２１とＮ４層２６の両方に接するように形成される。Ｔ１電極１１とゲート電極１３の平面形状は、図１（ａ）に示されるとおりであり、その面積は、大電流（動作電流）が流れるＴ１電極１１の方が大きくなっている。一方、やはり大電流が流れるＴ２電極１２は、半導体層２０の下面（他方の主面）においてほぼ全面にわたり形成され、Ｐ２層２３とＮ３層２５の両方に接するように形成されている。この場合には、Ｔ１電極１１、Ｎ２層２４、Ｐ１層２１、Ｎ１層２２、Ｐ２層２３、Ｔ２電極１２からなる第１の主サイリスタと、Ｔ１電極１１、Ｐ１層２１、Ｎ１層２２、Ｐ２層２３、Ｎ３層２５、Ｔ２電極１２からなる第２の主サイリスタとが並列に形成された構成となる。また、ゲート電極１３、Ｎ４層２６、Ｐ１層２１、Ｎ１層２２、Ｐ２層２３、Ｔ２電極１２からなる補助サイリスタが、これら２つの主サイリスタの動作を補助する補助サイリスタとして形成されている。以上はこのトライアック１０における本体の構成であり、これは従来のトライアック（図４）と同様であり、その動作についても同様である。なお、このトライアックをオン状態とするために必要なゲート電極１３・Ｔ１電極１１間の電圧（トリガ電圧）は約０．９Ｖ程度である。

このトライアック１０がオフ状態からオン状態、すなわち、Ｔ１電極１１とＴ２電極１２との間に電流が流れるようになる場合には、Ｔ１電極１１の電位を基準として考えた場合、（１）Ｔ２電極１２が正、ゲート電極１３が正、（２）Ｔ２電極１２が正、ゲート電極１３が負、（３）Ｔ２電極１２が負、ゲート電極１３が負、（４）Ｔ２電極１２が負、ゲート電極１３が正、の４つの場合がある。

このトライアック１０においては、上記の本体に加え、ショットキバリアダイオード（以下ＳＢＤと称する）３１及び３２が、互いに異なる整流方向となるように、トライアック本体の外部におけるゲート電極１３とＴ１電極１１との間に直列に設置される。即ち、双方向ダイオードがゲート電極１３とＴ１電極１１との間に接続される。周知のように、ＳＢＤの順方向電圧（Ｖｆ）は０．２Ｖ程度なのでサイリスタのトリガ電圧よりも十分小さく、また、ＳＢＤの漏れ電流はショットキ接合の温度上昇に伴い増大する。従って、ＳＢＤ３１及び３２から成る双方向ダイオードは、順方向電圧よりも大きい電圧が印加された時に、ショットキ接合温度に応じた電流を双方向に流すものである。

このトライアック１０において、ＳＢＤ３１及び３２は、ゲート電極１３とＴ１電極１１との間に流れるゲート電流をトライアック本体の外部にバイパスさせることにより、見かけ上のゲートトリガ電流（ＩＧＴ）を大きくする。このとき、ＳＢＤ３１及び３２を流れる電流は、トライアック１０の点弧に直接影響しないため、これを無効電流と呼ぶことができる。従って、トライアック１０は、ゲート電極１３とＴ１電極１１との間に無効電流を流すことで電圧上昇率（ｄＶ／ｄｔ）耐量を大きくする。このメカニズムについて以下に説明する。

前記の通り、図４に示す従来のトライアック８０においては、Ｔ１電極８１とゲート電極８３との間で流れるゲート電流によって、Ｐ１層９１中で電圧降下が生じ、Ｔ１電極８１とＴ２電極８２との間で電流が流れる、即ち、オン状態となる。ここで、Ｔ１電極８１を接地し、ゲート電極８３に電圧を印加しない状態においても、ｄＶ／ｄｔが大きな場合には、ベース中のｐｎ接合の容量を流れる変位電流（充電電流）が発生し、これがＰ１層９１中を流れ、Ｔ１電極８１に到達する。この電流はゲート電流と等価であるため、オン状態を作り出し、誤点弧の原因となる。

一方、図１に示す本発明の第１の実施の形態に係るトライアック１０において、Ｐ１層２１中を流れる変位電流によりゲート電極１３とＴ１電極１１との間に電位差が生じるとき、ゲート電極１３とＴ１電極１１との間に形成された双方向ダイオードの両端にも上記の電位差が生じる。この電位差により、ＳＢＤ３１は順バイアスされ、ＳＢＤ３２は逆バイアスされる。そして、上記の電位差による順バイアス電圧がＳＢＤ３１の順方向電圧より大きくなると、ＳＢＤ３１が導通し、ＳＢＤ３２の漏れ電流に等しい電流が双方向ダイオード中に流れる。このようにゲート電極１３とＴ１電極１１との間に流れる変位電流の一部をトライアック本体の外部にバイパスさせることにより、Ｐ１層２１中を流れる変位電流の増大を防止する。即ち、トライアック１０は、見かけ上のゲートトリガ電流を大きくすることができる。

なお、双方向ダイオードを構成するＳＢＤ３１及び３２は、トライアック１０において上記のような作用効果を有するため、トライアック本体と同一のモールド材中に収納し良好な熱結合性を確保することが好ましい。

図２は、実線で示す第１の実施の形態に係るトライアック１０におけるゲートトリガ電流（ＩＧＴ）と、一点鎖線で示すＳＢＤの漏れ電流（Ｉｒ）と、破線で示す従来のトライアック８０におけるゲートトリガ電流（ＩＧＴ）と、の温度特性を示す図である。高温度におけるトライアック１０のゲートトリガ電流の低下が、従来のトライアック８０におけるゲートトリガ電流と比較して抑制されていることが分かる。従って、第１の実施例に係るトライアック１０は、ＳＢＤの漏れ電流を流すことによってゲートトリガ電流の温度特性を改善し、高温度における電圧上昇率（ｄＶ／ｄｔ）耐量を向上し、誤動作を防止することができる。

また、ＳＢＤ３１及び３２が双方向ダイオードを構成するため、トライアック１０がオフ状態からオン状態になる上記４つの場合のいずれにおいても、高温度における誤点弧を防止することができる。

また、ＳＢＤの接合温度が比較的低いときは双方向ダイオードを流れる無効電流が小さくなるため、低温時には無効電流による効率低下を抑制することができる。

図３は、第２の実施の形態となるトライアック５０の構造を示す平面図（ａ）及びそのＢ−Ｂ方向の断面図である。このトライアック５０を構成するＴ１電極５１、Ｔ２電極５２、ゲート電極５３、半導体層６０、Ｐ１層６１、Ｎ１層６２、Ｐ２層６３、Ｎ２層６４、Ｎ３層６５、Ｎ４層（ｎ型層）６６について、及びこれらの間の関係については、第１の実施の形態と同様である。従って、その説明は省略する。

このトライアック５０においては、第１の実施の形態におけるＳＢＤ３１及び３２を、半導体基板６０中に形成している。このため、図１の構造に対して、Ｐ１層６１層中にＮＤ１層（第４の半導体層）７１が、Ｎ２層６４中にＮＤ２層（第５の半導体層）７２が新たに形成される。さらに、金属配線７３が絶縁層（シリコン酸化膜）７４を介して半導体基板６０上に形成され、金属配線７３とＮＤ１層７１との間及び金属配線７３とＮＤ２層７２との間にはバリアメタル層７５が形成される。これによって、ＮＤ１層７１とバリアメタル層７５との間及びＮＤ２層７２とバリアメタル層７５との間に整流方向が異なる２つのＳＢＤが形成され、金属配線７３により直列接続される２つのＳＢＤは双方向ダイオードとして機能する。

ＮＤ１層７１及びＮＤ２層７２は、Ｎ１層６２及びＮ２層６４と同一の導電型を有するが、その不純物濃度が異なる。また、本実施形態における金属配線７３は、Ａｌ（アルミニウム）で形成され、バリアメタル配線７３は、Ｖ（バナジウム）又はＭｏ（モリブデン）で形成される。なお、小さいＳＢＤ形成領域で所望の漏れ電流を得るためには、Ｖで形成することが好ましい。双方向ダイオードを構成するこれらの構造は、従来のトライアックに対し、フォトリソグラフィ、イオン注入及び蒸着等の周知の技術により形成することができる。

従って、以上の構造においては、第１の実施例の形態に係るトライアック１０と同様の効果が得られるだけでなく、バイパス用のダイオードがトライアック本体と同一基板中に形成されるため、新たにダイオードを接続する必要がない。従って、第１の実施の形態に係るトライアック１０と比べて、このトライアック５０を実装する際に、より小型化することができる。

また、トライアック本体とバイパス用のダイオードとを同一の半導体層６０中に形成することによって、熱結合性が改善される。従って、このトライアック５０は、第１の実施の形態のトライアック１０よりもより確実に高温度における電圧上昇率（ｄＶ／ｄｔ）耐量を向上し、誤動作を防止することができる。

なお、上記のいずれの実施の形態においても、トライアックについて記載したが、その動作原理より、本発明は、トライアックに限らず、単体のサイリスタについても同様に用いられることは明らかである。その場合、サイリスタのゲート電極とカソード電極との間に少なくとも１つのＳＢＤを設ければ良い。詳細には、サイリスタのカソード電極からゲート電極に向かう整流方向を有するＳＢＤを設ければ良い。

以上、本発明の実施の形態の一例について説明したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において種々の変更や、各実施例或いは各変形例の組合せが可能である。上記の例においては、Ｐ１層２１を第１の半導体層とした場合に、その導電型（第１の導電型）をｐ型とし、その反対の導電型（第２の導電型：ｎ型）をもつＮ２層（第３の半導体層）２４、Ｎ４層（第２の半導体層）２６等を形成した場合について示した。これに対して、上記の構成におけるｐ型とｎ型とを入れ替えた構成においても、同様のサイリスタ又はトライアックを構成できることは明らかであり、ＳＢＤ３１及び３２を形成するためのバリアメタル配線７３の材料を適宜変更できることは明らかである。

１０、５０、８０ トライアック
１１、５１、８１ Ｔ１電極（第１の主電極）
１２、５２、８２ Ｔ２電極（第２の主電極）
１３、５３、８３ ゲート電極
２０、６０、９０ 半導体層
２１、６１、９１ Ｐ１層（ｐ型層：第１の半導体層）
２２、６２、９２ Ｎ１層（ｎ型層）
２３、６３、９３ Ｐ２層（ｐ型層）
２４、６４、９４ Ｎ２層（ｎ型層：第３の半導体層）
２５、６５、９５ Ｎ３層（ｎ型層）
２６、６６、９６ Ｎ４層（ｎ型層：第２の半導体層）
３１、３２ ＳＢＤ
７１ ＮＤ１層（第４の半導体層）
７２ ＮＤ２層（第５の半導体層）
７３ バリアメタル配線
７４ 絶縁層（シリコン酸化膜）

Claims (4)

1. 半導体層に第１の主電極、第２の主電極、及びゲート電極が接続された構成を具備し、前記半導体層の一方の主面において、第１の導電型をもつ第１の半導体層上に前記第１の主電極が形成され、前記第１の導電型と反対の第２の導電型をもち前記第１の半導体層中に局所的に形成された第２の半導体層と、該第２の半導体層と前記第１の半導体層とに接続する前記ゲート電極とが、前記第１の主電極が形成されていない箇所に形成され、
   前記半導体層の他方の主面において、前記第２の主電極が形成され、
   前記ゲート電極と前記第１の主電極との間に印加する電圧がトリガ電圧を超えた場合に前記第１の主電極と前記第２の主電極との間に電流が流れる、サイリスタとしての動作をする半導体装置であって、
   前記ゲート電極と前記第１の主電極との間に接続され、ショットキバリアダイオードから成る双方向ダイオードを具備することを特徴とする半導体装置。
   
2. 前記ショットキバリアダイオードは前記半導体層中に形成されたことを特徴とする請求項１に記載の半導体装置。
   
3. 前記ショットキバリアダイオードは前記半導体層と別体で構成され、前記ダイオードと前記半導体層とは一体化されてモールド材中に設けられたことを特徴とする請求項１に記載の半導体装置。
   
4. 前記半導体層の一方の主面において、前記第２の導電型をもつ第３の半導体層が前記第１の半導体層中に局所的に形成され、前記第１の主電極は、前記第１の半導体層及び前記第３の半導体層に接続され、
   前記第１の主電極と前記第２の主電極との間に流れる双方向の電流のオンオフが、前記ゲート電極と前記第１の主電極との間に印加する電圧によって制御されることを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置。

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