JPH1098202A - 半導体サージ防護素子 - Google Patents
半導体サージ防護素子Info
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- JPH1098202A JPH1098202A JP26918796A JP26918796A JPH1098202A JP H1098202 A JPH1098202 A JP H1098202A JP 26918796 A JP26918796 A JP 26918796A JP 26918796 A JP26918796 A JP 26918796A JP H1098202 A JPH1098202 A JP H1098202A
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Abstract
(57)【要約】 (修正有)
【課題】高耐圧で大きなサージ容量を有し、かつ跳ね上
がり電圧がほとんど生じない構造の半導体サージ防護素
子、及び組み立ての容易な双方向の半導体サージ防護素
子を提供すること。 【解決手段】第1の導電型の半導体基板1の主面側1A
に形成された第2の導電型の第1の半導体領域2と、第
1の導電型の第2の半導体領域3と、第2の導電型の第
3の半導体領域5と、第2の主面側1Bで第2の導電型
の第4の半導体領域6と、半導体基板1よりも不純物濃
度の高い第5の半導体領域7と、第2と第3の半導体領
域3、4を共通接続する第1の電極10と、第4と第5
の半導体領域6、7を共通接続する第2の電極11とを
備えることを特徴とする。
がり電圧がほとんど生じない構造の半導体サージ防護素
子、及び組み立ての容易な双方向の半導体サージ防護素
子を提供すること。 【解決手段】第1の導電型の半導体基板1の主面側1A
に形成された第2の導電型の第1の半導体領域2と、第
1の導電型の第2の半導体領域3と、第2の導電型の第
3の半導体領域5と、第2の主面側1Bで第2の導電型
の第4の半導体領域6と、半導体基板1よりも不純物濃
度の高い第5の半導体領域7と、第2と第3の半導体領
域3、4を共通接続する第1の電極10と、第4と第5
の半導体領域6、7を共通接続する第2の電極11とを
備えることを特徴とする。
Description
【0001】
【産業上の利用分野】 本発明は,高耐圧の半導体サー
ジ防護素子の構造、及びそれを用いた双方向の高耐圧の
半導体サージ防護素子に関する。
ジ防護素子の構造、及びそれを用いた双方向の高耐圧の
半導体サージ防護素子に関する。
【0002】
【従来の技術】 通信回線、制御線及び配電線などにお
いては、自然雷の直撃や誘導によって大きなサージ電圧
が発生することがある。通信回線では、自然雷による大
きなサージ電圧から端末機器、交換機、及び中継器など
を防護するために,炭素避雷器、ガス入り避雷器、酸化
亜鉛バリスタ、及びシリコンサージ防護素子など種々の
サージ防護素子が防護対象などに応じて用いられてい
る。
いては、自然雷の直撃や誘導によって大きなサージ電圧
が発生することがある。通信回線では、自然雷による大
きなサージ電圧から端末機器、交換機、及び中継器など
を防護するために,炭素避雷器、ガス入り避雷器、酸化
亜鉛バリスタ、及びシリコンサージ防護素子など種々の
サージ防護素子が防護対象などに応じて用いられてい
る。
【0003】 特に、通信回線に接続された各種装置や
機器を保護するためのサージ防護素子には、応答性が極
めて速いこと、及び通信線に常時接続されているので静
電容量が小さいことなどが要求される。このような要求
にシリコンサージ防護素子が総合的に適しており、防護
する電圧の低い場合にはツェナーダイオード、あるいは
半導体バリスタが用いられている。そして防護する電
圧、つまりブレーク電圧が比較的高い場合には、N導電
型の半導体基板を用いたNPNP4層構造をもつダイオ
ード又はNPNPN5層構造をもつ双方向の2端子サイ
リスタ型の半導体サージ防護素子が用いられている。
機器を保護するためのサージ防護素子には、応答性が極
めて速いこと、及び通信線に常時接続されているので静
電容量が小さいことなどが要求される。このような要求
にシリコンサージ防護素子が総合的に適しており、防護
する電圧の低い場合にはツェナーダイオード、あるいは
半導体バリスタが用いられている。そして防護する電
圧、つまりブレーク電圧が比較的高い場合には、N導電
型の半導体基板を用いたNPNP4層構造をもつダイオ
ード又はNPNPN5層構造をもつ双方向の2端子サイ
リスタ型の半導体サージ防護素子が用いられている。
【0004】
【発明が解決しようとする課題】 しかし,このような
従来の半導体サージ防護素子にあっては、オフ状態では
PNP型トランジスタと等価であるので、耐圧VBOを高
くしようとすれば、N導電型のベース幅を厚くする必要
がある。特に、1kVを越える高耐圧のブレークダウン
特性を得る場合には、半導体基板のベース幅を十分に厚
くしなければならないので、サージ耐量が大きな制約を
受けるという欠点がある。
従来の半導体サージ防護素子にあっては、オフ状態では
PNP型トランジスタと等価であるので、耐圧VBOを高
くしようとすれば、N導電型のベース幅を厚くする必要
がある。特に、1kVを越える高耐圧のブレークダウン
特性を得る場合には、半導体基板のベース幅を十分に厚
くしなければならないので、サージ耐量が大きな制約を
受けるという欠点がある。
【0005】 このため、NPNP4層構造をもつダイ
オード型で、高耐圧で大きなサージ容量を持つ双方向の
半導体防護装置を得ようとすれば、複数の半導体サージ
防護素子を直列接続すると共に並列接続し、これらを2
組用意して互いに逆方向になるように直列接続しなけれ
ばならない。このことは、半導体防護装置が大型になる
ばかりでなく、多数の接続及び組み立て作業が必要にな
るためにコストが高くなるという欠点がある。
オード型で、高耐圧で大きなサージ容量を持つ双方向の
半導体防護装置を得ようとすれば、複数の半導体サージ
防護素子を直列接続すると共に並列接続し、これらを2
組用意して互いに逆方向になるように直列接続しなけれ
ばならない。このことは、半導体防護装置が大型になる
ばかりでなく、多数の接続及び組み立て作業が必要にな
るためにコストが高くなるという欠点がある。
【0006】 また、NPNPN5層構造をもつ双方向
の2端子サイリスタ型の半導体サージ防護素子を用いた
場合にも、高耐圧で大きなサージ容量を持つ双方向の半
導体防護装置を得ようとすれば、複数の半導体サージ防
護素子を直列接続すると共に並列接続しなければならな
い。このことは、やはり半導体防護装置が大型になるば
かりでなく、種々の接続及び組み立て作業が必要になる
ためにコストが高くなるという欠点がある。
の2端子サイリスタ型の半導体サージ防護素子を用いた
場合にも、高耐圧で大きなサージ容量を持つ双方向の半
導体防護装置を得ようとすれば、複数の半導体サージ防
護素子を直列接続すると共に並列接続しなければならな
い。このことは、やはり半導体防護装置が大型になるば
かりでなく、種々の接続及び組み立て作業が必要になる
ためにコストが高くなるという欠点がある。
【0007】 さらに、従来の半導体サージ防護素子で
は、半導体ウエハのコスト及び入手のし易さの面からN
導電型の半導体基板を用いていたために、ブレークダウ
ン電圧VB が1kV以上のものの場合には、図9に示す
ように、ブレークダウンするときにそのブレークダウン
電圧VB よりも数10%以上高い跳ね上がり電圧が発生
するというサージ防護上の大きな欠点がある。この現象
は、ブレークダウン時に作用する少数キャリアが正孔と
電子とでは、正孔は電子に比べて移動度が1/3程度と
小さいという特性を持ち、このことが、ブレークダウン
電圧よりも高い跳ね上がり電圧が発生するものと考えら
れるが、十分に解明されていない。しかしこのことは、
N導電型の半導体基板を用いた半導体サージ防護素子の
試作品から確認されており、そのブレークダウン電圧V
B が2kV、3kV・・・と高くなるにつれて跳ね上が
り電圧も高くなり、サージ電圧から防護される機器など
に悪影響を与えるケースが生じる。
は、半導体ウエハのコスト及び入手のし易さの面からN
導電型の半導体基板を用いていたために、ブレークダウ
ン電圧VB が1kV以上のものの場合には、図9に示す
ように、ブレークダウンするときにそのブレークダウン
電圧VB よりも数10%以上高い跳ね上がり電圧が発生
するというサージ防護上の大きな欠点がある。この現象
は、ブレークダウン時に作用する少数キャリアが正孔と
電子とでは、正孔は電子に比べて移動度が1/3程度と
小さいという特性を持ち、このことが、ブレークダウン
電圧よりも高い跳ね上がり電圧が発生するものと考えら
れるが、十分に解明されていない。しかしこのことは、
N導電型の半導体基板を用いた半導体サージ防護素子の
試作品から確認されており、そのブレークダウン電圧V
B が2kV、3kV・・・と高くなるにつれて跳ね上が
り電圧も高くなり、サージ電圧から防護される機器など
に悪影響を与えるケースが生じる。
【0008】
【発明の目的】 本発明は,このような従来の問題点に
着目してなされたものであり,高耐圧で大きなサージ耐
量を呈し、かつ跳ね上がり電圧がほとんど生じない構造
の半導体サージ防護素子、及び組み立ての容易な双方向
の半導体サージ防護素子を提供することにより,上記問
題点を解決することを目的とする。
着目してなされたものであり,高耐圧で大きなサージ耐
量を呈し、かつ跳ね上がり電圧がほとんど生じない構造
の半導体サージ防護素子、及び組み立ての容易な双方向
の半導体サージ防護素子を提供することにより,上記問
題点を解決することを目的とする。
【0009】
【課題を解決するための手段】請求項1に記載の発明
は,上記課題を解決するために,第1の導電型の半導体
基板と、この半導体基板の第1の主面側に形成された第
1の導電型とは逆の第2の導電型の第1の半導体領域
と、この第1の半導体領域内に形成された第1の導電型
の第2の半導体領域と、前記半導体基板の第1の主面側
で前記第1の半導体領域とは離れて形成された第2の導
電型の第3の半導体領域と、前記半導体基板の第1の主
面とは反対の第2の主面側で前記第1の半導体領域と対
向する位置に形成された第2の導電型の第4の半導体領
域と、前記半導体基板の第2の主面側で該半導体基板よ
りも不純物濃度の高い第1の導電型の第5の半導体領域
と、前記半導体基板の第1の主面側に形成されて前記第
2と第3の半導体領域を共通接続する第1の電極と、前
記半導体基板の第2の主面側に形成されて前記第4と第
5の半導体領域を共通接続する第2の電極とを備えるこ
とを特徴とする半導体サージ防護素子を提供するもので
ある。
は,上記課題を解決するために,第1の導電型の半導体
基板と、この半導体基板の第1の主面側に形成された第
1の導電型とは逆の第2の導電型の第1の半導体領域
と、この第1の半導体領域内に形成された第1の導電型
の第2の半導体領域と、前記半導体基板の第1の主面側
で前記第1の半導体領域とは離れて形成された第2の導
電型の第3の半導体領域と、前記半導体基板の第1の主
面とは反対の第2の主面側で前記第1の半導体領域と対
向する位置に形成された第2の導電型の第4の半導体領
域と、前記半導体基板の第2の主面側で該半導体基板よ
りも不純物濃度の高い第1の導電型の第5の半導体領域
と、前記半導体基板の第1の主面側に形成されて前記第
2と第3の半導体領域を共通接続する第1の電極と、前
記半導体基板の第2の主面側に形成されて前記第4と第
5の半導体領域を共通接続する第2の電極とを備えるこ
とを特徴とする半導体サージ防護素子を提供するもので
ある。
【0010】 請求項2に記載の発明は,上記課題を解
決するために,請求項1において、前記半導体基板のほ
ぼ中央に、前記第2の半導体領域に囲まれて前記第1の
半導体領域から前記第1の電極まで延びる比較的狭い短
絡領域を形成することを特徴とする半導体サージ防護素
子を提供するものである。
決するために,請求項1において、前記半導体基板のほ
ぼ中央に、前記第2の半導体領域に囲まれて前記第1の
半導体領域から前記第1の電極まで延びる比較的狭い短
絡領域を形成することを特徴とする半導体サージ防護素
子を提供するものである。
【0011】 請求項3に記載の発明は,上記課題を解
決するために,第1の導電型の半導体基板と、この半導
体基板の第1の主面の周辺部側に形成された第1の導電
型とは逆の第2の導電型の第1の半導体領域と、この第
1の半導体領域内に形成された第1の導電型の第2の半
導体領域と、前記半導体基板の第1の主面の中央部側で
前記第1の半導体領域とは離れて形成された第2の導電
型の第3の半導体領域と、前記半導体基板の第1の主面
とは反対の第2の主面側で前記第1の半導体領域と対向
する位置に形成された第2の導電型の第4の半導体領域
と、前記半導体基板の第2の主面側の中央部に形成され
た前記半導体基板よりも不純物濃度の高い第1の導電型
の第5の半導体領域と、前記半導体基板の第1の主面側
に形成されて前記第2と第3の半導体領域を共通接続す
る第1の電極と、前記半導体基板の第2の主面側に形成
されて前記第4と第5の半導体領域を共通接続する第2
の電極とを備えることを特徴とする半導体サージ防護素
子を提供するものである。
決するために,第1の導電型の半導体基板と、この半導
体基板の第1の主面の周辺部側に形成された第1の導電
型とは逆の第2の導電型の第1の半導体領域と、この第
1の半導体領域内に形成された第1の導電型の第2の半
導体領域と、前記半導体基板の第1の主面の中央部側で
前記第1の半導体領域とは離れて形成された第2の導電
型の第3の半導体領域と、前記半導体基板の第1の主面
とは反対の第2の主面側で前記第1の半導体領域と対向
する位置に形成された第2の導電型の第4の半導体領域
と、前記半導体基板の第2の主面側の中央部に形成され
た前記半導体基板よりも不純物濃度の高い第1の導電型
の第5の半導体領域と、前記半導体基板の第1の主面側
に形成されて前記第2と第3の半導体領域を共通接続す
る第1の電極と、前記半導体基板の第2の主面側に形成
されて前記第4と第5の半導体領域を共通接続する第2
の電極とを備えることを特徴とする半導体サージ防護素
子を提供するものである。
【0012】 請求項4に記載の発明は,上記課題を解
決するために,請求項3において、前記第2の半導体領
域に囲まれて前記第1の半導体領域から前記第1の電極
まで延びる比較的狭い短絡領域が形成され、この短絡領
域は前記第1の電極とオーミックコンタクトを形成する
ことを特徴とする半導体サージ防護素子を提供するもの
である。
決するために,請求項3において、前記第2の半導体領
域に囲まれて前記第1の半導体領域から前記第1の電極
まで延びる比較的狭い短絡領域が形成され、この短絡領
域は前記第1の電極とオーミックコンタクトを形成する
ことを特徴とする半導体サージ防護素子を提供するもの
である。
【0013】 請求項5に記載の発明は,上記課題を解
決するために,請求項4において、前記半導体基板が矩
形状の場合、前記短絡領域が前記半導体基板の対角線
上、あるいはその近傍に位置することを特徴とする半導
体サージ防護素子を提供するものである。
決するために,請求項4において、前記半導体基板が矩
形状の場合、前記短絡領域が前記半導体基板の対角線
上、あるいはその近傍に位置することを特徴とする半導
体サージ防護素子を提供するものである。
【0014】 請求項6に記載の発明は,上記課題を解
決するために,第1の導電型の半導体基板と、この半導
体基板の第1の主面側に形成された第1の導電型とは逆
の第2の導電型の第1の半導体領域と、この第1の半導
体領域内に形成された第1の導電型の第2の半導体領域
と、前記半導体基板の第1の主面とは反対の第2の主面
側で前記第2の半導体領域とほぼ対向する位置に形成さ
れた第2の導電型の第3の半導体領域と、前記半導体基
板の第2の主面側で該半導体基板よりも高い不純物濃度
を持つ第1の導電型の第4の半導体領域と、前記半導体
基板の第1の主面側に形成されて前記第1と第2の半導
体領域を共通接続する第1の電極と、前記半導体基板の
第2の主面側に形成されて前記第3と第4の半導体領域
を共通接続する第2の電極とを備えることを特徴とする
半導体サージ防護素子を提供するものである
決するために,第1の導電型の半導体基板と、この半導
体基板の第1の主面側に形成された第1の導電型とは逆
の第2の導電型の第1の半導体領域と、この第1の半導
体領域内に形成された第1の導電型の第2の半導体領域
と、前記半導体基板の第1の主面とは反対の第2の主面
側で前記第2の半導体領域とほぼ対向する位置に形成さ
れた第2の導電型の第3の半導体領域と、前記半導体基
板の第2の主面側で該半導体基板よりも高い不純物濃度
を持つ第1の導電型の第4の半導体領域と、前記半導体
基板の第1の主面側に形成されて前記第1と第2の半導
体領域を共通接続する第1の電極と、前記半導体基板の
第2の主面側に形成されて前記第3と第4の半導体領域
を共通接続する第2の電極とを備えることを特徴とする
半導体サージ防護素子を提供するものである
【0015】 請求項7に記載の発明は,上記課題を解
決するために,請求項1ないし請求項6のいずれかにお
いて、第1の導電型がP導電型であり、第2の導電型が
N導電型であることを特徴とする半導体サージ防護素子
を提供するものである。
決するために,請求項1ないし請求項6のいずれかにお
いて、第1の導電型がP導電型であり、第2の導電型が
N導電型であることを特徴とする半導体サージ防護素子
を提供するものである。
【0016】 請求項8に記載の発明は,上記課題を解
決するために,請求項1ないし請求項7のいずれかにお
いて、前記半導体基板の第1の主面側の周辺部に、前記
第1の半導体領域よりも深く、環状又は帯状の深い溝を
形成し、その溝内に表面保護膜としてガラスパシベーシ
ョン膜を形成したことを特徴とする半導体サージ防護素
子を提供するものである。
決するために,請求項1ないし請求項7のいずれかにお
いて、前記半導体基板の第1の主面側の周辺部に、前記
第1の半導体領域よりも深く、環状又は帯状の深い溝を
形成し、その溝内に表面保護膜としてガラスパシベーシ
ョン膜を形成したことを特徴とする半導体サージ防護素
子を提供するものである。
【0017】 請求項9に記載の発明は,上記課題を解
決するために,請求項1ないし請求項8のいずれかに記
載された構造の複数の半導体サージ防護素子を逆向きに
直列接続したことを特徴とする双方向高耐圧の半導体サ
ージ防護素子を提供するものである。
決するために,請求項1ないし請求項8のいずれかに記
載された構造の複数の半導体サージ防護素子を逆向きに
直列接続したことを特徴とする双方向高耐圧の半導体サ
ージ防護素子を提供するものである。
【0018】 請求項10に記載の発明は,上記課題を
解決するために,アノードとカソード間に設定値以上の
電圧が印加されるときにブレークダウンを行う4層半導
体構造のサイリスタ部と、このサイリスタ部と逆向きに
並列配置されて前記ブレークダウン電圧よりも大きな逆
耐電圧を有するダイオード部とからなる一方向性半導体
サージ防護素子を逆向きに直列接続したことを特徴とす
る双方向高耐圧の半導体サージ防護素子を提供するもの
である。
解決するために,アノードとカソード間に設定値以上の
電圧が印加されるときにブレークダウンを行う4層半導
体構造のサイリスタ部と、このサイリスタ部と逆向きに
並列配置されて前記ブレークダウン電圧よりも大きな逆
耐電圧を有するダイオード部とからなる一方向性半導体
サージ防護素子を逆向きに直列接続したことを特徴とす
る双方向高耐圧の半導体サージ防護素子を提供するもの
である。
【0019】 請求項11に記載の発明は,上記課題を
解決するために,逆並列配置されたダイオード構造を有
する半導体サージ防護素子を逆向きに直列接続してなる
2端子型の半導体サージ防護素子において、それぞれの
端子が延びる二つの金属板それぞれには一方向の半導体
サージ防護素子が搭載され、他の一つ以上の金属板それ
ぞれには一方向の半導体サージ防護素子が一対以上同方
向に搭載され、異なる前記金属板に搭載された前記半導
体サージ防護素子の隣合うもの同士を導体で直列に接続
したことを特徴とする双方向高耐圧の半導体サージ防護
素子を提供するものである。
解決するために,逆並列配置されたダイオード構造を有
する半導体サージ防護素子を逆向きに直列接続してなる
2端子型の半導体サージ防護素子において、それぞれの
端子が延びる二つの金属板それぞれには一方向の半導体
サージ防護素子が搭載され、他の一つ以上の金属板それ
ぞれには一方向の半導体サージ防護素子が一対以上同方
向に搭載され、異なる前記金属板に搭載された前記半導
体サージ防護素子の隣合うもの同士を導体で直列に接続
したことを特徴とする双方向高耐圧の半導体サージ防護
素子を提供するものである。
【0020】
【発明の実施の形態】 図1は本発明の第1の実施の形
態を説明するための図であり,図1(B)は図1(A)
のラインA−A’での断面図を示す。この実施例の特徴
は、2端子の逆導通サイリスタ式半導体サージ防護構造
とし、中央部にサイリスタ部SAを配置し、その外側に
ダイオード部Dを配置したところにある。また、P導電
型の半導体基板を採用したことにより、半導体サージ防
護素子のサージ吸収動作の開始の際、つまりブレークダ
ウン初期に、N導電型の半導体基板では発生するブレー
クダウン電圧VB よりもかなり高い電圧まで跳ね上がる
跳ね上がり電圧VP を発生しない、又は大幅に制限でき
るところにある。
態を説明するための図であり,図1(B)は図1(A)
のラインA−A’での断面図を示す。この実施例の特徴
は、2端子の逆導通サイリスタ式半導体サージ防護構造
とし、中央部にサイリスタ部SAを配置し、その外側に
ダイオード部Dを配置したところにある。また、P導電
型の半導体基板を採用したことにより、半導体サージ防
護素子のサージ吸収動作の開始の際、つまりブレークダ
ウン初期に、N導電型の半導体基板では発生するブレー
クダウン電圧VB よりもかなり高い電圧まで跳ね上がる
跳ね上がり電圧VP を発生しない、又は大幅に制限でき
るところにある。
【0021】 図1において,1は低不純物濃度のP導
電型のシリコン半導体基板であり、サイリスタ部SAで
はPベースとして作用する。2は半導体基板1の第1の
主面1A側に形成されたN導電型の第1の半導体領域で
あり、サイリスタ部SAではNベースとして作用する。
また、3は第1の半導体領域2内に形成されたP導電型
の第2の半導体領域であり、サイリスタ部SAではエミ
ッタとして作用する。4は第2の半導体領域3のほぼ中
央を第1の主面1Aまで延びる第1の半導体領域2の一
部分である比較的狭い短絡領域であり、サイリスタ部S
Aではいわゆるショートエミッタとして作用する。
電型のシリコン半導体基板であり、サイリスタ部SAで
はPベースとして作用する。2は半導体基板1の第1の
主面1A側に形成されたN導電型の第1の半導体領域で
あり、サイリスタ部SAではNベースとして作用する。
また、3は第1の半導体領域2内に形成されたP導電型
の第2の半導体領域であり、サイリスタ部SAではエミ
ッタとして作用する。4は第2の半導体領域3のほぼ中
央を第1の主面1Aまで延びる第1の半導体領域2の一
部分である比較的狭い短絡領域であり、サイリスタ部S
Aではいわゆるショートエミッタとして作用する。
【0022】 次に、5は第1の主面1A側で、第1の
半導体領域2から離れて形成されたN導電型の第3の半
導体領域であり、ダイオード部Dのカソード領域とな
る。6は半導体基板1の第2の主面1B側で、第1の半
導体領域2とほぼ対向する位置に形成されたN導電型の
第4の半導体領域であり、サイリスタ部SAのカソード
領域として働く。7は半導体基板1の第2の主面1B側
で、第3の半導体領域5とほぼ対向する位置に形成され
た、半導体基板1よりも不純物濃度の高いP導電型の第
5の半導体領域であり、ダイオード部Dのアノード領域
となる。8は酸化膜のような絶縁膜であり、9は高耐圧
化するために半導体基板1の周辺近傍で第1の主面1A
側に形成された絶縁溝であり、市販の鉛系ガラスを高温
で焼成して、ガラス層をグルーブ壁面に形成したもので
ある。
半導体領域2から離れて形成されたN導電型の第3の半
導体領域であり、ダイオード部Dのカソード領域とな
る。6は半導体基板1の第2の主面1B側で、第1の半
導体領域2とほぼ対向する位置に形成されたN導電型の
第4の半導体領域であり、サイリスタ部SAのカソード
領域として働く。7は半導体基板1の第2の主面1B側
で、第3の半導体領域5とほぼ対向する位置に形成され
た、半導体基板1よりも不純物濃度の高いP導電型の第
5の半導体領域であり、ダイオード部Dのアノード領域
となる。8は酸化膜のような絶縁膜であり、9は高耐圧
化するために半導体基板1の周辺近傍で第1の主面1A
側に形成された絶縁溝であり、市販の鉛系ガラスを高温
で焼成して、ガラス層をグルーブ壁面に形成したもので
ある。
【0023】 また、10は半導体基板1の第1の主面
1A側に形成され、第2の半導体領域3と短絡領域4と
第3の半導体領域5とオーミックコンタクトを形成して
これら三つの半導体領域を短絡する第1の電極であり、
11は半導体基板1の第2の主面1B側に形成されて、
第4の半導体領域6と第5の半導体領域7とオーミック
コンタクトを形成してこれら二つの半導体領域を短絡す
る第2の電極である。
1A側に形成され、第2の半導体領域3と短絡領域4と
第3の半導体領域5とオーミックコンタクトを形成して
これら三つの半導体領域を短絡する第1の電極であり、
11は半導体基板1の第2の主面1B側に形成されて、
第4の半導体領域6と第5の半導体領域7とオーミック
コンタクトを形成してこれら二つの半導体領域を短絡す
る第2の電極である。
【0024】 ここで、半導体基板1の一部分、第1の
半導体領域2、第2の半導体領域3、短絡領域4及び第
4の半導体領域6からなる半導体構造はサイリスタ部S
Aを形成し、また半導体基板1の一部分、第3の半導体
領域5及び第5の半導体領域7からなる半導体構造はダ
イオード部Dを構成する。これらサイリスタ部SAとダ
イオード部Dは第1の電極10と第2の電極11とによ
り逆並列に接続される。
半導体領域2、第2の半導体領域3、短絡領域4及び第
4の半導体領域6からなる半導体構造はサイリスタ部S
Aを形成し、また半導体基板1の一部分、第3の半導体
領域5及び第5の半導体領域7からなる半導体構造はダ
イオード部Dを構成する。これらサイリスタ部SAとダ
イオード部Dは第1の電極10と第2の電極11とによ
り逆並列に接続される。
【0025】 次にこの半導体サージ防護素子の動作説
明を行う。第1の電極10を正、第2の電極11を負と
する電圧が印加されると、サイリスタ部SAにおいて、
半導体領域2と半導体基板1との境界に形成されるPN
接合J1 に逆バイアスが印加され、電極10から短絡領
域4を通して半導体領域2、及びPN接合J1 へ漏洩電
流が流れ、この漏洩電流と半導体領域2の抵抗とにより
電圧が発生する。電極10と電極11間に印加された電
圧が更に大きくなるのに伴い、漏洩電流も大きくなり、
半導体領域2に発生する電圧も大きくなる。
明を行う。第1の電極10を正、第2の電極11を負と
する電圧が印加されると、サイリスタ部SAにおいて、
半導体領域2と半導体基板1との境界に形成されるPN
接合J1 に逆バイアスが印加され、電極10から短絡領
域4を通して半導体領域2、及びPN接合J1 へ漏洩電
流が流れ、この漏洩電流と半導体領域2の抵抗とにより
電圧が発生する。電極10と電極11間に印加された電
圧が更に大きくなるのに伴い、漏洩電流も大きくなり、
半導体領域2に発生する電圧も大きくなる。
【0026】 この半導体領域2の電圧が、半導体領域
2と半導体領域3とにより形成されるPN接合J2 のビ
ルトイン電圧を越えると、エミッタとして働くP導電型
の半導体領域3からNベースとして働くN導電型の半導
体領域2へ少数キャリアである正孔が注入され、また半
導体領域6から半導体基板1へ電子が注入されることに
より、この半導体サージ防護素子がターンオンして、サ
ージ電流を通流させ得る状態となる。この際、半導体領
域3と半導体領域2との間の電位差は、前記漏洩電流の
拡がりの関係から素子の周辺部ほど高くなるため、P導
電型の半導体領域3からN導電型の半導体領域2への少
数キャリアの注入は短絡領域4から離れた箇所、つまり
半導体領域3の周辺部で始まる。
2と半導体領域3とにより形成されるPN接合J2 のビ
ルトイン電圧を越えると、エミッタとして働くP導電型
の半導体領域3からNベースとして働くN導電型の半導
体領域2へ少数キャリアである正孔が注入され、また半
導体領域6から半導体基板1へ電子が注入されることに
より、この半導体サージ防護素子がターンオンして、サ
ージ電流を通流させ得る状態となる。この際、半導体領
域3と半導体領域2との間の電位差は、前記漏洩電流の
拡がりの関係から素子の周辺部ほど高くなるため、P導
電型の半導体領域3からN導電型の半導体領域2への少
数キャリアの注入は短絡領域4から離れた箇所、つまり
半導体領域3の周辺部で始まる。
【0027】 このとき、ダイオード部のN導電型の半
導体領域5と半導体基板1との間に形成されるPN接合
J3 は逆バイアス状態にある。ここで、PN接合J3 は
PN接合J1 に比べて大きなブレークダウン電圧を持っ
ている。また、第1の電極10を負、第2の電極11を
正とする電圧が印加されるときには、ダイオード部のP
N接合J3 は順バイアスされて導通状態になるので、サ
イリスタ部の逆耐電圧については設計上、特に考慮する
必要がない。
導体領域5と半導体基板1との間に形成されるPN接合
J3 は逆バイアス状態にある。ここで、PN接合J3 は
PN接合J1 に比べて大きなブレークダウン電圧を持っ
ている。また、第1の電極10を負、第2の電極11を
正とする電圧が印加されるときには、ダイオード部のP
N接合J3 は順バイアスされて導通状態になるので、サ
イリスタ部の逆耐電圧については設計上、特に考慮する
必要がない。
【0028】 この実施例では、短絡領域4をサイリス
タ部SAのほぼ中心に位置させることにより、サイリス
タ部の外周部からキャリアの注入が起こるようにすると
共に、サイリスタ部がオン動作したときに発生する熱を
外周部のダイオード部に吸収させるため、サージ耐量を
大きくすることができる。さらにまた、サイリスタ部が
実質的に逆耐電圧を持つ必要がないため、従来構造のも
のに比べてNベースとして働くN導電型の半導体領域2
を薄くできることが、サージ耐量をより一層大きくす
る。また、この実施例ではサイリスタ部とダイオード部
とを分離しているので、保持電流を互いに独立して決定
することができので、それぞれの動作速度を任意に制御
できる。
タ部SAのほぼ中心に位置させることにより、サイリス
タ部の外周部からキャリアの注入が起こるようにすると
共に、サイリスタ部がオン動作したときに発生する熱を
外周部のダイオード部に吸収させるため、サージ耐量を
大きくすることができる。さらにまた、サイリスタ部が
実質的に逆耐電圧を持つ必要がないため、従来構造のも
のに比べてNベースとして働くN導電型の半導体領域2
を薄くできることが、サージ耐量をより一層大きくす
る。また、この実施例ではサイリスタ部とダイオード部
とを分離しているので、保持電流を互いに独立して決定
することができので、それぞれの動作速度を任意に制御
できる。
【0029】 ここで重要なのは、P導電型の半導体基
板を用いたことにより、半導体サージ防護素子の動作速
度を向上させ得ることは勿論のこと、ブレークダウン時
の跳ね上がり電圧を大幅に小さくすることができる点で
ある。この半導体構造の半導体サージ防護素子では、跳
ね上がり電圧をブレークダウン電圧VB の110%以下
の低い電圧値に制限できることを確認している。このこ
とは、サージ電圧から防護される機器などにとって非常
に好ましいことである。なお、後述の実施の形態で述べ
るように、短絡領域4は省略することも可能である。
板を用いたことにより、半導体サージ防護素子の動作速
度を向上させ得ることは勿論のこと、ブレークダウン時
の跳ね上がり電圧を大幅に小さくすることができる点で
ある。この半導体構造の半導体サージ防護素子では、跳
ね上がり電圧をブレークダウン電圧VB の110%以下
の低い電圧値に制限できることを確認している。このこ
とは、サージ電圧から防護される機器などにとって非常
に好ましいことである。なお、後述の実施の形態で述べ
るように、短絡領域4は省略することも可能である。
【0030】 次に、図2は本発明の第2の実施の形態
を示し、図2の鎖線A−A’における断面は図1(B)
とほぼ同じになるので、図1(B)をも用いて簡単に説
明する。この半導体サージ防護素子では、サイリスタ部
SAを最大限に大きくするため、主面がほぼ正方形とな
る半導体基板1を用い、その周辺部に正4角環状の絶縁
溝9を設け、絶縁溝9の4辺のそれぞれの辺に接する程
度までサイリスタ部のN導電型の半導体領域2を形成し
ている。
を示し、図2の鎖線A−A’における断面は図1(B)
とほぼ同じになるので、図1(B)をも用いて簡単に説
明する。この半導体サージ防護素子では、サイリスタ部
SAを最大限に大きくするため、主面がほぼ正方形とな
る半導体基板1を用い、その周辺部に正4角環状の絶縁
溝9を設け、絶縁溝9の4辺のそれぞれの辺に接する程
度までサイリスタ部のN導電型の半導体領域2を形成し
ている。
【0031】 したがって、ダイオード部は半導体チッ
プの4隅を含む四つのダイオード部分からなる。この半
導体サージ防護素子は、半導体チップの面積が同一であ
っても、図1の実施例のものに比べて、大きなサージ電
流を流すことが可能である。動作については図1のもの
とほぼ同じであるので、説明を省略する。なお、図2に
おいて図1で用いた記号と同一の記号は相当する部材を
示すものとする。
プの4隅を含む四つのダイオード部分からなる。この半
導体サージ防護素子は、半導体チップの面積が同一であ
っても、図1の実施例のものに比べて、大きなサージ電
流を流すことが可能である。動作については図1のもの
とほぼ同じであるので、説明を省略する。なお、図2に
おいて図1で用いた記号と同一の記号は相当する部材を
示すものとする。
【0032】 次に、図3は本発明の第3の実施の形態
を示し、図3(B)は図3(A)の鎖線A−A’におけ
る断面を示す。図3において、図1と同一の参照記号は
相当する部材を示すものとする。この半導体サージ防護
素子の特徴は、ダイオード部Dが半導体チップの中央に
位置し、サイリスタ部SAがその周辺部に位置してお
り、短絡領域が4が半導体チップの対角線上又はその近
傍で、中心からほぼ等距離の位置に設けられている点に
ある。この構造では、短絡領域4を半導体チップの対角
線上に形成したので、サイリスタ部の外周部、つまり半
導体領域3の四つの角部分からキャリアの注入が起こる
ので、サイリスタ部のオン時に流れる電流の密度が均一
化される。動作については図1のものとほぼ同じである
ので、説明を省略する。なお、図1で用いた記号と同一
の記号は相当する部材を示すものとする。
を示し、図3(B)は図3(A)の鎖線A−A’におけ
る断面を示す。図3において、図1と同一の参照記号は
相当する部材を示すものとする。この半導体サージ防護
素子の特徴は、ダイオード部Dが半導体チップの中央に
位置し、サイリスタ部SAがその周辺部に位置してお
り、短絡領域が4が半導体チップの対角線上又はその近
傍で、中心からほぼ等距離の位置に設けられている点に
ある。この構造では、短絡領域4を半導体チップの対角
線上に形成したので、サイリスタ部の外周部、つまり半
導体領域3の四つの角部分からキャリアの注入が起こる
ので、サイリスタ部のオン時に流れる電流の密度が均一
化される。動作については図1のものとほぼ同じである
ので、説明を省略する。なお、図1で用いた記号と同一
の記号は相当する部材を示すものとする。
【0033】 次に、図4は本発明の第4の実施の形態
を示し、図3の実施例の変形例である。図4(B)は図
4(A)の鎖線A−A’における断面を示す。図4にお
いて、図1と同一の参照記号は相当する部材を示すもの
とする。この半導体サージ防護素子の特徴は、周辺部に
位置するサイリスタ部SAのN導電型の半導体領域2
と、中央部に位置するダイオード部DのN導電型の半導
体領域5とを一緒にして、N導電型の半導体領域2’と
したものである。この半導体サージ防護素子では、P導
電型の半導体基板1とN導電型の半導体領域2’との間
に形成される共通のPN接合J1 のブレークダウンによ
って、サイリスタ部はオン状態に移行するので、ダイオ
ード部をも電流が流れ、したがって半導体チップ面積を
有効に使用でき、サージ耐量を大きくできる。
を示し、図3の実施例の変形例である。図4(B)は図
4(A)の鎖線A−A’における断面を示す。図4にお
いて、図1と同一の参照記号は相当する部材を示すもの
とする。この半導体サージ防護素子の特徴は、周辺部に
位置するサイリスタ部SAのN導電型の半導体領域2
と、中央部に位置するダイオード部DのN導電型の半導
体領域5とを一緒にして、N導電型の半導体領域2’と
したものである。この半導体サージ防護素子では、P導
電型の半導体基板1とN導電型の半導体領域2’との間
に形成される共通のPN接合J1 のブレークダウンによ
って、サイリスタ部はオン状態に移行するので、ダイオ
ード部をも電流が流れ、したがって半導体チップ面積を
有効に使用でき、サージ耐量を大きくできる。
【0034】 次に、図5は本発明の第5の実施の形態
を示し、図1の実施例の変形例である。同図(B)は同
図(A)の鎖線A−A’における断面を示す。図5にお
いて、図1と同一の参照記号は相当する部材を示すもの
とする。この半導体サージ防護素子の特徴は、中央部に
位置するサイリスタ部SAのN導電型の半導体領域2
と、周辺部に位置するダイオード部DのN導電型の半導
体領域5とを一緒にして、N導電型の半導体領域2’と
したものである。この半導体サージ防護素子でも、P導
電型の半導体基板1とN導電型の半導体領域2’との間
に形成される共通のPN接合J1 のブレークダウンによ
って、サイリスタ部はオン状態に移行するので、ダイオ
ード部をも電流が流れ、したがって、半導体チップ面積
を有効に使用でき、サージ耐量を大きくできる。
を示し、図1の実施例の変形例である。同図(B)は同
図(A)の鎖線A−A’における断面を示す。図5にお
いて、図1と同一の参照記号は相当する部材を示すもの
とする。この半導体サージ防護素子の特徴は、中央部に
位置するサイリスタ部SAのN導電型の半導体領域2
と、周辺部に位置するダイオード部DのN導電型の半導
体領域5とを一緒にして、N導電型の半導体領域2’と
したものである。この半導体サージ防護素子でも、P導
電型の半導体基板1とN導電型の半導体領域2’との間
に形成される共通のPN接合J1 のブレークダウンによ
って、サイリスタ部はオン状態に移行するので、ダイオ
ード部をも電流が流れ、したがって、半導体チップ面積
を有効に使用でき、サージ耐量を大きくできる。
【0035】 この半導体サージ防護素子の動作につい
て詳しく説明する。第1の電極10と第2の電極11と
の間に、電極10を正、電極11を負とする電圧が印加
されると、サイリスタ部SAにおいて、半導体領域2’
と半導体基板1との境界に形成されるPN接合J1 に逆
バイアスが印加され、電極10から半導体領域2’及び
PN接合J1 へ漏洩電流が流れ、この漏洩電流と半導体
領域2’の抵抗とにより電圧が発生する。漏洩電流の増
加に伴い、半導体領域2’の電圧が増大し、その電圧が
半導体領域2’と半導体領域3とにより形成されるPN
接合J2 のビルトイン電圧を越えると、エミッタとして
働くP導電型の半導体領域3からNベースとして働くN
導電型の半導体領域2’へ少数キャリアが注入され、ま
た半導体領域6から半導体基板1へ少数キャリアが注入
されることにより、この半導体サージ防護素子がオンし
て、サージ電流を通流させ得る状態となる。
て詳しく説明する。第1の電極10と第2の電極11と
の間に、電極10を正、電極11を負とする電圧が印加
されると、サイリスタ部SAにおいて、半導体領域2’
と半導体基板1との境界に形成されるPN接合J1 に逆
バイアスが印加され、電極10から半導体領域2’及び
PN接合J1 へ漏洩電流が流れ、この漏洩電流と半導体
領域2’の抵抗とにより電圧が発生する。漏洩電流の増
加に伴い、半導体領域2’の電圧が増大し、その電圧が
半導体領域2’と半導体領域3とにより形成されるPN
接合J2 のビルトイン電圧を越えると、エミッタとして
働くP導電型の半導体領域3からNベースとして働くN
導電型の半導体領域2’へ少数キャリアが注入され、ま
た半導体領域6から半導体基板1へ少数キャリアが注入
されることにより、この半導体サージ防護素子がオンし
て、サージ電流を通流させ得る状態となる。
【0036】 この際、半導体領域3と半導体領域2’
との間の電位差は、前記漏洩電流の拡がりの関係から素
子の中心部ほど高くなるため、P導電型の半導体領域3
からN導電型の半導体領域2’への少数キャリアの注入
はPN接合J2 の中心近傍、つまり半導体領域3の中心
近傍で始まる。
との間の電位差は、前記漏洩電流の拡がりの関係から素
子の中心部ほど高くなるため、P導電型の半導体領域3
からN導電型の半導体領域2’への少数キャリアの注入
はPN接合J2 の中心近傍、つまり半導体領域3の中心
近傍で始まる。
【0037】 以上述べたそれぞれの実施例にかかる半
導体サージ防護素子は、電極10を正、電極11を負と
するサージ電圧を制限するのには有効であるが、逆方向
の電圧に対してはダイオード部がオンするので、このま
までは双方向のサージ電圧を制限する必要のある回路に
は使用できない。双方向のサージ電圧を制限する必要の
ある回路には、図6に示すようにこのような半導体サー
ジ防護素子を同数逆方向に向けて直列接続すれば良い。
導体サージ防護素子は、電極10を正、電極11を負と
するサージ電圧を制限するのには有効であるが、逆方向
の電圧に対してはダイオード部がオンするので、このま
までは双方向のサージ電圧を制限する必要のある回路に
は使用できない。双方向のサージ電圧を制限する必要の
ある回路には、図6に示すようにこのような半導体サー
ジ防護素子を同数逆方向に向けて直列接続すれば良い。
【0038】 図6においては、2個づつ逆方向に直列
接続された4個の半導体サージ防護素子SA1,SA
2,SA3,SA4が端子T1とT2間に接続されてい
る。端子T1を正、端子T2を負とする電圧が印加され
ると、半導体サージ防護素子SA2のダイオード部D2
と半導体サージ防護素子SA4のダイオード部D4は順
バイアスされるので、端子T1と端子T2との間に印加
される前記極性の電圧は実質的に半導体サージ防護素子
SA1とSA3により担持される。したがって、半導体
サージ防護素子SA1のブレークダウン電圧をVB 1,
半導体サージ防護素子SA3のブレークダウン電圧をV
B 2とすると、端子T1と端子T2との間に印加される
前記極性の電圧は、ほぼ(VB 1+VB 2)に等しい電
圧以下に制限される。
接続された4個の半導体サージ防護素子SA1,SA
2,SA3,SA4が端子T1とT2間に接続されてい
る。端子T1を正、端子T2を負とする電圧が印加され
ると、半導体サージ防護素子SA2のダイオード部D2
と半導体サージ防護素子SA4のダイオード部D4は順
バイアスされるので、端子T1と端子T2との間に印加
される前記極性の電圧は実質的に半導体サージ防護素子
SA1とSA3により担持される。したがって、半導体
サージ防護素子SA1のブレークダウン電圧をVB 1,
半導体サージ防護素子SA3のブレークダウン電圧をV
B 2とすると、端子T1と端子T2との間に印加される
前記極性の電圧は、ほぼ(VB 1+VB 2)に等しい電
圧以下に制限される。
【0039】 同様に、端子T1を負、端子T2を正と
する電圧が印加されると、半導体サージ防護素子SA1
のダイオード部D1と半導体サージ防護素子SA3のダ
イオード部D3は順バイアスされるので、端子T1と端
子T2との間に印加される前記極性の電圧は実質的に半
導体サージ防護素子SA2とSA4により担持される。
したがって、半導体サージ防護素子SA2のブレークダ
ウン電圧をVB 2,半導体サージ防護素子SA4のブレ
ークダウン電圧をVB 4とすると、端子T1と端子T2
との間に印加される前記極性の電圧は、ほぼ(VB 2+
VB4)に等しい電圧以下に制限される。いずれの極性
の電圧の場合にも、サイリスタ部には実質的に逆方向電
圧が印加されない。また、電圧によって半導体サージ防
護素子を2個、あるいは6個又は8個など必要な個数を
逆方向にして直列接続すれば良い。
する電圧が印加されると、半導体サージ防護素子SA1
のダイオード部D1と半導体サージ防護素子SA3のダ
イオード部D3は順バイアスされるので、端子T1と端
子T2との間に印加される前記極性の電圧は実質的に半
導体サージ防護素子SA2とSA4により担持される。
したがって、半導体サージ防護素子SA2のブレークダ
ウン電圧をVB 2,半導体サージ防護素子SA4のブレ
ークダウン電圧をVB 4とすると、端子T1と端子T2
との間に印加される前記極性の電圧は、ほぼ(VB 2+
VB4)に等しい電圧以下に制限される。いずれの極性
の電圧の場合にも、サイリスタ部には実質的に逆方向電
圧が印加されない。また、電圧によって半導体サージ防
護素子を2個、あるいは6個又は8個など必要な個数を
逆方向にして直列接続すれば良い。
【0040】 図7は図6図に示した接続回路の組み立
て構造を示す。半導体サージ防護素子SA1は一方の端
子T1が延びた金属板M1に搭載され、ハンダ付けされ
ている。半導体サージ防護素子SA2は金属板M2,半
導体サージ防護素子SA3は金属板M3にそれぞれ搭載
され、ハンダ付けされており、金属板M2とM3は結合
部mによる1枚の金属板になっている。半導体サージ防
護素子SA4は他方の端子T2が延びた金属板M4に搭
載され、ハンダ付けされている。これら半導体サージ防
護素子SA1〜SA4は、それらのサイリスタ部のアノ
ード側がそれぞれの金属板にハンダ付けされ、カソード
側が上を向いている。半導体サージ防護素子SA1とS
A2とは第1の導体C1で逆向きに直列接続され、半導
体サージ防護素子SA3とSA4とは第2の導体C2で
逆向きに直列接続される。半導体サージ防護素子SA2
とSA3は金属板によって逆向きに直列接続されてい
る。
て構造を示す。半導体サージ防護素子SA1は一方の端
子T1が延びた金属板M1に搭載され、ハンダ付けされ
ている。半導体サージ防護素子SA2は金属板M2,半
導体サージ防護素子SA3は金属板M3にそれぞれ搭載
され、ハンダ付けされており、金属板M2とM3は結合
部mによる1枚の金属板になっている。半導体サージ防
護素子SA4は他方の端子T2が延びた金属板M4に搭
載され、ハンダ付けされている。これら半導体サージ防
護素子SA1〜SA4は、それらのサイリスタ部のアノ
ード側がそれぞれの金属板にハンダ付けされ、カソード
側が上を向いている。半導体サージ防護素子SA1とS
A2とは第1の導体C1で逆向きに直列接続され、半導
体サージ防護素子SA3とSA4とは第2の導体C2で
逆向きに直列接続される。半導体サージ防護素子SA2
とSA3は金属板によって逆向きに直列接続されてい
る。
【0041】 この組み立ては、例えば図8に示すよう
なリードフレームを用いることによって、図7の金属板
M1に相当する金属片m1、金属板M2と金属板M3に
相当する金属片m2、金属板M4に相当する金属片m4
それぞれに、図7と同様に半導体サージ防護素子を搭載
し、ハンダ付けすると共に、所定の半導体サージ防護素
子同士をリード又は導体で金属片を接続した後、半導体
サージ防護素子の各アセンブリを樹脂モールドし、最後
に適当な箇所でリードフレーム片を切断することによ
り、双方向の高耐圧半導体サージ防護素子を容易に得る
ことができる。
なリードフレームを用いることによって、図7の金属板
M1に相当する金属片m1、金属板M2と金属板M3に
相当する金属片m2、金属板M4に相当する金属片m4
それぞれに、図7と同様に半導体サージ防護素子を搭載
し、ハンダ付けすると共に、所定の半導体サージ防護素
子同士をリード又は導体で金属片を接続した後、半導体
サージ防護素子の各アセンブリを樹脂モールドし、最後
に適当な箇所でリードフレーム片を切断することによ
り、双方向の高耐圧半導体サージ防護素子を容易に得る
ことができる。
【0042】 なお、6図及び7図に示した実施例は2
個の半導体サージ防護素子を互いに逆直列接続した組を
2組直列接続したが、このような構成の組を3組、4
組、N組接続する場合にも、金属片m2に相当する金属
片を増やすことにより同様にできる。
個の半導体サージ防護素子を互いに逆直列接続した組を
2組直列接続したが、このような構成の組を3組、4
組、N組接続する場合にも、金属片m2に相当する金属
片を増やすことにより同様にできる。
【0043】
【発明の効果】 以上述べたように,本発明によれば,
高耐圧で大きなサージ容量を有し、かつ跳ね上がり電圧
がほとんど生じない構造の半導体サージ防護素子、及び
組み立ての容易な双方向の半導体サージ防護素子を提供
することができる。
高耐圧で大きなサージ容量を有し、かつ跳ね上がり電圧
がほとんど生じない構造の半導体サージ防護素子、及び
組み立ての容易な双方向の半導体サージ防護素子を提供
することができる。
【図1】 本発明の第1の実施の形態を説明するための
図である。
図である。
【図2】 本発明の第2の実施の形態を説明するための
図である。
図である。
【図3】 本発明の第3の実施の形態を説明するための
図である。
図である。
【図4】 本発明の第4の実施の形態を説明するための
図である。
図である。
【図5】 本発明の第5の実施の形態を説明するための
図である。
図である。
【図6】 本発明の第6の実施の形態を説明するための
図である。
図である。
【図7】 本発明の第7の実施の形態を説明するための
図である。
図である。
【図8】 本発明の実施の形態を説明するための図であ
る。
る。
【図9】 従来例の特性を説明するための波形図であ
る。
る。
1・・・P導電型のシリコン半導体基板 2・・・N導電型の第1の半導体領域 3・・・P導電型の第2の半導体領域 4・・・第1の半導体領域2の一部分である短絡領域 5・・・N導電型の第3の半導体領域 6・・・N導電型の第4の半導体領域 7・・・P導電型の第5の半導体領域 8・・・絶縁膜 9・・・絶縁溝 10,11 ・・・第1、第2の電極 SA1〜SA4・・・半導体サージ防護素子 S1〜S4・・・サイリスタ部 D1〜D4・・・ダイオード部 M1〜M4・・・金属板 C1、C2・・・接続導体 T1,T2・・・端子
フロントページの続き (72)発明者 長谷川 泰男 東京都豊島区高田1丁目18番1号 オリジ ン電気株式会社内 (72)発明者 奈良 明美 東京都豊島区高田1丁目18番1号 オリジ ン電気株式会社内 (72)発明者 河原崎 幹夫 東京都豊島区高田1丁目18番1号 オリジ ン電気株式会社内 (72)発明者 青木 和幸 東京都豊島区高田1丁目18番1号 オリジ ン電気株式会社内
Claims (11)
- 【請求項1】 第1の導電型の半導体基板と、該半導体
基板の第1の主面側に形成された第1の導電型とは逆の
第2の導電型の第1の半導体領域と、該第1の半導体領
域内に形成された第1の導電型の第2の半導体領域と、
前記半導体基板の第1の主面側で前記第1の半導体領域
とは離れて形成された第2の導電型の第3の半導体領域
と、前記半導体基板の第1の主面とは反対の第2の主面
側で前記第1の半導体領域と対向する位置に形成された
第2の導電型の第4の半導体領域と、前記半導体基板の
第2の主面側で該半導体基板よりも不純物濃度の高い第
1の導電型の第5の半導体領域と、前記半導体基板の第
1の主面側に形成されて前記第2と第3の半導体領域を
共通接続する第1の電極と、前記半導体基板の第2の主
面側に形成されて前記第4と第5の半導体領域を共通接
続する第2の電極とを備えることを特徴とする半導体サ
ージ防護素子。 - 【請求項2】 請求項1において、前記第2の半導体領
域に囲まれて前記第1の半導体領域から前記第1の電極
まで延びる比較的狭い短絡領域を形成し、該短絡領域は
必要に応じて前記半導体基板のほぼ中央に位置すること
を特徴とする半導体サージ防護素子。 - 【請求項3】 第1の導電型の半導体基板と、該半導体
基板の第1の主面の周辺部側に形成された第1の導電型
とは逆の第2の導電型の第1の半導体領域と、該第1の
半導体領域内に形成された第1の導電型の第2の半導体
領域と、前記半導体基板の第1の主面の中央部側で前記
第1の半導体領域とは離れて形成された第2の導電型の
第3の半導体領域と、前記半導体基板の第1の主面とは
反対の第2の主面側で前記第1の半導体領域と対向する
位置に形成された第2の導電型の第4の半導体領域と、
前記半導体基板の第2の主面側の中央部に形成された前
記半導体基板よりも不純物濃度の高い第1の導電型の第
5の半導体領域と、前記半導体基板の第1の主面側に形
成されて前記第2と第3の半導体領域を共通接続する第
1の電極と、前記半導体基板の第2の主面側に形成され
て前記第4と第5の半導体領域を共通接続する第2の電
極とを備えることを特徴とする半導体サージ防護素子。 - 【請求項4】 請求項3において、前記第2の半導体領
域に囲まれて前記第1の半導体領域から前記第1の電極
まで延びる比較的狭い短絡領域が形成され、該短絡領域
は前記第1の電極とオーミックコンタクトを形成するこ
とを特徴とする半導体サージ防護素子。 - 【請求項5】 請求項4において、前記半導体基板が矩
形状の場合、前記短絡領域が前記半導体基板の対角線
上、あるいはその近傍に位置することを特徴とする半導
体サージ防護素子。 - 【請求項6】 第1の導電型の半導体基板と、該半導体
基板の第1の主面側に形成された第1の導電型とは逆の
第2の導電型の第1の半導体領域と、該第1の半導体領
域内に形成された第1の導電型の第2の半導体領域と、
前記半導体基板の第1の主面とは反対の第2の主面側で
前記第2の半導体領域とほぼ対向する位置に形成された
第2の導電型の第3の半導体領域と、前記半導体基板の
第2の主面側で該半導体基板よりも高い不純物濃度を持
つ第1の導電型の第4の半導体領域と、前記半導体基板
の第1の主面側に形成されて前記第1と第2の半導体領
域を共通接続する第1の電極と、前記半導体基板の第2
の主面側に形成されて前記第3と第4の半導体領域を共
通接続する第2の電極とを備えることを特徴とする半導
体サージ防護素子。 - 【請求項7】 請求項1ないし請求項6のいずれかにお
いて、第1の導電型がP導電型であり、第2の導電型が
N導電型であることを特徴とする半導体サージ防護素
子。 - 【請求項8】 請求項1ないし請求項7のいずれかにお
いて、前記半導体基板の第1の主面側の周辺部に、環状
又は帯状の深い溝を前記第1の半導体領域よりも深く形
成し、該溝内に表面保護膜としてガラスパシベーション
膜を形成したことを特徴とする半導体サージ防護素子。 - 【請求項9】 請求項1ないし請求項8のいずれかに記
載された構造の複数の半導体サージ防護素子を逆向きに
直列接続したことを特徴とする双方向高耐圧の半導体サ
ージ防護素子。 - 【請求項10】 アノードとカソード間に設定値以上の
電圧が印加されるときにブレークダウンを行う4層半導
体構造のサイリスタ部と、該サイリスタ部と逆向きに並
列配置されて前記ブレークダウン電圧よりも大きな逆耐
電圧を有するダイオード部とからなる一方向性半導体サ
ージ防護素子を逆向きに直列接続したことを特徴とする
双方向高耐圧の半導体サージ防護素子。 - 【請求項11】 逆並列配置されたダイオード構造を有
する半導体サージ防護素子を逆向きに直列接続してなる
2端子型の半導体サージ防護素子において、それぞれの
端子が延びる二つの金属板それぞれには一方向の半導体
サージ防護素子が搭載され、他の金属板には一方向の半
導体サージ防護素子が一対以上同方向に搭載され、異な
る前記金属板に搭載された前記半導体サージ防護素子の
隣合うもの同士を導体で直列に接続したことを特徴とす
る双方向高耐圧の半導体サージ防護素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26918796A JPH1098202A (ja) | 1996-09-19 | 1996-09-19 | 半導体サージ防護素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26918796A JPH1098202A (ja) | 1996-09-19 | 1996-09-19 | 半導体サージ防護素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1098202A true JPH1098202A (ja) | 1998-04-14 |
Family
ID=17468899
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26918796A Pending JPH1098202A (ja) | 1996-09-19 | 1996-09-19 | 半導体サージ防護素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1098202A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011014613A (ja) * | 2009-06-30 | 2011-01-20 | Sanken Electric Co Ltd | 半導体装置 |
JP2011040590A (ja) * | 2009-08-12 | 2011-02-24 | Sanken Electric Co Ltd | 半導体装置 |
JP2022535500A (ja) * | 2019-06-03 | 2022-08-09 | リテルヒューズ・セミコンダクター・(ウーシー)・カンパニー・リミテッド | 集積型マルチデバイスチップおよびパッケージ |
-
1996
- 1996-09-19 JP JP26918796A patent/JPH1098202A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011014613A (ja) * | 2009-06-30 | 2011-01-20 | Sanken Electric Co Ltd | 半導体装置 |
JP2011040590A (ja) * | 2009-08-12 | 2011-02-24 | Sanken Electric Co Ltd | 半導体装置 |
JP2022535500A (ja) * | 2019-06-03 | 2022-08-09 | リテルヒューズ・セミコンダクター・(ウーシー)・カンパニー・リミテッド | 集積型マルチデバイスチップおよびパッケージ |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040714 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041108 |