JP2011018372A - データをセクタ単位にランダムに入出力することができるフラッシュメモリシステム - Google Patents
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Abstract
【課題】セクタ単位にランダムデータ入出力が可能なフラッシュメモリシステムを提供する。
【解決手段】本発明に従うフラッシュメモリ(セルアレイ)と、バッファメモリと、ランダムデータ入出力回路と、そして制御回路と、を備える。ランダムデータ入出力回路は、バッファメモリからセクタ単位にデータを入力されるか、或いはバッファメモリにセクタ単位にデータを出力する。制御回路は、バッファメモリとランダムデータ入出力回路との間に入出力されるデータの順序と回数とをセクタ単位に調整する。これにより、小ブロックフラッシュメモリの制御方式を用いて大ブロックフラッシュメモリを使用することができてデータ貯蔵効率を高めることができる。
【選択図】図1
【解決手段】本発明に従うフラッシュメモリ(セルアレイ)と、バッファメモリと、ランダムデータ入出力回路と、そして制御回路と、を備える。ランダムデータ入出力回路は、バッファメモリからセクタ単位にデータを入力されるか、或いはバッファメモリにセクタ単位にデータを出力する。制御回路は、バッファメモリとランダムデータ入出力回路との間に入出力されるデータの順序と回数とをセクタ単位に調整する。これにより、小ブロックフラッシュメモリの制御方式を用いて大ブロックフラッシュメモリを使用することができてデータ貯蔵効率を高めることができる。
【選択図】図1
Description
本発明は、フラッシュメモリシステムに関するものであり、より詳しくは、データをセクタ単位にランダムに入出力することができるフラッシュメモリシステムに関するものである。
フラッシュメモリ(Flash Memory)は、高集積が可能な不揮発性メモリ装置(non−volatile memory)である。フラッシュメモリは、データ保存性に優れるので、フラッシュメモリシステム内でメインメモリとして使用される。フラッシュメモリは、既存のハードディスク及びフロッピー(登録商標)ディスクを代替する価値がある高集積大容量素子として注目を帯びている。現在フラッシュメモリは、携帯ホン、ディジタルカメラ、MP3プレーヤー、カムコーダー、PDAなど携帯型ディジタル電子機器の貯蔵媒体として広く用いられている。
しかしながら、フラッシュメモリは、RAMに比べてデータ入出力速度が遅いという短所がある。フラッシュメモリの読み取り及び書き取り動作において、遅延時間の大部分は、ページバッファに臨時に貯蔵されたデータをセルアレイに書き取るか、或いはセルアレイに貯蔵されたデータをページバッファに読み出すことに消耗される。
また、フラッシュメモリは、ランダムアクセスが不可能であるという短所がある。ランダムアクセスが不可能なフラッシュメモリの短所を克服するためにフラッシュメモリシステム内にバッファメモリを置いてランダムアクセスを支援する新しい方法が開発されている。
フラッシュメモリシステムがランダムアクセスを支援するためには、フラッシュメモリにデータを書き取る前に又はホストにデータを伝送する前にデータを臨時的に貯蔵するためのバッファメモリが必要である。バッファメモリは、ランダムアクセスが可能なメモリ(例えば、DRAMやSRAM)である。
一方、フラッシュメモリは、複数のブロック(例えば、1024Blocks、2048Blocks)より成る。フラッシュメモリにおいて、ブロックは、データ消去動作の基本単位である。一つのブロックは、複数のページ(例えば、16Pages、32Pages、又は64Pages)より成る。ページは、データ書き取り及び読み取り動作の基本単位である。
一つのページのサイズは、普通(512+16)Byte又は(2K+64)Byteである。ページサイズが(2K+64)Byteというとき、2K Byteはノーマルデータであり、64 Byteは付加データである。ノーマルデータは、メイン領域に貯蔵され、付加データはスペア領域に貯蔵される。ここで、付加データとは、ノーマルデータを用いて生成されたエラー訂正及び検出コードデータ、アドレスマッピングデータ、そしてウェアレベルデータなどを言う。
フラッシュメモリは、ページサイズにより小ブロックフラッシュメモリと大ブロックフラッシュメモリとに大別されることができる。小ブロックフラッシュメモリは、(512+16)Byteのページサイズを有する。大ブロックフラッシュメモリは、(2K+64)Byte又はその以上のページサイズを有する。
大ブロックフラッシュメモリを使用すると、小ブロックフラッシュメモリを使用するときよりデータ入出力速度を増加させ得る。同じ容量のデータを書き取るか、或いは読み取るものにおいて、大ブロックフラッシュメモリを用いれば、多量のデータを一度にセルアレイに書き取るか、或いはセルアレイから読み出すことができるためである。
また、大ブロックフラッシュメモリを使用すれば、チップサイズを縮めることができる。同じ容量のフラッシュメモリを具現するのにおいて、小ブロックフラッシュメモリを多数個使用するものより大ブロックフラッシュメモリを一つ使用するものが全体チップサイズを縮めるのに有利である。こうした理由に最近では、データ入出力動作速度を早くし、チップサイズを縮めるため大ブロックフラッシュメモリを主として使用している。
しかしながら、大ブロックフラッシュメモリは、小ブロックフラッシュメモリで使用した制御方式をそのまま使用することができない。特に、エラー訂正及び検出コード単位とスペア領域などは、ページサイズに従属されるため、ページサイズに合うように変えられなければ成らない。従って、フラッシュメモリの制御方式は、小ブロック及び大ブロックフラッシュメモリによりそれぞれ異なって構成されなければならない。もし小ブロックフラッシュメモリで使用した制御方式を大ブロックフラッシュメモリで使用すれば、大ブロックフラッシュメモリにデータを記録しない領域が生ずるのでデータ貯蔵効率が落ちる。
上記背景に鑑みて、本発明の目的は、セクタ単位にランダムにデータを入出力することができるランダムデータ入出力回路を使用して小ブロックフラッシュメモリの制御方式に大ブロックフラッシュメモリを制御するフラッシュメモリシステムを提供することにある。
このような目的を達成するための本発明に従うフラッシュメモリシステムは、ページ単位にデータを貯蔵するフラッシュメモリと、セクタ単位にデータを貯蔵するバッファメモリと、バッファメモリからセクタ単位にデータを入力されるか、或いはバッファメモリにセクタ単位にデータを出力し、かつ、フラッシュメモリにページ単位にデータを出力するか、或いはフラッシュメモリからページ単位にデータを入力されるランダムデータ入出力回路と、そしてバッファメモリとランダムデータ入出力回路との間に入出されるデータの順序と回数とをセクタ単位に調整することができる制御回路と、を含むことを特徴とする。
この実施の形態において、ページ単位は、少なくとも一つ以上のセクタ単位から構成されることを特徴とする。
本発明に従うフラッシュメモリシステムの他の一面は、ページ単位にデータを貯蔵するフラッシュメモリと、セクタ単位にデータを貯蔵するバッファメモリと、バッファメモリからセクタ単位にデータを入力されるか、或いはバッファメモリにセクタ単位にデータを出力し、かつ、フラッシュメモリにページ単位にデータを出力するか、或いはフラッシュメモリからページ単位にデータを入力されるランダムデータ入出力回路と、コマンド、バッファセクタカウント、フラッシュセクタアドレス、及びてバッファセクタアドレスについての情報を貯蔵するレジスタと、レジスタに貯蔵された情報に応答してバッファメモリとランダムデータ入出力回路との間に入出力されるデータの順序と回数とをセクタ単位に調整するステートマシンと、を含むことを特徴とする。
この実施の形態において、フラッシュメモリシステムは、ステートマシンにより制御され、フラッシュメモリとバッファメモリとの間に伝送されるデータのエラーを訂正するエラー訂正及びデータ入出力回路をさらに含むことを特徴とする。
この実施の形態において、エラー訂正及びデータ入出力回路は、セクタ単位にパリティを生成することを特徴とする。
この実施の形態において、エラー訂正及びデータ入出力回路は、ページ単位を成すセクタの数に応じてエラーを訂正することを特徴とする。
この実施の形態において、エラー訂正及びデータ入出力回路は、ページ単位を成すセクタの数に応じてエラーを訂正することを特徴とする。
この実施の形態において、フラッシュメモリシステムは、バスを通じてホストに連結される、そしてホストから信号を入力されてフラッシュメモリシステムを動作させるための内部信号に変更するホストインターフェースをさらに含むことを特徴とする。
この実施の形態において、ホストインターフェースは、NORフラッシュメモリのインターフェース方式を有することを特徴とする。
この実施の形態において、ホストインターフェースは、バッファメモリのインターフェース方式を有することを特徴とする。
この実施の形態において、ホストインターフェースは、バッファメモリのインターフェース方式を有することを特徴とする。
この実施の形態において、フラッシュメモリ、バッファメモリ、ランダムデータ入出力回路、レジスタ、ステートマシン、エラー訂正及びデータ入出力回路、及びホストインターフェースは、単一チップより成ることを特徴とする。
この実施の形態において、フラッシュメモリは、メイン領域とスペア領域とに大別され、メイン領域には、ノーマルデータが貯蔵され、スペア領域には、ノーマルデータと関連された付加データが貯蔵されることを特徴とする。
この実施の形態において、メイン領域とスペア領域は、それぞれセクタ単位を成すことを特徴とする。
この実施の形態において、バッファメモリは、ランダムアクセスが可能なメモリ(RAM)であることを特徴とする。ここで、RAMは、SRAM又はDRAMであることを特徴とする。
この実施の形態において、ページ単位は、少なくとも一つ以上のセクタ単位から構成されることを特徴とする。
この実施の形態において、バッファメモリとランダムデータ入出力回路との間にセクタ単位に入出力されるデータの回数は、セクタ単位の数であることを特徴とする。
この実施の形態において、ランダムデータ入出力回路は、フラッシュメモリに出力される又はフラッシュメモリから入力されるデータを貯蔵するラッチ回路と、ステートマシンから制御信号を入力されて内部制御信号を出力し、かつ、ステートマシン及びバッファメモリからデータを入力されてコマンド、アドレス、及びデータを出力する入出力バッファと、入出力バッファからコマンドを入力されてリセット信号を出力するコマンド入力回路と、入出力バッファから内部制御信号を入力されて列アドレスセッティングパルス(c1,c2)及び/又は行アドレスセッティングパルス(r1,r2)を出力するアドレスセッティングパルス発生回路と、アドレスセッティングパルス発生回路から列及び/又は行アドレスセッティングパルスを入力されて列及び行アドレスを出力する、列アドレスを所定数のサイクルに応じて順次的に増加し、かつ、コマンド入力回路からリセット信号を入力されて列アドレスを初期化するアドレスカウンタと、アドレスカウンタから列アドレスを入力されてラッチ回路にセクタ選択信号を出力する選択回路と、入出力バッファからデータを入力されてラッチ回路にデータを出力し、かつ、ラッチ回路からデータを入力されて入出力バッファにデータを出力するデータ入出力回路と、を含むことを特徴とする。
この実施の形態において、ラッチ回路は、コマンド入力回路からリセット信号を入力されて初期化されることを特徴とする。
この実施の形態において、コマンド入力回路、アドレスセッティングパルス発生回路、及びデータ入出力回路は、内部制御信号の組み合わせにより活性化されることを特徴とする。
この実施の形態において、選択回路は、アドレスカウンタから行アドレスを入力されてワードラインを選択するための信号を出力する行デコーダと、アドレスカウンタから列アドレスを入力されてビットラインを選択するための信号を出力する列デコーダと、を含むことを特徴とする。
この実施の形態において、アドレスセッティングパルス発生回路は、コマンド入力回路からリセット信号を入力されて行アドレスセッティングパルスを遮断することを特徴とする。
本発明に従うランダムデータ入出力回路はフラッシュメモリに連結される。ランダムデータ入出力回路は、フラッシュメモリに出力される又はフラッシュメモリから入力されるデータを貯蔵するラッチ回路と、入出力ラインからコマンドを入力されてリセット信号を出力するコマンド入力回路と、入出力ラインからアドレスを入力されてアドレスを出力する、アドレスを所定数のサイクルに応じて順次的に増加し、かつ、コマンド入力回路からリセット信号を入力させてアドレスを初期化するアドレスカウンタと、アドレスカウンタからアドレスを入力されてセクタ選択信号を出力する選択回路と、選択回路からセクタ選択信号を入力されてラッチ回路のセクタを選択し、入出力ラインからセクタ単位にデータを入力されてラッチ回路の選択されたセクタにデータを出力し、かつ、ラッチ回路の選択されたセクタからセクタ単位にデータを入力されて入出力ラインにデータを出力するデータ入出力回路と、を含むことを特徴とする。
この実施の形態において、制御ラインから外部制御信号を入力されて内部制御信号を出力する、入出力ラインに連結され、かつ、入出力ラインから外部データを入力されてコマンド、アドレス、及びデータを出力する入出力バッファをさらに含むことを特徴とする。
この実施の形態において、ラッチ回路は、コマンド入力回路からリセット信号を入力されて初期化されることを特徴とする。
この実施の形態において、コマンド入力回路、アドレスカウンタ、及びデータ入出力回路は、内部制御信号の組み合わせにより活性化されることを特徴とする。
この実施の形態において、既選択回路は、行デコーダと列デコーダとを含むことを特徴とする。
本発明の他の一面に従うランダムデータ入出力回路は、ワードライン及びビットラインを通じてフラッシュメモリに連結される。ランダムデータ入出力回路は、フラッシュメモリに出力される又はフラッシュメモリから入力されるデータを貯蔵するラッチ回路と、制御ラインから外部制御信号を入力されて内部制御信号を出力し、かつ、入出力ラインから外部データを入力されてコマンド、アドレス、及びデータを出力する入出力バッファと、入出力バッファからコマンドを入力されてリセット信号を出力するコマンド入力回路と、入出力バッファから内部制御信号を入力されて列アドレスセッティングパルス(c1,c2)及び/又は行アドレスセッティングパルス(r1,r2)を出力するアドレスセッティングパルス発生回路と、アドレスセッティングパルス発生回路から列及び/又は行アドレスセッティングパルスを入力されて列及び行アドレスを出力し、列アドレスを所定数のサイクルに応じて順次的に増加し、かつ、コマンド入力回路からリセット信号を入力されて列アドレスを初期化するアドレスカウンタと、アドレスカウンタから列アドレスを入力されてラッチ回路にセクタ選択信号を出力する選択回路と、入出力バッファからデータを入力されてラッチ回路にデータを出力し、かつ、ラッチ回路からデータを入力されて入出力バッファにデータを出力するデータ入出力回路と、を含むことを特徴とする。
この実施の形態において、ラッチ回路は、コマンド入力回路からリセット信号を入力されて初期化されることを特徴とする。
この実施の形態において、コマンド入力回路、アドレスセッティングパルス発生回路、及びデータ入出力回路は、内部制御信号の組み合わせにより活性化されることを特徴とする。
この実施の形態において、選択回路は、アドレスカウンタから行アドレスを入力されてワードラインを選択するための信号を出力する行デコーダと、アドレスカウンタから列アドレスを入力されてビットラインを選択するための信号を出力する列デコーダと、を含むことを特徴とする。
この実施の形態において、アドレスセッティングパルス発生回路は、コマンド入力回路からリセット信号を入力されて行アドレスセッティングパルスを遮断することを特徴とする。
本発明に従うフラッシュメモリシステムは、フラッシュメモリにデータを入力するか、或いはフラッシュメモリからデータを出力するとき、セクタ単位にデータを入出力することができる。また、フラッシュメモリシステムは、セクタ単位に入出力されるデータの順序とデータの回数とを調整することができる。したがって、ランダムデータ入出力が可能なフラッシュメモリシステムによれば、小ブロックフラッシュメモリの制御方式を用いて大ブロックフラッシュメモリを使用することができてデータ貯蔵効率を高めることができる。
以下、本発明の属する技術分野で通常の知識を持つ者が本発明の技術的思想を容易に実施することができる程度で詳細に説明するために、 本発明の好適な実施の形態を添付した図面を参照して説明する。
本発明に従うフラッシュメモリシステムは、ランダムデータ入出力回路を用いて小ブロックフラッシュメモリの制御方式を大ブロックフラッシュメモリに使用することができるようにしたものである。本発明では、大ブロックフラッシュメモリは、(2K+64)Byteのページサイズを有し、小ブロックフラッシュメモリは、(512+16)Byteのページサイズを有すると仮定する。
ここで、小ブロックフラッシュメモリのページサイズである(512+16)Byteをセクタと定義する。すなわち、大ブロックフラッシュメモリの一つのページは、4個のセクタから構成される。セクタは、ランダムデータ入出力の基本単位である。
図1は、本発明に従うフラッシュメモリシステムの実施の形態を示すブロック図である。フラッシュメモリシステム2は、バスを通じてホスト1に連結される。フラッシュメモリシステム2は、ホスト1から制御信号、アドレス、及びデータなど外部信号を入力される。
図1を参照すると、フラッシュメモリシステム2は、ホストインターフェース10と、レジスタ20と、ステートマシン30と、ECC&DQブロック40と、バッファメモリ50と、フラッシュメモリ100と、そしてランダムデータ入出力回路200と、を含む。
ホストインターフェース10は、バスを通じてホスト1に連結される。ホストインターフェース10は、ホスト1から外部信号を入力される。ホストインターフェース10は、外部信号を内部信号に変更する。ここで、内部信号は、制御信号、アドレス、データなどを言う。ホストインターフェース10は、レジスタ20又はバッファメモリ50に内部信号を出力する。
ホストインターフェース10は、多様なインターフェース方式で具現されることができる。例えば、ホストインターフェース10は、SRAM又はDRAMインターフェース方式で具現されることができる。また、ホストインターフェース10は、NORフラッシュメモリインターフェース方式でも具現されることができる。
レジスタ20は、ホストインターフェース10からレジスタ制御信号REG_CTRL、レジスタアドレスREG_ADDRなどを入力される。レジスタ制御信号は、レジスタ20の全般的な動作を制御する信号である。
レジスタ20は、自体的にアドレスを有する。レジスタ20のアドレスには、コマンドについての情報、バッファセクタカウントについての情報、フラッシュメモリ100のアドレスについての情報、そしてバッファメモリ50のアドレスについての情報などが貯蔵される。
コマンドについての情報は、フラッシュメモリ100の読み取り又は書き取り動作などを命ずるコマンド情報である。コマンド情報は、ノーマルデータ入力コマンド、ランダムデータ入力コマンド、ノーマルデータ出力コマンド、そしてランダムデータ出力コマンド情報を含む。コマンドについての説明は、後述される図5を参照して詳細に説明される。
バッファセクタカウント(Buffer Sector Count;BSC)についての情報は、ランダムデータ入出力回路200でセクタ単位に入出力されるデータの入出力の回数についての情報である。例えば、BSC=4であれば、セクタ単位のデータ入力又はデータ出力動作が4回連続的に反復される。もしBSC=2であれば、セクタ単位のデータ入力又は出力動作は2回のみ遂行される。
アドレスについての情報は、フラッシュブロックアドレス(Flash Block Address;FBA)、フラッシュセクタアドレス(Flash Sector Address;FSA)、そしてバッファセクタアドレス(Buffer Sector Address;BSA)などについての情報である。
フラッシュブロックアドレスは、フラッシュメモリ100のブロックを指定するアドレスである。フラッシュセクタアドレスは、フラッシュメモリ100のいずれか一つのセクタ(以下、“フラッシュセクタ”という。)についてのアドレスである。バッファセクタアドレスは、バッファメモリ50のいずれか一つのセクタ(以下、“バッファセクタ”という。)についてのアドレスである。
ステートマシン30は、レジスタ20からレジスタ値REG_VALを入力される。ここで、レジスタ値は、コマンド、バッファセクタカウント、フラッシュセクタアドレス、そしてバッファセクタアドレスを含む。ステートマシン30は、レジスタ値によりバッファセクタに貯蔵されたデータがフラッシュセクタに入力されるか、或いはフラッシュセクタに貯蔵されたデータがバッファセクタに出力されるようにバッファメモリ50とランダムデータ入出力回路200を制御する。
ステートマシン30は、バッファメモリ50にバッファ制御信号BUF_CTRLとバッファアドレスBUF_ADDRとを出力する。バッファ制御信号は、バッファメモリ50の動作を制御するための信号である。バッファアドレスは、バッファメモリ50のバッファセクタを指定するためのアドレスである。
ステートマシン30は、ランダムデータ入出力回路200に制御信号CTRLとフラッシュアドレスF_ADDRとを出力する。フラッシュアドレスは、ECC&DQブロック40を通過してランダムデータ入出力回路200に入力される。制御信号は、ランダムデータ入出力回路200を制御するための信号である。フラッシュアドレスは、フラッシュセクタを指定するためのアドレスである。
ECC&DQブロック40は、エラー訂正及びデータ入出力ブロック(Error Correction and Data Input/Output Block)である。ECC&DQブロック40は、ステートマシン30から制御信号ECC_CTRL,DQ_CTRLとフラッシュアドレスF_ADDRを入力される。 制御信号ECC_CTRL,DQ_CTRLは、ECC&DQブロック40の動作を制御するための信号である。フラッシュアドレスは、フラッシュメモリ100のフラッシュセクタアドレスFSAである。フラッシュアドレスは、ECC&DQブロック40を通じてランダムデータ入出力回路200に入力される。
ECC&DQブロック40は、バッファメモリ50からデータDATAを入力されてランダムデータ入出力回路200にデータDATAを出力する。また、ECC&DQブロック40は、ランダムデータ入出力回路200からデータDATAを入力されてバッファメモリ50にデータDATAを出力する。
ECC&DQブロック40は、よく知られたようにフラッシュメモリ100とバッファメモリ50との間に伝送されるデータのエラーを訂正する。ECC&DQブロック40は、セクタ単位にパリティを生成し、セクタの数と同数のエラーを訂正する。
続けて、図1を参照すると、フラッシュメモリシステム2は、フラッシュメモリ100とバッファメモリ50とを含む。フラッシュメモリ100は、セルアレイを意味する。フラッシュメモリシステム2は、フラッシュメモリ100にデータを入力する前に、バッファメモリ50にデータを臨時的に貯蔵する。また、フラッシュメモリ100に貯蔵されたデータは、ホスト1に伝送される前にバッファメモリ50に臨時的に貯蔵される。
図2は、フラッシュメモリとバッファメモリの概念図である。図2を通じてフラッシュメモリ100、バッファメモリ50、そしてセクタ単位より成るランダムデータ入出力方式を説明する。
フラッシュメモリ(セルアレイ)は、複数のブロック(例えば、1024Blocks、2048Blocks)より成る。図2には、一つのブロックのみが示されている。ブロックは、複数のページ(例えば、16Pages、32Pages、64Pages)より成る。図2で参照番号110,120,130,140,150は、それぞれ一つのページを示す。ページは、データ書き取り動作及びデータ読み取り動作の基本単位である。
それぞれのページは、再び複数のセクタより成る。図2には、一つのページ140が4個のセクタ141〜144に区分された例が示されている。フラッシュメモリで、ページサイズは、(2K+64)Byteであり、セクタサイズは、(512+16)Byteである。セクタは、小ブロックフラッシュメモリでページである。セクタは、大ブロックフラッシュメモリでランダムデータ入出力の基本単位を成す。
一方、フラッシュメモリ100のセクタは、それぞれアドレスを有している。図2には、4個のフラッシュセクタアドレス(Flash Sector Address;FSA)が表示されている。第1のフラッシュセクタ141のアドレスは‘00’である。‘FSA=00’は、第1のフラッシュセクタ141のアドレスが‘00’であることを意味する。第2のフラッシュセクタ142のアドレスは、‘01’である。第3のフラッシュセクタ143のアドレスは‘10’である。第4のフラッシュセクタ144のアドレスは‘11’である。
バッファメモリ50は、フラッシュメモリ100から入力されるか、或いはフラッシュメモリ100に出力されるデータを臨時に貯蔵する。バッファメモリ50は、ランダムアクセスが可能なメモリ(例えば、SRAM又はDRAM)である。バッファメモリ50は、フラッシュメモリ100のフラッシュセクタに対応されるバッファセクタ51〜54を有している。
バッファセクタ51〜54は、それぞれバッファセクタアドレス(Buffer Sector Address;BSA)を有している。第1のバッファセクタ51のアドレスは‘00’である。‘BSA=00’は、第1のバッファセクタ51のアドレスが‘00’であることを意味する。第2のバッファセクタ52のアドレスは‘01’である。第3のバッファセクタ53のアドレスは‘10’である。第4のバッファセクタ54のアドレスは‘11’である。
図2を参照してランダムデータ入出力方式を説明する。ランダムデータ入力とは、バッファメモリ50の任意のバッファセクタに貯蔵されたデータをフラッシュメモリ100の任意のフラッシュセクタに入力することを言う。ランダムデータ出力とは、フラッシュメモリ100の任意のフラッシュセクタに貯蔵されたデータをバッファメモリ50の任意のバッファセクタに出力することを言う。
例えば、レジスタ20にランダムデータ入力を命ずるコマンド、バッファセクタカウント(BSC=1)、第2のバッファセクタアドレス(BSA=01)、そして第3のフラッシュセクタアドレス(FSA=10)が貯蔵されていると仮定すれば、第2のバッファセクタ52に貯蔵されたデータが第3のフラッシュセクタ143に入力される動作が遂行される。
図2には、BSC=4である場合にランダムデータ入力方式を示した例が示されている。第1のバッファセクタ51に貯蔵されたデータは、第1のフラッシュセクタアドレス(FSA=00)に入力される。第2のバッファセクタ52に貯蔵されたデータは、第3のフラッシュセクタアドレス(FSA=10)に入力される。第3のバッファセクタ53に貯蔵されたデータは、第4のフラッシュセクタアドレス(FSA=11)に入力される。第4のバッファセクタ54に貯蔵されたデータは、第2のフラッシュセクタアドレス(FSA=01)に入力される。従って、バッファメモリ50のバッファセクタ51〜54に貯蔵されたデータは全てフラッシュメモリ100に入力される。
もしBSC=2であれば、セクタ単位のデータ入力動作は、2回のみ遂行される。従って、第1及び第2のバッファセクタ51,52にあるデータのみがフラッシュメモリ100の第1及び第3のフラッシュセクタ141,143にそれぞれ入力される。
再び図1を参照すれば、フラッシュメモリシステム2は、ランダムデータ入出力回路200をさらに含む。ランダムデータ入出力回路200は、フラッシュメモリ100とバッファメモリ50との間でランダムデータ入出力が可能になる回路である。
ランダムデータ入出力回路200は、ステートマシン30から制御信号CTRLを入力される。そしてランダムデータ入出力回路200は、入出力ライン(I/O)を通じてコマンド、アドレス、そしてデータを入力される。ランダムデータ入出力回路200は、ワードライン及びビットラインを通じてフラッシュメモリ100に連結される。
ランダムデータ入出力回路200は、入出力ライン(I/O)を通じてセクタ単位にデータを入力されてフラッシュメモリ100にページ単位にデータを出力する。また、ランダムデータ入出力回路200は、フラッシュメモリ100からページ単位にデータを入力されて入出力ライン(I/O)にセクタ単位にデータを出力する。この際、ステートマシン30は、ランダムデータ入出力回路200でセクタ単位より成るデータ入出力の順序と回数とを制御する。
図3は、ランダムデータ入出力回路の実施の形態を示したブロック図である。図3を参照すると、ランダムデータ入出力回路200は、入出力バッファ210と、コマンド入力回路220と、アドレスセッティングパルス発生回路230と、アドレスカウンタ240と、選択回路250と、データ入出力回路260と、そしてラッチ回路270と、を含む。
ラッチ回路270は、フラッシュメモリ100に出力される又はフラッシュメモリ100から入力されるデータを臨時的に貯蔵する。ラッチ回路270はページバッファから構成される。
図4は、ページバッファの実施の形態を示した回路図である。ページバッファは、PLOAD信号に応答してビットラインB/LをプリチャージするPMOSトランジスタと、インバータ2個から構成され、データを貯蔵するラッチと、BLSLT信号に応答してビットラインをスイッチングする選択トランジスタと、そしてリセット信号(P/B_RST)によりラッチを初期化する手段と、を含む。ページバッファについての動作原理は、この技術分野で当業者によく知られているため省略する。
入出力バッファ210は、ステートマシン30から制御信号CTRLを入力されて内部制御信号(例えば、CLE,ALE,nWE,nRE,nCEなど)を出力する。入出力バッファ210は、入出力ライン(I/O)からコマンド(CMD)と、アドレス(ADDR)と、そしてデータ(DATA)と、を入力される。そして入出力ラインにデータ(DATA)を出力する。
コマンド入力回路220は、内部制御信号CLE,nWEに同期されて入出力バッファ210からコマンドCMDを入力される。コマンド入力回路220は、コマンドCMDに応答してリセット信号(P/B_RST,Y/C_RST、P/G_RST)と遮断信号RA_BLKを出力する。ここで、制御信号CLEは、コマンドラッチイネーブル信号(Command Latch Enable signal)である。コマンドCMDは、コマンドラッチイネーブル信号CLEがハイである状態で入力される。制御信号nWEは書き取りイネーブル信号(Write Enable signal)である。コマンドCMDは、書き取りイネーブル信号nWEのロー−ハイ遷移(low−to−high transition)に同期されて入力される。
一方、コマンドCMDは、ステートマシン30により制御される。コマンドCMDは、正常的なデータ入力動作を命ずるノーマル入力コマンド(Normal_DI_CMD)と、ランダムデータ入力動作を命ずるランダム入力コマンド(Random_DI_CMD)と、正常的なデータ出力動作を命ずるノーマル出力コマンド(Normal_DO_CMD)と、そしてランダムデータ出力動作を命ずるランダム出力コマンド(Random_DO_CMD)と、を含む。
図5は、コマンド入力回路の実施の形態を示した回路図である。コマンド入力回路220は、第1のコマンド入力回路221と第2のコマンド入力回路222とから構成される。
第1のコマンド入力回路221は、データ入力に関連されたコマンド入力回路である。第1のコマンド入力回路221は、入出力バッファ210から制御信号nWEとコマンド(Normal_DI_CMD,Random_DI_CMD)を入力されてリセット信号(P/B_RST,P/G_RST、Y/C_RST)又は遮断信号RA_BLKを出力する。
第1のコマンド入力回路221は、2個のフリップフロップDFF1,DFF2と、2個のショートパルス発生回路PUL1,PUL2と、そしてゲートと、から構成される。ショートパルス発生回路PUL1,PUL2は、直列連結された3個のインバータと、NANDゲートと、そしてインバータと、から構成される。
ノーマル入力コマンドは、制御信号nWEに同期されてフリップフロップDFF1とショートパルス発生回路PUL1を経ながらラッチ回路270を初期化するリセット信号P/B_RSTとアドレスセッティングパルス発生回路230とを初期化するリセット信号P/G_RSTになる。第1のコマンド入力回路221は、ノーマル入力コマンドを入力されてラッチ回路270とアドレスセッティングパルス発生回路230とを初期化する信号を出力する。
ランダム入力コマンドは、フリップフロップDFF2とショートパルス発生回路PUL2とを経つつアドレスカウンタ240を初期化するリセット信号Y/C_RSTとアドレスセッティングパルス発生回路230を初期化するリセット信号P/G_RSTになる。一方、ランダム入力コマンドは、フリップフロップDFF2を経つつアドレスセッティングパルス発生回路230のローアドレスセッティングパルス(r1,r2)を遮断する信号RA_BLKになる。第1のコマンド入力回路221は、ランダム入力コマンドを入力されてアドレスカウンタ240とアドレスセッティングパルス発生回路230とを初期化する信号を出力する。
第2のコマンド入力回路222は、データ出力に関連されたコマンド入力回路である。第2のコマンド入力回路222は、2個のフリップフロップDFF3,DFF4と、1個のショートパルス発生回路PUL4と、そしてORゲートと、から構成される。ショートパルス発生回路PUL4は、直列連結された3個のインバータと、NANDゲートと、そしてインバータと、から構成される。
第2のコマンド入力回路222は、入出力バッファ210から制御信号nWEとコマンド(Normal_DO_CMD,Random_DO_CMD)を入力されてリセット信号P/G_RST,Y/C_RSTと遮断信号RA_BLKとを出力する。
ノーマル出力コマンドは、フリップフロップDFF3を経つつアドレスセッティングパルス発生回路230を初期化するリセット信号P/G_RSTになる。
ランダム出力コマンドは、フリップフロップDFF4とショートパルス発生回路PUL4を経つつアドレスカウンタ240を初期化するリセット信号Y/C_RSTとアドレスセッティングパルス発生回路230を初期化するリセット信号P/G_RSTになる。一方、ランダム出力コマンドは、フリップフロップDFF4を経つつアドレスセッティングパルス発生回路230のローアドレスセッティングパルス(r1,r2)を遮断する信号RA_BLKになる。
再び、図3を参照すると、ランダムデータ入出力回路200は、アドレスセッティングパルス発生回路230を含む。アドレスセッティングパルス発生回路230は、入出力バッファ210から制御信号ALE,nWEを入力される。アドレスセッティングパルス発生回路230は、制御信号ALE,nWEに同期されて列アドレスセッティングパルス(c1,c2)と行アドレスセッティングパルス(r1,r2)とを順次的に出力する。ここで、制御信号ALEは、アドレスラッチイネーブル信号(Address Latch Enable signal)である。アドレスセッティングパルス発生回路230は、コマンド入力回路220からリセット信号R/G_RSTと遮断信号RA_BLKとを入力される。
図6は、アドレスセッティングパルス発生回路の実施の形態を示した回路図である。図6を参照すると、アドレスセッティングパルス発生回路230は、フリップフロップ(DFFi:i=5〜8)と、ショートパルス発生回路(PULj:j=5〜8)と、そしてゲートと、を含む。アドレスセッティングパルス発生回路230は、アドレスラッチイネーブル信号ALEがハイである状態で書き取りイネーブル信号nWEが遷移されるとき毎に順次的に列及び行アドレスセッティングパルス(c1,c2,r1,r2)を出力する。
書き取りイネーブル信号nWEの第1の遷移に同期されて、アドレスラッチイネーブル信号ALEは、フリップフロップDFF5から出力される。フリップフロップDFF5から出力された信号は、ショートパルス発生回路PUL5を経つつ第1の列アドレスセッティングパルス(c1)になる。フリップフロップDFF5から出力されてフリップフロップDFF6に入力された信号は、書き取りイネーブル信号nWEの第2の遷移に同期されてショートパルス発生回路PUL6に入力されて第2の列アドレスセッティングパルス(c2)になる。同一な過程により第1及び第2の行アドレスセッティングパルス(r1,r2)が出力される。
フリップフロップ(DFFi:i=5〜8)は、コマンド入力回路220からリセット信号P/G_RSTを入力されて初期化される。一方、フリップフロップDFF7の前端に位置したNORゲートは、コマンド入力回路220から遮断信号RA_BLKを入力される。NORゲートは、ハイ信号が入力されれば、無条件ロー信号を出力する。フリップフロップDFF7は、遮断信号DFF7がハイである場合に出力DQがディスエイブルされる。フリップフロップDFF7のディスエイブルされた出力信号は、フリップフロップDFF8に入力される。従って、アドレスセッティングパルス発生回路230がコマンド入力回路220から遮断信号RA_BLKを入力されれば、行アドレスセッティングパルス(r1,r2)は遮断される。
ランダム入力コマンド又はランダム出力コマンドが入力される場合に行アドレスセッティングパルス(r1,r2)を遮断する理由は、ノーマル入力コマンド又はノーマル出力コマンド入力ときに設定された行アドレスをそのまま維持するためである。
再び、図3を参照すると、ランダムデータ入出力回路200は、アドレスカウンタ240を含む。アドレスカウンタ240は、アドレスセッティングパルス発生回路230からアドレスセッティングパルスを入力される。アドレスカウンタ240は、アドレスセッティングパルスに同期されて入出力バッファ210からアドレスADDRを入力される。アドレスカウンタ240は、列アドレスセッティングパルス(c1,c2)に同期されて列アドレスCAを発生する。アドレスカウンタ240は、行アドレスセッティングパルス(r1,r2)に同期されて行アドレスRAを発生する。
アドレスカウンタ240は、列アドレスを所定数のサイクルに応じて順次的に増加する。所定のサイクル数は、一つのセクタにデータ入出力するのに必要な書き取りイネーブル信号nWEのサイクル数である。すなわち、列アドレスは、入出力しようとするセクタ単位の開始点を決定し、所定のサイクル数は、セクタ単位の終了点を決定する。
アドレスカウンタ240は、コマンド入力回路220からリセット信号Y/C_RSTを入力される。アドレスカウンタ240は、リセット信号Y/C_RSTにより初期化される。リセット信号Y/C_RSTは、ランダム入力コマンドRandom_DI_CMD又はランダム出力コマンドRandom_DO_CMDにより発生される。
選択回路250は、アドレスカウンタ240から行及び列アドレスを入力される。選択回路250は、行及び列アドレスに応答してワードライン及びビットラインを選択するための信号を出力する。選択回路250は、行デコ−ダ251と列デコーダ252とを含む。行デコーダ251は、行アドレスに応答してワードライン選択信号を発生する。列デコーダ252は、列アドレスに応答してビットライン選択信号を発生する。
データ入出力回路260は、選択回路250からビットライン選択信号を入力される。ビットライン選択信号により、ラッチ回路270のセクタ単位が選択される。すなわち、ビットライン選択信号により、データが入力されるか、或いは出力されるセクタの開始点が決定される。
データ入出力回路260は、入出力バッファ210から制御信号nWE,nREとデータDATAとを入力される。データ入出力回路260は、制御信号nWEの連続的なロー−ハイの遷移に同期されてバイト単位(又はワード単位)でデータを入力される。ここで、制御信号nWEのサイクル数によりラッチ回路270に入力されるセクタの終了点が決定される。
データ入出力回路260は、制御信号nREの連続的な遷移に同期されて入出力バッファ210にデータDATAを出力する。ここで、制御信号nREは、読み取りイネーブル信号(Read Enable signal)である。データDATAは、制御信号nREの連続的なロー−ハイの遷移に同期されて出力される。
図7は、セクタ単位のランダムデータ入力動作を説明するためのタイミング図である。図7を参照してランダムデータ入出力回路200のデータ入力動作を説明すれば、次の通りである。
ランダムデータ入出力回路200は、チップイネーブル信号nCEがローであり、コマンドラッチイネーブル信号CLEがハイである状態で、書き取りイネーブル信号nWEに同期されて入出力ラインI/Oを通じてノーマル入力コマンドNormal_DI_CMDを入力される。ノーマル入力コマンドによりラッチ回路270を初期化するリセット信号P/B_RSTが発生される。
チップイネーブル信号nCEがローであり、アドレスラッチイネーブル信号ALEがハイである状態で、書き取りイネーブル信号nWEの連続的な遷移に同期されてアドレスセッティングパルス信号(c1,c2,r1,r2)が順次的に発生されるアドレスセッティングパルス信号に同期されて行及び列アドレスが入力される。
チップイネーブル信号nCE、コマンドラッチイネーブル信号CLE、そしてアドレスラッチイネーブル信号ALEが全てローである状態で、書き取りイネーブル信号nWEの連続的な遷移に同期されてデータが入力される。データは、書き取りイネーブル信号nWEのサイクルの数に応じてバイト単位(又はワード単位)に入力される。例えば、一つのセクタが512Byteであり、書き取りイネーブル信号nWEの一つのサイクル毎に1Byteずつ入力されれば、書き取りイネーブル信号nWEのサイクル数は512になる。ここで、512のサイクル数は、アドレスカウンタ240のサイクル数と同一である。
その後に、ランダムデータ入力動作が遂行される。ランダムデータ入出力回路200は、チップイネーブル信号nCEがローであり、コマンドラッチイネーブル信号CLEがハイである状態で、書き取りイネーブル信号nWEに同期されてランダム入力コマンドRandom_DI_CMDを入力される。ランダム入力コマンドによりアドレスカウンタ270を初期化するリセット信号Y/C_RSTが発生される。
チップイネーブル信号nCEがローであり、アドレスラッチイネーブル信号ALEがハイである状態で、書き取りイネーブル信号nWEの連続的な遷移に同期されて列アドレスセッティングパルス信号(c1,c2)が順次的に発生される。アドレスセッティングパルス信号に同期されて行及び列アドレスが入力される。ここで、行アドレスセッティングパルス信号(r1,r2)は遮断される。従って、行アドレスは、ノーマルデータ入力とき発生したアドレスがそのまま維持される。
チップイネーブル信号nCE、コマンドラッチイネーブル信号CLE、そしてアドレスラッチイネーブル信号ALEが全てローである状態で、書き取りイネーブル信号nWEの連続的な遷移に同期されてデータが入力される。データは、書き取りイネーブル信号nWEのサイクルの数に応じてバイト単位(又はワード単位)に入力される。例えば、一つのセクタが16Byteであり、書き取りイネーブル信号nWEの一つのサイクル毎に1Byteずつ入力されれば、書き取りイネーブル信号nWEのサイクル数は16になる。
ノーマルデータ入力動作及びランダムデータ入力動作は、レジスタ20に貯蔵されたバッファセクタカウントBSCの数と同数反復的に遂行される。例えば、BSC=4であれば、1回のノーマルデータ入力動作と3回のランダムデータ入力動作が遂行される。
図8は、セクタ単位のランダムデータ出力動作を説明するためのタイミング図である。図8を参照してランダムデータ入出力回路200のデータ出力動作を説明すれば、次の通りである。
ランダムデータ入出力回路200は、チップイネーブル信号nCEがローであり、コマンドラッチイネーブル信号CLEがハイである状態で、書き取りイネーブル信号nWEに同期されてノーマル出力コマンドNormal_DO_CMDを入力される。
チップイネーブル信号nCEがローであり、アドレスラッチイネーブル信号ALEがハイである状態で、書き取りイネーブル信号nWEの連続的な遷移に同期されてアドレスセッティングパルス信号(c1,c2,r1,r2)が順次的に発生される。アドレスセッティングパルス信号に同期されて行及び列アドレスが発生される。
チップイネーブル信号nCEがローであり、コマンドラッチイネーブル信号CLEがハイである状態で、書き取りイネーブル信号nWEに同期されてデータ出力動作を命ずるコンファームコマンドConfirm_CMDを入力される。コンファームコマンドによりフラッシュメモリ100に貯蔵されたデータがページ単位にラッチ回路270に出力される。
その後に、セクタ単位のランダムデータ出力動作が遂行される。ランダムデータ入出力回路200は、チップイネーブル信号nCEがローであり、コマンドラッチイネーブル信号CLEがハイである状態で、書き取りイネーブル信号nWEに同期されてランダム出力コマンド Random_DO_CMDを入力される。ランダム出力コマンドによりアドレスカウンタ240を初期化するリセット信号Y/C_RSTが発生される。
チップイネーブル信号nCEがローであり、アドレスラッチイネーブル信号ALEがハイである状態で、書き取りイネーブル信号nWEの連続的な遷移に同期されて列アドレスセッティングパルス信号(c1,c2)が順次的に発生される。アドレスセッティングパルス信号に同期されて行及び列アドレスが入力される。ここで、行アドレスセッティングパルス信号(r1,r2)は遮断される。従って、行アドレスは、ノーマルデータ出力とき発生したアドレスがそのまま維持される。
チップイネーブル信号nCE、コマンドラッチイネーブル信号CLE、そしてアドレスラッチイネーブル信号ALEが全てローである状態で、読み取りイネーブル信号nREの連続的な遷移に同期されてセクタ単位にデータが出力される。データは、読み取りイネーブル信号nREのサイクルの数に応じてバイト単位(又はワード単位)に出力される。例えば、一つのセクタが512Byteであり、読み取りイネーブル信号nREの一つのサイクル毎に1Byteずつ出力されれば、読み取りイネーブル信号nREのサイクル数は512になる。ここで、512のサイクル数は、アドレスカウンタ240のサイクル数と同一である。
データ出力動作は、レジスタ20に貯蔵されたバッファセクタカウントBSCにより反復的に遂行される。例えば、BSC=3であれば、3回のランダムデータ出力動作が遂行される。
フラッシュメモリシステム2を構成する要素すなわち、フラッシュメモリ100、バッファメモリ50、レジスタ20、ステートマシン30、ランダムデータ入出力回路200、ECC&DQブロック40、そしてホストインターフェース10は、単一チップで形成されることができる。これだけではなく、フラッシュメモリシステム2の多重チップ技術を用いて実現されることもできることは、この技術分野で当業者に自明な事実である。
一方、本発明の詳細な説明では、具体的な実施の形態に関して説明したが、本発明の範囲から外れない限度内で様々な変形が可能なものは勿論である。従って、本発明の範囲は、前述した実施の形態に局限されて決められてはいけなく、特許請求の範囲だけではなく、この発明の特許請求の範囲と均等なものにより決められるべきである。
1 ホスト
2 フラッシュメモリシステム
10 ホストインターフェース
20 レジスタ
30 ステートマシン
40 ECC&DQブロック
50 バッファメモリ
51,52,53,54 バッファセクタ
100 フラッシュメモリ(セルアレイ)
110,120,130,140,150 ページ
141,142,143,144 フラッシュセクタ
200 ランダムデータ入出力回路
210 入出力バッファ
220 コマンド入力回路
221 第1のコマンド入力回路
222 第2のコマンド入力回路
230 アドレスセッティングパルス発生回路
240 アドレスカウンタ
250 選択回路
251 行デコーダ
252 列デコーダ
260 データ入出力回路
270 ラッチ回路
2 フラッシュメモリシステム
10 ホストインターフェース
20 レジスタ
30 ステートマシン
40 ECC&DQブロック
50 バッファメモリ
51,52,53,54 バッファセクタ
100 フラッシュメモリ(セルアレイ)
110,120,130,140,150 ページ
141,142,143,144 フラッシュセクタ
200 ランダムデータ入出力回路
210 入出力バッファ
220 コマンド入力回路
221 第1のコマンド入力回路
222 第2のコマンド入力回路
230 アドレスセッティングパルス発生回路
240 アドレスカウンタ
250 選択回路
251 行デコーダ
252 列デコーダ
260 データ入出力回路
270 ラッチ回路
Claims (10)
- フラッシュメモリに連結されるランダムデータ入出力回路であって、
前記フラッシュメモリに出力される又は前記フラッシュメモリから入力されるデータを貯蔵するラッチ回路と、
入出力ラインからコマンドを入力されてリセット信号を出力するコマンド入力回路と、
前記入出力ラインからアドレスを入力されて前記アドレスを出力し、前記アドレスを所定数のサイクルに応じて順次的に増加し、かつ、前記コマンド入力回路からリセット信号を入力されて前記アドレスを初期化するアドレスカウンタと、
前記アドレスカウンタからアドレスを入力されてセクタ選択信号を出力する選択回路と、
前記選択回路からセクタ選択信号を入力されて前記ラッチ回路のセクタを選択し、前記入出力ラインからセクタ単位にデータを入力されて前記ラッチ回路の選択されたセクタにデータを出力し、かつ、前記ラッチ回路の選択されたセクタからセクタ単位にデータを入力されて前記入出力ラインにデータを出力するデータ入出力回路と、
を含むことを特徴とするランダムデータ入出力回路。 - 制御ラインから外部制御信号を入力されて内部制御信号を出力し、前記入出力ラインに連結され、かつ、前記入出力ラインから外部データを入力されてコマンド、アドレス、及びデータを出力する入出力バッファをさらに含むことを特徴とする請求項1に記載のランダムデータ入出力回路。
- 前記ラッチ回路は、前記コマンド入力回路からリセット信号を入力されて初期化されることを特徴とする請求項1に記載のランダムデータ入出力回路。
- 前記コマンド入力回路、前記アドレスカウンタ、及び前記データ入出力回路は、前記内部制御信号の組み合わせにより活性化されることを特徴とする請求項2に記載のランダムデータ入出力回路。
- 前記選択回路は、行デコーダと列デコーダとを含むことを特徴とする請求項1に記載のランダムデータ入出力回路。
- ワードライン及びビットラインを通じてフラッシュメモリに連結されるランダムデータ入出力回路であって、
前記フラッシュメモリに出力される又は前記フラッシュメモリから入力されるデータを貯蔵するラッチ回路と、
制御ラインから外部制御信号を入力されて内部制御信号を出力し、かつ、入出力ラインから外部データを入力されてコマンド、アドレス、及びデータを出力する入出力バッファと、
前記入出力バッファからコマンドを入力されてリセット信号を出力するコマンド入力回路と、
前記入出力バッファから内部制御信号を入力されて列アドレスセッティングパルス(c1,c2)及び/又は行アドレスセッティングパルス(r1,r2)を出力するアドレスセッティングパルス発生回路と、
前記アドレスセッティングパルス発生回路から列及び/又は行アドレスセッティングパルスを入力されて列及び行アドレスを出力し、前記列アドレスを所定数のサイクルに応じて順次的に増加し、かつ、前記コマンド入力回路からリセット信号を入力されて前記列アドレスを初期化するアドレスカウンタと、
前記アドレスカウンタから列アドレスを入力されて前記ラッチ回路にセクタ選択信号を出力する選択回路と、
前記入出力バッファからデータを入力されて前記ラッチ回路にデータを出力し、かつ、前記ラッチ回路からデータを入力されて前記入出力バッファにデータを出力するデータ入出力回路と、
を含むことを特徴とするランダムデータ入出力回路。 - 前記ラッチ回路は、前記コマンド入力回路からリセット信号を入力されて初期化されることを特徴とする請求項6に記載のランダムデータ入出力回路。
- 前記コマンド入力回路、前記アドレスセッティングパルス発生回路、及び前記データ入出力回路は、前記内部制御信号の組み合わせにより活性化されることを特徴とする請求項6に記載のランダムデータ入出力回路。
- 前記選択回路は、前記アドレスカウンタから行アドレスを入力されて前記ワードラインを選択するための信号を出力する行デコーダと、
前記アドレスカウンタから列アドレスを入力されて前記ビットラインを選択するための信号を出力する列デコーダと、
を含むことを特徴とする請求項6に記載のランダムデータ入出力回路。 - 前記アドレスセッティングパルス発生回路は、前記コマンド入力回路からリセット信号を入力されて前記行アドレスセッティングパルスを遮断することを特徴とする請求項6に記載のランダムデータ入出力回路。
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