KR101515621B1 - 반도체 디스크 장치 및 그것의 랜덤 데이터 처리 방법 - Google Patents
반도체 디스크 장치 및 그것의 랜덤 데이터 처리 방법 Download PDFInfo
- Publication number
- KR101515621B1 KR101515621B1 KR1020080094785A KR20080094785A KR101515621B1 KR 101515621 B1 KR101515621 B1 KR 101515621B1 KR 1020080094785 A KR1020080094785 A KR 1020080094785A KR 20080094785 A KR20080094785 A KR 20080094785A KR 101515621 B1 KR101515621 B1 KR 101515621B1
- Authority
- KR
- South Korea
- Prior art keywords
- random access
- memory
- data
- address
- response
- Prior art date
Links
- 238000003672 processing method Methods 0.000 title abstract description 4
- 239000007787 solid Substances 0.000 title description 2
- 230000015654 memory Effects 0.000 claims abstract description 238
- 230000000873 masking effect Effects 0.000 claims abstract description 50
- 239000004065 semiconductor Substances 0.000 claims abstract description 49
- 238000000034 method Methods 0.000 claims abstract description 43
- 230000004044 response Effects 0.000 claims abstract description 32
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 238000013500 data storage Methods 0.000 description 24
- 238000010586 diagram Methods 0.000 description 13
- 230000006870 function Effects 0.000 description 7
- 238000012545 processing Methods 0.000 description 6
- 238000013507 mapping Methods 0.000 description 5
- 238000007726 management method Methods 0.000 description 3
- 229910003855 HfAlO Inorganic materials 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 229910052593 corundum Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910001845 yogo sapphire Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002688 persistence Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/061—Improving I/O performance
- G06F3/0611—Improving I/O performance in relation to response time
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
- G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Human Computer Interaction (AREA)
- Software Systems (AREA)
- Read Only Memory (AREA)
Abstract
본 발명의 반도체 디스크 장치의 랜덤 데이터 처리 방법은, 랜덤 액세스 커멘드에 응답해서 랜덤하게 액세스 될 복수의 데이터를 레지스터에 세팅하는 단계, 제 1 타입 랜덤 액세스 방식과 제 2 타입 랜덤 액세스 방식 중 하나를 선택하는 단계, 상기 제 1 타입의 랜덤 액세스 방식이 선택된 경우 제 1 단위로 데이터를 액세스하고 상기 세팅 결과를 근거로 하여 상기 제 1 단위의 액세스 결과 중 적어도 일부를 마스킹하는 단계, 그리고 상기 제 2 타입의 랜덤 액세스 방식이 선택된 경우 상기 세팅 결과를 근거로 하여 상기 제 1 단위보다 작은 제 2 단위의 랜덤 액세스 동작을 연속으로 수행하는 단계를 포함한다.
불휘발성 메모리, SSD, FTL
Description
본 발명은 전자 장치에 관한 것으로, 좀 더 구체적으로는 반도체 디스크 장치 및 그것의 랜덤 데이터 처리 방법에 관한 것이다.
정보화 사회가 도래함에 따라, 개인이 저장하고 이동해야 할 데이터의 양과, 개인용 정보 저장장치들에 대한 수요가 증가 되고 있다. 정보 저장장치들 중에서도 하드디스크 드라이브(hard disk drive; HDD)는, 높은 기록 밀도와, 높은 데이터 전송 속도, 빠른 데이터 접근 시간(access time), 및 낮은 가격 등의 장점으로 인해 널리 사용되고 있다. 하드디스크 드라이브는, 외부와 차단된 진공의 내부 공간에 데이터가 저장되는 레코드 형태의 디스크(disc)와, 디스크에 데이터를 기록하거나 읽어내는 역할을 수행하는 헤드(head)와, 헤드와 연결된 암(arm)으로 구성된다. 디스크는 데이터가 저장되는 주 데이터 저장 매체로서, 자성체로 코팅된 적어도 1장 이상의 알루미늄 판으로 구성된다. 이들 알루미늄 판을 플래터(platter)라 부르기도 한다.
하드디스크 드라이브는 디스크의 위치, 읽기, 기록 등의 동작을 제어하는 기 계장치로서, 1973년 윈체스터 방식의 하드디스크 드라이브가 등장한 이후로 하드디스크 드라이브의 기본 구조는 변화하지 않았다. 이처럼 물리적으로 구동하는 하드디스크 드라이브의 기계적인 구조는, CPU(Central Processing Unit)나, RAM(Random Access Memory) 등과 같은 주변장치들의 발전 속도에 비해 크게 뒤처지는 결과를 가져왔다. 또한, 하드디스크 드라이브는 기계적 부품으로 구성된 복잡한 구조를 갖기 때문에, 조그만 충격과 진동에도 고장이 날 수 있는 문제점이 있다.
최근 들어서는 하드디스크 드라이브를 대신하는 정보 저장장치로서, 플래시 메모리를 채택한 반도체 디스크(Solid State Disk : SSD) 장치에 대한 요구가 점차 증가하고 있다. 반도체 디스크 장치(SSD)는 하드디스크 드라이브와 달리 기계적 구성이 전혀 없는 정보 저장 장치이다. 반도체 디스크 장치(SSD)는 하드 디스크(HDD)와 같은 자기 디스크 장치에 비하여 기억 용량이나 비용면에서는 불리하지만, 액세스 속도, 소형화, 및 충격으로부터의 안정성 등에 있어 하드 디스크(HDD) 보다 우위를 가지고 있다. 뿐만 아니라, 공정 기술과 설계 기술의 진보에 따라 점차 반도체 디스크의 기억 용량 증가와 비용의 감소가 예상되며, 머지않아 반도체 디스크가 자기 디스크를 대체할 것으로 전망된다.
본 발명의 목적은 랜덤 데이터 액세스를 효율적으로 수행할 수 있는 반도체 디스크 장치 및 그것의 랜덤 데이터 처리 방법을 제공하는 데 있다.
상기의 과제를 이루기 위하여 본 발명에 의한 반도체 디스크 장치의 랜덤 데이터 처리 방법은, 랜덤 액세스 커멘드에 응답해서 랜덤하게 액세스 될 복수의 데이터를 레지스터에 세팅하는 단계; 제 1 타입 랜덤 액세스 방식과 제 2 타입 랜덤 액세스 방식 중 하나를 선택하는 단계; 상기 제 1 타입의 랜덤 액세스 방식이 선택된 경우, 제 1 단위로 데이터를 액세스하고, 상기 세팅 결과를 근거로 하여 상기 제 1 단위의 액세스 결과 중 적어도 일부를 마스킹하는 단계; 그리고 상기 제 2 타입의 랜덤 액세스 방식이 선택된 경우, 상기 세팅 결과를 근거로 하여 상기 제 1 단위보다 작은 제 2 단위의 랜덤 액세스 동작을 연속으로 수행하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 단위는 페이지이고, 상기 제 2 단위는 섹터인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 단위의 액세스 결과 중 적어도 일부를 마스킹하는 단계는 상기 랜덤 액세스 커멘드에 응답해서 제 1 메모리로부터 상기 제 1 단위의 데이터를 액세스하는 단계; 상기 세팅 결과를 근거로 하여 상기 액세스 결과 중 적어도 일부를 마스킹하는 단계; 그리고 상기 마스킹 결과를 제 2 메모리에 저장하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 단위의 랜덤 액세스 동작을 연속으로 수행하는 단계는 상기 세팅 결과에 응답해서 랜덤으로 액세스 될 제 1 메모리의 어드레스를 연속해서 생성하는 단계; 상기 제 1 메모리의 상기 랜덤 액세스 결과가 저장될 제 2 메모리의 어드레스를 연속해서 생성하는 단계; 상기 생성된 제 1 메모리의 어 드레스에 대응되는 데이터를 상기 제 1 메모리로부터 연속해서 랜덤 액세스하는 단계; 그리고 상기 생성된 제 2 메모리의 어드레스에 응답해서 상기 연속된 랜덤 액세스 결과를 상기 제 2 메모리에 저장하는 단계를 포함하는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 반도체 디스크 장치의 랜덤 데이터 처리 방법은, 랜덤 액세스 커멘드에 응답해서 랜덤으로 액세스될 데이터를 레지스터에 세팅하는 단계; 상기 랜덤 액세스 커멘드에 응답해서 제 1 메모리로부터 데이터를 액세스하는 단계; 상기 세팅 결과를 근거로 하여 상기 액세스 결과 중 적어도 일부를 마스킹하는 단계; 그리고 상기 마스킹 결과를 제 2 메모리에 저장하는 단계를 포함하는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 반도체 디스크 장치의 랜덤 데이터 처리 방법은, 랜덤 액세스 커멘드에 응답해서 랜덤으로 액세스될 데이터를 레지스터에 세팅하는 단계; 상기 세팅 결과에 응답해서 랜덤으로 액세스 될 제 1 메모리의 어드레스를 연속해서 생성하는 단계; 상기 제 1 메모리의 상기 랜덤 액세스 결과가 저장될 제 2 메모리의 어드레스를 연속해서 생성하는 단계; 상기 생성된 제 1 메모리의 어드레스에 대응되는 데이터를 상기 제 1 메모리로부터 연속해서 랜덤 액세스하는 단계; 그리고 상기 생성된 제 2 메모리의 어드레스에 응답해서 상기 연속된 랜덤 액세스 결과를 상기 제 2 메모리에 저장하는 단계를 포함하는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 반도체 디스크 장치는, 적어도 하나 이상의 채널들에 전기적으로 접속된 불휘발성 메모리; 그리고 랜덤 액세스 커 멘드에 응답해서 랜덤하게 액세스 될 복수의 데이터를 레지스터에 세팅하고, 상기 세팅 결과를 근거로 하여 상기 복수의 데이터를 연속해서 랜덤 액세스하는 반도체 디스크 제어장치를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 반도체 디스크 제어장치는 상기 랜덤 액세스 결과를 저장하는 버퍼 메모리; 그리고 랜덤 액세스 커멘드에 응답해서 상기 레지스터를 세팅하고, 상기 세팅 결과를 근거로 하여 상기 연속된 랜덤 액세스가 수행될 상기 플래시 메모리의 어드레스와, 상기 랜덤 액세스 결과를 저장하기 위한 상기 버퍼 메모리의 어드레스를 생성하는 랜덤 액세스 제어부를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 랜덤 액세스를 위해 생성된 상기 플래시 메모리 및 상기 버퍼 메모리의 어드레스의 포인터는 다음에 랜덤 액세스 될 어드레스 포인터를 가리키는 것을 특징으로 한다.
이 실시예에 있어서, 상기 랜덤 액세스 제어부는 플래시 변환 계층으로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 반도체 디스크 제어장치는 상기 버퍼 메모리의 액세스 동작을 제어하는 버퍼 메모리 제어부를 더 포함하며, 상기 버퍼 메모리 제어부는 상기 랜덤 액세스 제어부의 제어에 응답해서 상기 불휘발성 메모리로부터 액세스 된 제 1 단위의 데이터 중 적어도 일부를 마스킹하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 마스킹 동작은 상기 레지스터의 세팅 결과를 근거로 하여 수행되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 버퍼 메모리 제어부는 상기 마스킹 동작을 수행하기 위한 DQM 회로(DQ input/output Mask circuit)를 포함하는 것을 특징으로 한다.
이상과 같은 본 발명에 의하면, 한 번의 랜덤 액세스 커멘드의 실행을 통해 복수의 위치에 저장된 복수의 데이터에 대한 랜덤 액세스가 가능해 진다. 따라서, 반도체 디스크 장치의 랜덤 데이터 액세스 효율이 증진된다.
본 발명의 예시적인 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다. 그러나, 아래에서 설명될 본 발명의 반도체 디스크 제어 장치의 회로 구성 및 동작은 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
본 발명의 반도체 디스크 장치는 랜덤 액세스 커멘드에 응답해서 랜덤하게 액세스 될 복수의 데이터를 레지스터에 세팅하고, 상기 세팅 결과를 근거로 하여 상기 복수의 데이터를 랜덤하게 액세스한다. 본 발명에서 수행되는 랜덤 액세스 방법은 데이터 마스킹 방식과 섹터 비트 맵 방식 중 어느 하나의 방식에 의해 수행될 수 있다. 본 발명에 따른 반도체 디스크 장치의 상세 구성 및 그것의 랜덤 액세스 방법은 다음과 같다.
도 1은 본 발명에 따른 반도체 디스크 장치(SSD ; 500)의 개략적인 구성을 보여주는 블록도이다.
도 1을 참조하면, 반도체 디스크 장치(500)는 반도체 디스크 제어 장치(controller ; 100)와, 데이터 저장 장치(300)로 구분될 수 있다. 데이터 저장 장치(300)는 반도체 디스크 장치(500)의 데이터 저장 매체로서, 하드 디스크 드라이브(HDD)의 플래터(plater) 대신에 반도체 메모리 칩들을 사용하여 데이터를 저장한다. 데이터 저장 장치(300)는 바람직하게는 플래시 메모리와 같은 불휘발성 메모리로 구성될 수 있다. 예를 들면, 데이터 저장 장치(300)는 복수의 플래시 메모리로 구성될 수 있으며, 반도체 디스크 제어 장치(100)와 복수의 플래시 메모리 사이에는 복수의 채널들(예를 들면, N개)이 구성될 수 있다.
본 발명에서는 데이터 저장 장치(300)가 플래시 메모리로 구성되는 경우에 대해 예시적으로 설명할 것이다. 그러나, 본 발명에서 데이터 저장 장치(300)에 적용되는 불휘발성 메모리는 특정 종류 및 특정 형태에만 국한되지 않고 다양한 형태로 구성될 수 있다. 예를 들면, 데이터 저장 장치(300)에 적용되는 불휘발성 메모리는 플래시 메모리뿐만 아니라 MRAM, PRAM 등의 불휘발성 메모리를 포함할 수 있다.
데이터 저장 장치(300)가 플래시 메모리로 구성되는 경우, 플래시 메모리 셀의 데이터 저장 특성은 다양한 형태로 구성될 수 있다. 예를 들면, 플래시 메모리는 셀 당 1 비트의 데이터가 저장되는 단일-레벨 플래시 메모리 셀들로 구성될 수도 있고, 셀 당 복수 비트의 데이터가 저장되는 멀티-레벨 플래시 메모리 셀들로 구성될 수도 있다. 그리고, 플래시 메모리를 구성하는 메모리 셀의 종류 또한 다양한 형태로 구성될 수 있다. 예를 들면, 플래시 메모리는 낸드(NAND) 플래시 메모 리, 노어(NOR) 플래시 메모리, One_NAND 플래시 메모리(플래시 메모리 코어 및 메모리 제어 로직이 단일의 칩으로 구현된 것) 중 적어도 어느 하나로 구성될 수 있고, 적어도 두 종류 이상의 플래시 메모리들이 혼합된 하이브리드 형태로도 구성될 수 있다. 이 외에도, 플래시 메모리 셀의 전하 저장층의 구조 또한 다양한 형태로 구성될 수 있다. 예를 들면, 플래시 메모리 셀의 전하 저장층은 전도성이 있는 다결정 실리콘 등으로 구성될 수도 있고, Si3N4, Al2O3, HfAlO, HfSiO 등과 같은 절연막을 이용하여 구성될 수도 있다. Si3N4, Al2O3, HfAlO, HfSiO 등과 같은 절연막을 전하 저장층으로 이용하는 플래시 메모리 구조를 차지 트랩형 트랩형 플래시(Charge Trap Flash, "CTF"라 불림) 메모리라 부르기도 한다.
반도체 디스크 제어 장치(100)는 USB(Universal Serial Bus), MMC(MultiMediaCard) 인터페이스, PCI-E(PCIExpress) 인터페이스, SATA(Serial AT Attachment), PATA(Parallel AT Attachment) , SCSI(Small Computer System Interface), SAS(Serial Attached SCSI) 인터페이스, ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 인터페이스 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트(900)와 데이터를 주고 받을 수 있다.
반도체 디스크 제어 장치(100)는 호스트(900)로부터 입력된 커멘드에 응답하여 플래시 메모리로/로부터 데이터를 기록하는/읽는 동작을 제어한다. 본 발명의 반도체 디스크 제어 장치(100)는 랜덤 액세스 제어부(50)가 구비되어 있어, 버퍼와 플래시 메모리 사이의 랜덤 데이터 액세스를 제어할 수 있다. 랜덤 액세스 제어 부(50)는 하드웨어로 구성될 수 있고, 소프트웨어 또는 펌웨어 형태로 구성될 수 있다. 본 발명에서는 랜덤 액세스 제어부(50)가 플래시 변환 계층(flash translation layer ; 이하, FTL로 칭함)로 구성되는 경우가 예시적으로 설명될 것이다. 그러나 이는 본 발명이 적용되는 일 예에 불과하며, 랜덤 액세스 제어부(50)는 FTL과 FTL의 제어를 받아 동작하는 회로의 결합으로 구성될 수도 있다.
본 발명에서 수행되는 랜덤 액세스 동작은, 사용자의 선택에 따라서 데이터 마스킹 방식과 섹터 비트맵 방식 중 하나가 적용될 수 있다. 아래에서 상세히 설명되겠지만, 본 발명에 따른 랜덤 액세스 방식은, 하나의 랜덤 액세스 커멘드를 실행하는 것만으로 복수의 위치에 저장된 복수의 데이터에 대한 랜덤 액세스가 가능해 진다. 따라서, 펌웨어적인 오버헤드와 타임 로스가 방지되고, 반도체 디스크 장치의 랜덤 데이터 액세스 효율이 증진된다. 본 발명에 따른 랜덤액세스 방식은, FTL, 레지스터 등과 같이 반도체 디스크 제어 장치(100)에 구비되어 있는 구성을 이용하여 구현될 수 있기 때문에, 추가적인 구성을 필요로 하지 않는다.
도 2는 도 1에 도시된 반도체 디스크 제어 장치(100)의 상세 구성을 보여주는 도면이다.
도 2를 참조하면, 반도체 디스크 제어 장치(100)는 중앙처리장치(110, 이하 CPU라 칭함), CPU 버스(130), 호스트 인터페이스(140), 버퍼 메모리 제어부(160), 버퍼 메모리(170), 및 플래시 인터페이스(180)를 포함한다. CPU(110), 호스트 인터페이스(140), 버퍼 메모리 제어부(160), 버퍼 메모리(170), 및 플래시 인터페이스(180)는 CPU 버스(130)를 통해 상호 연결된다.
CPU(110)는 반도체 디스크 장치(100)의 제반 동작을 제어한다. 호스트 인터페이스(140)는 CPU(110)의 제어에 따라 호스트(900) 측과 커멘드, 어드레스, 및 데이터를 교환한다. 호스트 인터페이스(140)를 통해 호스트(900)로부터 입력된 데이터, 또는 호스트(900)로 전송되어야 할 데이터는 버퍼 메모리(170)에 임시 저장되었다가 플래시 메모리 또는 호스트(900)로 전달된다. 버퍼 메모리 제어부(160)는 CPU(110)의 제어에 응답해서 버퍼 메모리(170)의 액세스 동작(예를 들면, 읽기/기록/소거 동작들)을 제어한다. 버퍼 메모리 제어부(160)는 플래시 메모리로부터 제공되는 데이터의 일부를 선택적으로 마스킹하는(즉, 선택적으로 전송하지 않는) 마스킹부(40)를 포함한다. 예시적인 실시예에 있어서, 마스킹부(40)는 DQM 회로(DQ input/output Mask circuit)로 구성될 수 있다. 데이터 마스킹 동작을 수행하기 위해, 마스킹부(40) 내부에는 레지스터에 세팅된 데이터 값에 따라서 마스킹 클럭 신호를 발생하는 회로와, 마스킹될(또는 마스킹에서 제외된) 버퍼 메모리(170)의 섹터의 어드레스를 결정하는 카운터가 구비될 수 있다. 마스킹부(40)의 데이터 마스킹 동작은 랜덤 액세스 제어부(50)의 제어에 의해 수행된다.
버퍼 메모리(170)는 플래시 메모리와 호스트(900) 사이에서 전달되는 데이터를 임시적으로 저장하는 기능과, FTL 기능을 수행하는 데 필요한 소프트웨어 및 CPU(110)에 의해서 운용될 프로그램들을 저장하는 기능을 수행한다. 또한, 버퍼 메모리(170)는 FTL에 의해 처리된 부가 정보, 예를 들면 플래시 메모리의 어드레스 맵핑 정보 등을 저장하는 기능을 수행한다. FTL은 본 발명에서 플래시 메모리의 랜덤 액세스를 제어하는 랜덤 액세스 제어부(50)로서 동작한다. FTL에서 수행되는 기 능들에 대해서는 아래에서 상세히 설명될 것이다.
버퍼 메모리(170)는 휘발성 메모리(예를 들면, SRAM 또는 DRAM)로 구현될 수 있으며, 플래시 메모리의 페이지 사이즈 또는 복수의 페이지 사이즈에 대응하는 저장 용량을 갖도록 구성될 수 있다. 어드레스 맵핑 정보와 같은 부가 정보는 플래시 메모리의 임의의 영역(예를 들면, 메타 영역)에 저장될 수 있다. 플래시 메모리 또는 이에 상응하는 데이터 저장 영역 저장된 어드레스 맵핑 정보는 파워-업 동작시 버퍼 메모리(170)로 로딩될 수 있다. FTL 기능을 수행하는 데 필요한 소프트웨어 역시 플래시 메모리 또는 이에 상응하는 데이터 저장 영역 (예를 들면, 부트 코드 영역)에 저장될 수 있고, 파워-업시 버퍼 메모리(170)로 로딩될 수 있다.
데이터 저장 장치(300)를 구성하는 플래시 메모리는 오버 라이트(overwrite)가 불가능한 메모리이다. 따라서, 플래시 메모리에 데이터를 재기입하기 위해서는 삭제 연산이 반드시 선행되어야 한다. 플래시 메모리에서 기입되는 데이터의 단위는, 삭제되는 데이터의 단위보다 작다. 이러한 특징은 플래시 메모리를 주 메모리(main memory)로 사용하는 것을 어렵게 한다. 또한, 이러한 특징은 플래시 메모리가 보조기억장치로 사용되는 경우에도 일반 하드디스크용 파일 시스템(file system)을 그대로 활용하는 것을 저해하는 요인이 된다. 따라서, 플래시 메모리의 삭제 연산을 감추기 위해, 파일 시스템(미 도시됨, 통상 파일 시스템은 호스트 측에 소프트웨어 형태로 저장됨)과 플래시 메모리 사이에 FTL이 사용된다.
FTL은 플래시 메모리에 대한 기록 동작시 파일 시스템이 생성한 논리 블록 어드레스(LBA)를 삭제 연산이 수행된 플래시 메모리의 물리 블록 어드레 스(Physical Block Address ; PBA)로 맵핑 시켜 주는 어드레스 맵핑 기능과, 배드 블록 관리, 예상치 못한 전원 차단에 기인한 데이터 보존성 관리, 마모도 관리 등의 기능을 수행한다. 또한, FTL은 호스트(900)로부터 입력된 랜덤 액세스 커멘드에 응답해서 플래시 메모리에 대한 랜덤 데이터 액세스 동작을 제어하는 랜덤 액세스 제어부(50)로서의 기능을 수행한다.
랜덤 액세스 동작은 데이터 마스킹 방식과 섹터 비트맵 방식으로 구분될 수 있다. 데이터 마스킹 방식의 경우, FTL은 버퍼 메모리 제어부(160)에 구비된 마스킹부(40)의 동작을 제어하여 플래시 메모리로부터 액세스되는 데이터의 일부를 선택적으로 마스킹한다. 그 결과, 하나의 랜덤 액세스 커멘드에 대해 복수의 랜덤 데이터가 선택적으로 버퍼 메모리(170)로 제공될 수 있게 된다.
섹터 비트맵 방식의 경우, FTL은 레지스터에 세팅된 값을 근거로 하여 랜덤 액세스될 섹터들의 어드레스를 자동으로 생성한다. 본 발명에서는 하나의 랜덤 액세스 커멘드에 대해 복수의 랜덤 데이터에 대한 어드레스가 연속으로 생성될 수 있다. 그리고, 랜덤하게 액세스될 섹터의 개수는 필요한 만큼 레지스터에 세팅될 수 있다. 랜덤 데이터 액세스는 레지스터에 세팅된 결과에 따라서 지정된 특정 섹터에서만 수행될 수 있다. 그 결과, 채널의 낭비 없이 최적의 랜덤 데이터 액세스가 가능해 진다. 섹터 비트 맵 방식의 랜덤 액세스 동작은 플래시 메모리와 버퍼 메모리(170) 사이에서 양방향으로 모두 적용될 수 있으며, 모디파이드 카피백(modified copy back) 동작에도 적용될 수 있다.
플래시 인터페이스(180)는 정보 저장 장치로 사용되는 플래시 메모리들과 복 수 개의 채널들을 통해 데이터를 주고받는다. 각각의 채널에는 복수의 플래시 메모리들이 전기적으로 연결된다. 여기서, 하나의 채널에는 동일한 종류의 플래시 메모리들이 연결될 수 있고, 다른 채널들에는 다른 종류 또는 동일한 종류의 플래시 메모리들이 연결될 수 있다. 각각의 채널에 연결되는 플래시 메모리는 NOR 플래시 메모리, NAND 플래시 메모리, One-NAND 플래시 메모리, 단일-레벨 플래시 메모리, 멀티-레벨 플래시 메모리 중 적어도 어느 하나, 또는 그와 같은 것을 포함한다.
플래시 인터페이스(180) 내부에는 레지스터(미 도시됨)가 구비되어 있어, 플래시 메모리로부터 랜덤하게 액세스 될 데이터를 지정하는 데 이용될 수 있다. 랜덤 액세스될 데이터를 레지스터에 지정하는 기능은 랜덤 액세스 제어부(50)로서 동작하는 FTL에 의해 제어될 수 있다. 랜덤 액세스 동작에 사용될 레지스터로 플래시 인터페이스(180)에 구비된 레지스터가 이용될 수도 있고, 버퍼 메모리 제어부(160)에 구비된 레지스터가 이용될 수도 있다.
도 3은 도 2에 도시된 버퍼 메모리(170) 및 플래시 메모리의 데이터 저장 방식을 설명하기 위한 도면이다. 도 3에는 입력 데이터(Input Data1)가 1 페이지에 해당되고, 1 페이지는 8 개의 섹터로 구성되는 경우가 예시적으로 도시되어 있다. 도 3에 도시된 페이지의 구성은 본 발명이 적용되는 일 예로서, 각 페이지를 구성하는 섹터의 구성은 다양하게 변경 가능하다.
도 3을 참조하면, 외부로부터 입력된 데이터(Input Data1)는 버퍼 메모리(170)에 임시로 저장되었다가 플래시 메모리에 저장된다. 이 경우, 입력 데이터(Input Data1), 버퍼 메모리(170)에 저장된 데이터, 및 플래시 메모리에 저장된 데이터는 모두 동일한 데이터 값을 가짐을 알 수 있다. 플래시 메모리에 데이터가 저장되고나면, 버퍼 메모리(170)는 다른 입력 데이터에 의해 업데이트 될 수 있는 상태가 된다.
도 4는 도 3에 도시된 버퍼 메모리(170)의 업데이트 동작을 예시적으로 보여주는 도면이다.
도 4를 참조하면, 버퍼 메모리(170)는 새로 입력된 데이터(Input Data 2)에 의해서 일부 섹터(예를 들면, 1, 2, 4, 6번 섹터들)가 업데이트 될 수 있다. 버퍼 메모리(170)는 SRAM 또는 DRAM 등으로 구성된다. 따라서, 버퍼 메모리(170)는 별도의 소거 과정을 거치지 않고 언제든지 다른 입력 데이터에 의해 업데이트 또는 오버라이트 될 수 있다.
도 4에서 버퍼 메모리(170)에 업데이트 된 데이터(Input Data 2)는 플래시 메모리의 기록 단위인 1 페이지에 못 미치는 데이터이다. 이 경우, 버퍼 메모리(170)에 업데이트 된 데이터(Input Data 2)는 플래시 메모리에는 기록되지 않고 버퍼 메모리(170)에만 저장되어 있을 수 있다. 그러므로, 플래시 메모리에 저장된 데이터 값은 도 3과 동일하게 유지된다.
도 5는 호스트(900)에 의한 랜덤 데이터 액세스 요청을 설명하기 위한 도면이다.
호스트(900)가 데이터를 요청한 경우, 요청된 데이터는 플래시 메모리로부터 액세스 되어 버퍼 메모리(170)에 저장될 것이다. 그리고 나서, 버퍼 메모리(170)에 저장된 데이터가 호스트(900)로 제공될 것이다. 만일 호스트(900)에서 요청한 데이 터가 버퍼 메모리(170)에 유지되어 있는 경우, 요청된 데이터는 버퍼 메모리(170)로부터 호스트(900)로 직접 제공될 수 있을 것이다. 그러나, 호스트(900)에서 요청한 데이터가 버퍼 메모리(170)에 일부만 존재하는 경우, 나머지 데이터는 플래시 메모리로부터 부분적(또는 랜덤하게)으로 액세스해 와야 할 것이다.
도 4에는 업데이트가 수행된 이후에 버퍼 메모리(170)에 저장된 데이터가 도시되어 있고, 도3에는 업데이트가 수행되기 바로 이전에 버퍼 메모리(170)에 저장된 데이터가 각각 도시되어 있다. 버퍼 메모리(170)에서 일부 데이터가 업데이트가 수행되고 난 후에 호스트(900)가 업데이트되기 바로 이전의 데이터를 요청하였다고 가정하자. 이 경우, 버퍼 메모리(170)에는 도 4 및 도 5에 도시된 바와 같이 호스트(900)에 의해 요청된 데이터(즉, 업데이트되기 바로 이전의 데이터) 중 일부(예를 들면, 버퍼 메모리의 1, 3, 5, 7번 섹터의 데이터)만이 저장되어 있게 된다. 따라서, 버퍼 메모리(170)에 저장되어있지 않은 데이터(예를 들면, 버퍼 메모리의 0, 2, 4, 6번 섹터의 데이터)는 플래시 메모리로부터 랜덤하게 액세스해 와야할 필요가 있게 된다. 도 5에서, 플래시 메모리로부터 랜덤하게 데이터를 액세스해야 하는 섹터의 구성은 예시적으로 도시된 것에 불과하며, 호스트(900)의 요청에 따라 다양한 섹터의 위치로부터 다양한 값의 데이터가 랜덤하게 요청될 수 있다.
도 6은 본 발명의 랜덤 액세스 동작시 데이터의 흐름을 보여주는 도면이고, 도 7은 본 발명에 따른 플래시 메모리의 랜덤 액세스 방법을 보여주는 흐름도이다.
도 6 및 도 7을 참조하면, 본 발명의 랜덤 액세스 방법은 먼저 호스트(900)로부터 랜덤 액세스 커멘드를 받아들이고(S1000 단계), 플래시 메모리와 버퍼 메모 리(170) 사이에서 수행될 랜덤 액세스 방식을 결정한다(S1100 단계). 본 발명에 적용될 수 있는 랜덤 액세스 방식은 데이터 마스킹 방식과 섹터 비트맵 방식으로 구분될 수 있다.
S1100 단계에서 데이터 마스킹 방식으로 랜덤 액세스 방식이 결정된 경우, 수순은 S1300 단계로 진행한다. S1300 단계에서는 수신된 랜덤 액세스 커멘드에 응답해서 랜덤으로 액세스될 데이터의 섹터 위치를 레지스터에 세팅한다. 본 발명에서는 데이터 마스킹에 사용될 레지스터를 마스킹 레지스터라 부르기로 한다. 마스킹 레지스터는 버퍼 메모리 제어부(160)에 구비된 것을 이용할 수도 있고, 또는 플래시 인터페이스(180) 등에 구비된 것을 이용할 수도 있다.
플래시 메모리로부터 읽혀진 데이터가 1 페이지에 대응되고 1 페이지가 8개의 섹터에 대응되는 경우, 마스킹 레지스터에는 각각의 섹터에 대응되는 8 비트의 데이터 값이 저장될 수 있다. 플래시 메모리로부터 데이터를 가져올 섹터에 대응되는 마스킹 레지스터의 비트 값은 1(또는 0)로 설정될 수 있다. 그리고, 플래시 메모리로부터 읽혀진 데이터 중에서 마스킹될 섹터에 대응되는 마스킹 레지스터의 비트 값은 0(또는 1)으로 설정될 수 있다. 플래시 메모리로부터 읽혀진 데이터를 마스킹하기 위한 레지스터의 세팅 예는 도 6의 참조번호 70과 같다. 레지스터에 세팅된 결과는 랜덤하게 액세스될 데이터를 선택하기 위한 선택 정보로서 사용된다.
레지스터가 세팅되고 나면 플래시 메모리로부터 호스트(900)가 요청한 데이터가 읽혀진다(S1400 단계). S1400 단계에서 읽혀진 데이터는 도 6의 참조번호 60과 같으며, 상기 데이터는 1페이지에 대응될 수 있다. S1400 단계에서 읽어 온 데 이터(60)는 플래시 인터페이스(180)를 거쳐 버퍼 메모리 제어부(160)로 제공된다. 버퍼 메모리 제어부(160)의 마스킹부(40)는 레지스터에 세팅된 값(70)에 응답해서, 플래시 메모리로부터 읽어 온 데이터(60) 중 일부를 버퍼 메모리(170)에게 선택적으로 제공한다(S1500 단계). 이어서, 버퍼 메모리(170)에 저장된 데이터는 호스트(900)에게 출력 데이터로서 출력된다(S1900 단계). S1500 단계에서 버퍼 메모리(170)에게 제공되는 마스킹 결과는 도 6의 참조번호 80과 같다. 읽혀진 데이터가 1페이지에 해당되는 경우, 마스킹 결과로서 버퍼 메모리(170)에게 제공되는 데이터는 1페이지보다 작거나 같은 크기를 갖는다. 그리고, S1900 단계에서 버퍼 메모리(170)로부터 호스트(900)로 제공되는 출력 데이터는 도 6의 참조번호 90과 같게 된다.
한편, S1100 단계에서 섹터 비트 맵 방식으로 랜덤 액세스 방식이 결정된 경우, 수순은 S1600 단계로 진행한다. S1600 단계에서는 수신된 랜덤 액세스 커멘드에 응답해서 랜덤으로 액세스될 데이터의 섹터 위치를 레지스터에 세팅한다. 본 발명에서는 섹터 비트맵 방식에서 사용될 레지스터를 섹터 비트 맵 레지스터라 부르기로 한다. 섹터 비트맵 레지스터는 버퍼 메모리 제어부(160)에 구비된 것을 이용할 수도 있고, 또는 플래시 인터페이스(180) 등에 구비된 것을 이용할 수도 있다.
랜덤 액세스될 플래시 메모리의 섹터에 대응되는 섹터 비트 맵 레지스터의 비트 값은 1(또는 0)로 설정될 수 있다. 그리고, 랜덤 액세스가 수행되지 않을 플래시 메모리의 섹터에 대응되는 섹터 비트 맵 레지스터의 비트 값은 0(또는 1)으로 설정될 수 있다. 랜덤 액세스를 수행하기 위한 섹터 비트 맵 레지스터의 세팅 예는 도 6의 참조번호 70과 같다. 레지스터에 세팅된 결과는 랜덤하게 액세스될 데이터를 선택하기 위한 선택 정보로서 사용된다.
S1600 단계에서 설정된 섹터 비트 맵 레지스터의 각각의 비트 값은, 랜덤 액세스가 수행될 섹터에 대한 어드레스를 생성하는데 사용된다. 본 발명에서는, 1개의 랜덤 액세스 커멘드에 대해 복수의 섹터들에 대한 어드레스가 생성될 수 있다. 그리고, 생성된 어드레스 각각은 도 8에 도시된 바와 같이 어드레스 포인터를 통해 다음에 액세스 될 어드레스를 각각 가리키도록 구성될 수 있다. 랜덤 액세스가 수행될 섹터에 대한 어드레스를 연속해서 생성하기 위해서는, 어드레스에 대한 연산을 내부적으로 수행하는 로직을 필요로 하다. 본 발명에서는 버퍼 메모리(170)에 저장되어 있는 FTL(즉, 랜덤 액세스 제어부(50))을 이용하여 상기 어드레스 연산을 수행한다.
도 8은 도 7에 도시된 섹터 비트 맵 방식에 의한 랜덤 액세스를 수행하기 위한 버퍼 메모리(170) 및 플래시 메모리의 어드레스 구조를 보여주는 도면이다.
도 6 및 도 8을 참조하여 랜덤 액세스가 수행될 버퍼 메모리(170) 및 플래시 메모리의 어드레스 생성 방식을 살펴보면 다음과 같다.
섹터 비트 맵 레지스터가 '10101010'으로 세팅되어 있는 경우, 플래시 메모리의 0번, 2번, 4번, 및 6번 섹터로부터 데이터가 액세스되고, 전송할 섹터의 개수는 4가 된다. 버퍼 메모리(170)가 32 비트의 데이터를 인터페이스할 수 있는 SRAM 또는 DRAM으로 구성되는 경우, FTL(즉, 랜덤 액세스 제어부(50))은 아래와 같이 버퍼 메모리(170)의 어드레스 포인터의 이동을 제어한다. 예를 들면, 버퍼 메모 리(170)의 0번 섹터에 대해 0x1000 어드레스로부터 0x107F까지의 어드레스가 할당될 수 있다. 이어서, 버퍼 메모리(170)의 어드레스 포인터는 2번 섹터에 대응되는 0x1100의 어드레스로 점프된다. 0번 및 2번 섹터에서 수행된 어드레스 포인터의 이동은, 4번 및 6번 섹터에 대해서도 동일하게 적용된다. 버퍼 메모리(170)로 전송할 섹터의 개수는 4이므로, 버퍼 메모리(170)의 어드레스 지정은 총 4회에 걸쳐 수행된다. 버퍼 메모리(170)의 섹터의 어드레스는 레지스터에 저장된 비트 정보에 따라서 마스킹부(40) 내부에 구비된 카운터에 의해 생성될 수 있다. 마스킹부(40)의 데이터 마스킹 동작은 랜덤 액세스 제어부(50)의 제어에 의해 수행된다. 버퍼 메모리(170)의 어드레스 포인터의 이동 방식은 플래시 메모리에도 적용될 수 있다.
플래시 메모리가 8 비트 플래시 메모리인 경우, 1개의 섹터는 512 바이트로 구성될 수 있고, 각각의 섹터에는 12 바이트의 스페어 영역이 추가로 할당될 수 있다. 그러므로, 플래시 메모리의 각 섹터는 524 바이트 단위로(즉, 524의 칼럼 어드레스 단위로) 할당될 수 있다. 그러므로, 버퍼 메모리(170)의 어드레스 포인터가 0번, 2번, 4번, 및 6번 섹터 순으로 점프되는 경우, 플래시 메모리의 어드레스 포인터 역시 0번, 2번, 4번, 및 6번 섹터 순으로 점프된다. 이 경우, 각각의 섹터의 시작 어드레스는 524*2만큼씩(즉, (0x20C)*2 만큼씩) 증가하게 된다.
다시 도 7을 참조하면, S1600 단계에서 섹터 비트 맵 레지스터의 각각의 비트 값이 설정되고 나면, 앞에서 설명된 방식으로 버퍼 메모리(170) 및 플래시 메모리의 어드레스 포인터를 변경해 가면서 플래시 메모리로부터 랜덤 데이터를 연속해서 읽어 온다(S1700 단계). S1700 단계에서 연속해서 수행되는 랜덤 데이터의 읽기 동작은 1개의 랜덤 액세스 커멘드에 의해 실행될 수 있다.
S1700 단계에서 읽혀진 랜덤 액세스 데이터는 버퍼 메모리(170)에게 랜덤 액세스 결과로서 제공된다. 버퍼 메모리(170)로 제공된 랜덤 액세스 결과는 대응되는 버퍼 메모리(170)의 섹터에 각각 저장된다(S1800 단계). 그리고 나서, 버퍼 메모리(170)에 저장된 데이터는 호스트(900)에게 출력 데이터로서 출력된다(S1900 단계). S1700 단계에서 버퍼 메모리(170)로 제공되는 랜덤 액세스 결과는 도 6의 참조번호 80과 같다. 그리고, S1900 단계에서 버퍼 메모리(170)로부터 호스트(900)로 제공되는 출력 데이터는 도 6의 참조번호 90과 같다.
앞에서 설명된 본 발명의 랜덤 액세스 방법은, 복수의 채널들이 구비된 다채널 SSD에서 채널의 제약 없이 각각 적용될 수 있다. 그리고, 본 발명의 랜덤 액세스 방법은, 플래시 메모리의 페이지 버퍼의 사이즈나 플래시 메모리의 플랜(plane)의 변경에도 상관없이 적용될 수 있다. 도 7에서는, 본 발명의 랜덤 액세스 방법이 사용자의 선택에 따라서 데이터 마스킹 방식과 섹터 비트맵 방식 중 하나가 적용되는 경우가 예시적으로 설명되었다. 그러나, 본 발명의 랜덤 액세스 방식은 시스템을 구현하는 데 있어서 다양한 형태로 변경될 수 있다. 예를 들면, 두 가지 랜덤 액세스 방식이 하나의 반도체 디스크 장치(SSD; 500)에 모두 탑재될 수도 있고, 두 가지 랜덤 액세스 방식 중 어느 하나만 반도체 디스크 장치(500)에 탑재될 수도 있다.
도 9는 본 발명에 따른 컴퓨팅 시스템의 구성을 보여주는 도면이다.
도 9를 참조하면, 본 발명에 따른 컴퓨팅 시스템은 버스(950)에 전기적으로 연결된 반도체 디스크 제어 장치(100), 데이터 저장 장치(300), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(600), 사용자 인터페이스(800), 그리고 마이크로프로세서(900)를 포함한다. 도 9에 도시된 반도체 디스크 제어 장치(100) 및 데이터 저장 장치(300)는 도 1 및 도 2에 도시된 반도체 디스크 장치(500)를 구성할 수 있다. 이 경우, 반도체 디스크 제어 장치(100) 및 데이터 저장 장치(300)의 상세 구성은 앞에서 설명한 것과 실질적으로 동일하다. 따라서, 동일한 구성에 대해서는 동일한 참조 번호를 부여하고 중복되는 설명은 이하 생략하기로 한다.
도 9에는 반도체 디스크 제어 장치(100) 및 데이터 저장 장치(300)가 반도체 디스크 장치(SSD)를 구성하는 경우가 예시적으로 도시되어 있다. 그러나, 반도체 디스크 제어 장치(100) 및 데이터 저장 장치(300)는 반도체 디스크 장치(SSD) 뿐만 아니라, 메모리 카드 및/또는 메모리 카드 시스템을 구성할 수 있다.
한편, 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(700)가 추가적으로 제공될 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있다. 최근 들어 이종의 불휘발성 메모리를 사용한 데이터 저장 장치들이 노트북, 데스크 탑, 서버 시장에 탑재되고 있는 추세에 있다. 이러한 시장 상황에서 본 발명은 기존에 가졌던 성능상의 한계를 대폭 향상시켜 불휘발성 메모리를 사용한 데이터 저장 장치의 저변 확대를 가속화시킬 수 있을 것이다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명에 따른 반도체 디스크 장치의 개략적인 구성을 보여주는 블록도이다.
도 2는 도 1에 도시된 반도체 디스크 제어 장치의 상세 구성을 보여주는 도면이다.
도 3은 도 2에 도시된 버퍼 메모리 및 플래시 메모리의 데이터 저장 방식을 설명하기 위한 도면이다.
도 4는 도 3에 도시된 버퍼 메모리의 업데이트 동작을 예시적으로 보여주는 도면이다.
도 5는 호스트에 의한 랜덤 데이터 액세스 요청을 설명하기 위한 도면이다.
도 6은 본 발명의 랜덤 액세스 동작시 데이터의 흐름을 보여주는 도면이다
도 7은 본 발명에 따른 플래시 메모리의 랜덤 액세스 방법을 보여주는 흐름도이다.
도 8은 도 7에 도시된 섹터 비트 맵 방식에 의한 랜덤 액세스를 수행하기 위한 버퍼 메모리 및 플래시 메모리의 어드레스 구조를 보여주는 도면이다.
도 9는 본 발명에 따른 컴퓨팅 시스템의 구성을 보여주는 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
40 : 마스킹부 50 : 랜덤 액세스 제어부(FTL)
100 : 반도체 디스크 제어 장치 110 : 중앙처리장치(CPU)
140 : 호스트 인터페이스 160 : 버퍼 메모리 제어부
170 : 버퍼 메모리 180 : 플래시 인터페이스
300 : 데이터 저장 장치 500 : 반도체 디스크 장치(SSD)
Claims (13)
- 랜덤 액세스 커멘드에 응답해서 랜덤하게 액세스 될 복수의 데이터를 레지스터에 세팅하는 단계;제 1 타입 랜덤 액세스 방식과 제 2 타입 랜덤 액세스 방식 중 하나를 선택하는 단계;상기 제 1 타입의 랜덤 액세스 방식이 선택된 경우, 제 1 단위로 데이터를 액세스하고, 상기 세팅 결과를 근거로 하여 상기 제 1 단위의 액세스 결과 중 적어도 일부를 마스킹하는 단계; 그리고상기 제 2 타입의 랜덤 액세스 방식이 선택된 경우, 상기 세팅 결과를 근거로 하여 상기 제 1 단위보다 작은 제 2 단위의 랜덤 액세스 동작을 연속으로 수행하는 단계를 포함하는 반도체 디스크 장치의 랜덤 데이터 처리 방법.
- 제 1 항에 있어서,상기 제 1 단위는 페이지이고, 상기 제 2 단위는 섹터인 반도체 디스크 장치의 랜덤 데이터 처리 방법.
- 제 1 항에 있어서,상기 제 1 단위의 액세스 결과 중 적어도 일부를 마스킹하는 단계는,상기 랜덤 액세스 커멘드에 응답해서 제 1 메모리로부터 상기 제 1 단위의 데이터를 액세스하는 단계;상기 세팅 결과를 근거로 하여 상기 액세스 결과 중 적어도 일부를 마스킹하는 단계; 그리고상기 마스킹 결과를 제 2 메모리에 저장하는 단계를 포함하는 반도체 디스크 장치의 랜덤 데이터 처리 방법.
- 제 1 항에 있어서,상기 제 2 단위의 랜덤 액세스 동작을 연속으로 수행하는 단계는,상기 세팅 결과에 응답해서 랜덤으로 액세스 될 제 1 메모리의 어드레스를 연속해서 생성하는 단계;상기 제 1 메모리의 상기 랜덤 액세스 결과가 저장될 제 2 메모리의 어드레스를 연속해서 생성하는 단계;상기 생성된 제 1 메모리의 어드레스에 대응되는 데이터를 상기 제 1 메모리로부터 연속해서 랜덤 액세스하는 단계; 그리고상기 생성된 제 2 메모리의 어드레스에 응답해서 상기 연속된 랜덤 액세스 결과를 상기 제 2 메모리에 저장하는 단계를 포함하는 반도체 디스크 장치의 랜덤 데이터 처리 방법.
- 랜덤 액세스 커멘드에 응답해서 랜덤으로 액세스될 데이터를 레지스터에 세팅하는 단계;상기 랜덤 액세스 커멘드에 응답해서 제 1 메모리로부터 데이터를 액세스하는 단계;상기 세팅 결과를 근거로 하여 상기 액세스 결과 중 적어도 일부를 마스킹하는 단계; 그리고상기 마스킹 결과를 제 2 메모리에 저장하는 단계를 포함하는 반도체 디스크 장치의 랜덤 데이터 처리 방법.
- 랜덤 액세스 커멘드에 응답해서 랜덤으로 액세스될 데이터를 레지스터에 세팅하는 단계;상기 세팅 결과에 응답해서 랜덤으로 액세스 될 제 1 메모리의 어드레스를 연속해서 생성하는 단계;상기 제 1 메모리의 상기 랜덤 액세스 결과가 저장될 제 2 메모리의 어드레스를 연속해서 생성하는 단계;상기 생성된 제 1 메모리의 어드레스에 대응되는 데이터를 상기 제 1 메모리로부터 연속해서 랜덤 액세스하는 단계; 그리고상기 생성된 제 2 메모리의 어드레스에 응답해서 상기 연속된 랜덤 액세스 결과를 상기 제 2 메모리에 저장하는 단계를 포함하는 반도체 디스크 장치의 랜덤 데이터 처리 방법.
- 삭제
- 삭제
- 적어도 하나 이상의 채널들에 전기적으로 접속된 불휘발성 메모리; 그리고랜덤 액세스 커멘드에 응답해서 랜덤하게 액세스 될 복수의 데이터를 레지스터에 세팅하고, 상기 세팅 결과를 근거로 하여 상기 복수의 데이터를 연속해서 랜덤 액세스하는 반도체 디스크 제어장치를 포함하며,상기 반도체 디스크 제어장치는,상기 랜덤 액세스 결과를 저장하는 버퍼 메모리; 그리고랜덤 액세스 커멘드에 응답해서 상기 레지스터를 세팅하고, 상기 세팅 결과를 근거로 하여 상기 연속된 랜덤 액세스가 수행될 상기 불휘발성 메모리의 어드레스와, 상기 랜덤 액세스 결과를 저장하기 위한 상기 버퍼 메모리의 어드레스를 생성하는 랜덤 액세스 제어부를 포함하며,상기 랜덤 액세스를 위해 생성된 상기 불휘발성 메모리 및 상기 버퍼 메모리의 어드레스의 포인터는 다음에 랜덤 액세스 될 어드레스 포인터를 가리키는 반도체 디스크 장치.
- 제 9 항에 있어서,상기 랜덤 액세스 제어부는 플래시 변환 계층으로 구성되는 반도체 디스크 장치.
- 제 9 항에 있어서,상기 반도체 디스크 제어장치는 상기 버퍼 메모리의 액세스 동작을 제어하는 버퍼 메모리 제어부를 더 포함하며,상기 버퍼 메모리 제어부는 상기 랜덤 액세스 제어부의 제어에 응답해서, 상기 불휘발성 메모리로부터 액세스 된 제 1 단위의 데이터 중 적어도 일부를 마스킹하는 반도체 디스크 장치.
- 제 11 항에 있어서,상기 마스킹 동작은 상기 레지스터의 세팅 결과를 근거로 하여 수행되는 반도체 디스크 장치.
- 제 11 항에 있어서,상기 버퍼 메모리 제어부는 상기 마스킹 동작을 수행하기 위한 DQM 회로(DQ input/output Mask circuit)를 포함하는 반도체 디스크 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080094785A KR101515621B1 (ko) | 2008-09-26 | 2008-09-26 | 반도체 디스크 장치 및 그것의 랜덤 데이터 처리 방법 |
| US12/338,527 US8521946B2 (en) | 2008-09-26 | 2008-12-18 | Semiconductor disk devices and related methods of randomly accessing data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080094785A KR101515621B1 (ko) | 2008-09-26 | 2008-09-26 | 반도체 디스크 장치 및 그것의 랜덤 데이터 처리 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100035408A KR20100035408A (ko) | 2010-04-05 |
| KR101515621B1 true KR101515621B1 (ko) | 2015-04-29 |
Family
ID=42058809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080094785A KR101515621B1 (ko) | 2008-09-26 | 2008-09-26 | 반도체 디스크 장치 및 그것의 랜덤 데이터 처리 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8521946B2 (ko) |
| KR (1) | KR101515621B1 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8316201B2 (en) * | 2008-12-18 | 2012-11-20 | Sandisk Il Ltd. | Methods for executing a command to write data from a source location to a destination location in a memory device |
| US8443263B2 (en) * | 2009-12-30 | 2013-05-14 | Sandisk Technologies Inc. | Method and controller for performing a copy-back operation |
| US8850114B2 (en) | 2010-09-07 | 2014-09-30 | Daniel L Rosenband | Storage array controller for flash-based storage devices |
| CN102402397B (zh) * | 2010-09-17 | 2014-12-03 | 腾讯科技（深圳）有限公司 | 存储数据的方法和装置 |
| US8607003B2 (en) * | 2011-07-15 | 2013-12-10 | International Business Machines Corporation | Memory access to a dual in-line memory module form factor flash memory |
| TWI544487B (zh) * | 2015-01-22 | 2016-08-01 | 慧榮科技股份有限公司 | 資料儲存裝置以及快閃記憶體控制方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5394537A (en) * | 1989-12-13 | 1995-02-28 | Texas Instruments Incorporated | Adaptive page placement memory management system |
| US7330970B1 (en) * | 1999-07-13 | 2008-02-12 | Microsoft Corporation | Methods and systems for protecting information in paging operating systems |
| US7853760B2 (en) * | 2003-08-07 | 2010-12-14 | Siemens Corporation | Advanced memory management architecture for large data volumes |
| US7032088B2 (en) * | 2003-08-07 | 2006-04-18 | Siemens Corporate Research, Inc. | Advanced memory management architecture for large data volumes |
| KR100528482B1 (ko) | 2003-12-31 | 2005-11-15 | 삼성전자주식회사 | 데이타를 섹터 단위로 랜덤하게 입출력할 수 있는 플래시메모리 시스템 |
| JP2006277737A (ja) | 2005-03-03 | 2006-10-12 | Matsushita Electric Ind Co Ltd | アドレス予測機能をもつ不揮発性記憶装置 |
| JP2007164355A (ja) | 2005-12-12 | 2007-06-28 | Matsushita Electric Ind Co Ltd | 不揮発性記憶装置、そのデータ読出方法及びそのデータ書込み方法 |
-
2008
- 2008-09-26 KR KR1020080094785A patent/KR101515621B1/ko active IP Right Grant
- 2008-12-18 US US12/338,527 patent/US8521946B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20100082882A1 (en) | 2010-04-01 |
| KR20100035408A (ko) | 2010-04-05 |
| US8521946B2 (en) | 2013-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11593259B2 (en) | Directed sanitization of memory | |
| KR102610395B1 (ko) | 비휘발성 메모리 장치를 포함하는 메모리 시스템 | |
| KR101486987B1 (ko) | 불휘발성 메모리를 포함하는 반도체 메모리 장치 및 불휘발성 메모리를 위한 커맨드 스케줄링 방법 | |
| US8626996B2 (en) | Solid state memory (SSM), computer system including an SSM, and method of operating an SSM | |
| US8429358B2 (en) | Method and data storage device for processing commands | |
| US9128618B2 (en) | Non-volatile memory controller processing new request before completing current operation, system including same, and method | |
| TWI432965B (zh) | 具有複數個結構之記憶體系統及其操作方法 | |
| US20190278518A1 (en) | Memory system and operating method thereof | |
| US11249897B2 (en) | Data storage device and operating method thereof | |
| KR20100100394A (ko) | 반도체 디스크 장치 그리고 그것의 데이터 기록 및 읽기 방법 | |
| US20200218653A1 (en) | Controller, data storage device, and operating method thereof | |
| KR20200085967A (ko) | 데이터 저장 장치 및 그 동작 방법 | |
| KR101515621B1 (ko) | 반도체 디스크 장치 및 그것의 랜덤 데이터 처리 방법 | |
| KR20200020464A (ko) | 데이터 저장 장치 및 그 동작 방법 | |
| KR20200121645A (ko) | 컨트롤러 및 그것의 동작 방법과 메모리 시스템 | |
| KR20200114212A (ko) | 데이터 저장 장치 및 그것의 동작 방법 | |
| KR20210144249A (ko) | 저장 장치 및 이의 동작 방법 | |
| KR102596964B1 (ko) | 맵 캐시 버퍼 크기를 가변시킬 수 있는 데이터 저장 장치 | |
| KR20100128120A (ko) | 데이터 저장 장치 및 그것의 데이터 저장 방법 | |
| US11281590B2 (en) | Controller, operating method thereof and storage device including the same | |
| KR20200015185A (ko) | 데이터 저장 장치 및 그것의 동작 방법 | |
| US11294587B2 (en) | Data storage device capable of maintaining continuity of logical addresses mapped to consecutive physical addresses, electronic device including the same, and method of operating the data storage device | |
| KR20200042780A (ko) | 데이터 저장 장치 및 그것의 동작 방법 | |
| KR20100132837A (ko) | 플래시 메모리 저장 장치 및 그것을 포함한 컴퓨팅 시스템 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20190329 Year of fee payment: 5 |