JP2003249093A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 不揮発性半導体記憶装置のメモリセルにおけ
る、多くの書込み/消去回数によって発生する欠陥セル
を回避することにおいて、データのアクセス時間を短縮
し、制御およびハードウェア構成が簡単である不揮発性
半導体記憶装置を提供する。 【解決手段】前記メモリセル内の各セクタは冗長領域を
含み、前記セクタ内の連続するデータはアドレスに順序
つけられており、前記アドレスを指定することによりア
クセス可能な不揮発性半導体記憶装置において、前記セ
クタ内で欠陥セルが発生した場合に、代替として前記冗
長領域を使うように、前記アドレスを発生するアドレス
発生手段を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体装置
に関するものであり、更に詳しくは不揮発性半導体装置
の欠陥セルの回避方法に関するものである。

【０００２】

【従来の技術】フラッシュメモリ装置は不揮発性半導体
記憶装置であり、電力が落とされても、その記憶を維持
することが可能である。しかしながら、フラッシュメモ
リ装置は、それらが耐えられる書込み/消去回数におい
て制限がある。書込み/消去回数が多くなると欠陥セル
が発生し、信頼性が低下する。よって、従来より、前記
欠陥セルを回避し、信頼性低下を抑えるフラッシュメモ
リ装置が提案されてきた。このようなフラッシュメモリ
装置の構成としては、日本特許 登録番号3226042の第6
図、第7図に記載されており、以下図８、図９を用いて
従来例の説明をする。

【０００３】図８は、従来例のメモリセルアレイ30の記
憶データ構成を示している。図８に示すようにメモリセ
ルアレイ30の記憶データは、いくつかのセクタ802に分
割されている。また、セクタ802内部はデータ領域803、
代替欠陥データ領域804、欠陥マップ領域805で構成され
る。

【０００４】図９は、従来例のフラッシュメモリ装置の
構成を示している。図９において、データ入力バッファ
901は入力データのDin（１バイト）をラッチする。デー
タ出力バッファ902はマルチプレクサ906（以下 MUXと表
記する）からのデータ（1バイト）をラッチする。ロウ
アドレスバッファ903は外部からのロウアドレスをラッ
チし、カラムアドレスバッファ904は外部からのカラム
アドレスをラッチする。ページレジスタ&センスアンプ3
1（以下 P/R&S/Aと表記する）は、読み出し時には、メ
モリセルアレイ30内の特定セクタのデータがラッチさ
れ、書込み時には、MUX905からのデータ(１バイト)が、
シーケンシャル（連続的）に1セクタ分ラッチされる。
カウンタ907はカラムアドレスバッファにラッチされて
いる値がセットされ、コントローラ911の制御信号によ
りインクリメントされる。欠陥ポインタメモリファイル
910には、図８の特定セクタの欠陥マップ805が格納され
る。欠陥データ代替ファイル909には、図８の特定セク
タの代替欠陥データ804が格納される。比較器908は、カ
ウンタ907の値と欠陥ポインタファイル910の値を比較
し、一致した場合は、欠陥データ代替ファイル909およ
び、MUX905又はMUX906に、制御信号を送る。MUX905は、
比較器908からの制御信号により、データ入力バッファ9
01のデータを、P/R&S/A31に入力するか、欠陥データ代
替ファイル909に入力するかを、切り替える。MUX906
は、比較器908からの制御信号により、データ出力バッ
ファ902に入力するデータを、P/R&S/A31のデータにする
か、欠陥データ代替ファイル909のデータにするかを、
切り替える。

【０００５】次に動作について説明する。

【０００６】データの消去はセクタ単位で行われる。図
９のロウアドレスバッファ903にラッチされているロウ
アドレスで示されたメモリセルアレイ30内の特定セクタ
は、そのセクタ内に含む全セルが一括消去される。デー
タの書込みは次のように行われる。カラムアドレスバッ
ファ904にラッチされているカラムアドレスをカウンタ9
07にセットし、カウンタ907によりそのカラムアドレス
をインクリメントさせながら、データDinを外部からデ
ータ入力バッファを通してバイト単位でシーケンシャル
（連続的）にP/R&S/A31にラッチする。P/R&S/A31にラッ
チされたデータは、ロウアドレスバッファ903にラッチ
されているロウアドレスで示されたメモリセルアレイ30
内の特定セクタに書込まれる。

【０００７】データの読み出しは、ロウアドレスバッフ
ァ903にラッチされているロウアドレスで示されたメモ
リセルアレイ30内の特定セクタのデータが、１度図９の
P/R&S/A31にラッチされ、その後、P/R&S/A31から、外部
へデータが出力される。書込みと同様に、カラムアドレ
スバッファ904にラッチされているカラムアドレスをカ
ウンタ907にセットし、カウンタ907によりそのカラムア
ドレスをインクリメントさせながら、P/R&S/A31にラッ
チされたデータを、データ出力バッファ902を通してバ
イト単位でシーケンシャル（連続的）に外部へ出力す
る。

【０００８】消去において消去できなかったセルが発生
した場合、または、書込みにおいて書込みできなかった
セルが発生した場合、そのセルを欠陥セルとして扱う。
欠陥セルが発生した場合、欠陥セルとバックアップセル
のアドレスを、図８の欠陥セルが発生したセクタの欠陥
マップ領域805内に記憶し、欠陥セルのために記憶され
なかったデータを、代替欠陥データ領域804に記憶す
る。

【０００９】データの読み出しにおいて、図９のP/R&S/
A31にラッチされたセクタのデータ中の、欠陥マップ領
域を図９の欠陥ポインタメモリファイル910に、代替欠
陥データ領域を図９の欠陥データ代替ファイル909に、
あらかじめ読み出しておく。図９のP/R&S/A31にラッチ
されたセクタのデータ領域を、図９のカウンタ907でカ
ラムアドレスを変化させることにより、シーケンシャル
（連続的）に読み出す中で、欠陥ポインタメモリファイ
ル910にある欠陥セルのカラムアドレスにカウンタのカ
ラムアドレスが達した時、欠陥セルのカラムアドレスの
データを読み出す代わりに、欠陥データ代替ファイル90
9のデータを読み出す。つまり、欠陥セルのデータを読
み出さず、代わりに記憶しておいたデータを読み出すこ
とで、欠陥セルを回避する。

【００１０】また、データの書込みも同じように、あら
かじめ欠陥マップ領域および代替欠陥データ領域を、そ
れぞれ図９の欠陥ポインタメモリファイル910と欠陥デ
ータ代替ファイル909に読み出しておく。図９のカウン
タ907でカラムアドレスを変化させることにより、図９
のP/R&S/A31にセクタのデータ領域をシーケンシャル
（連続的）に書込みする中で、欠陥ポインタメモリファ
イル910にある欠陥セルのカラムアドレスにカウンタ907
のカラムアドレスが達した時は、そのカラムアドレスに
はデータを書込まず、代わりに、欠陥データ代替ファイ
ル909に書込みを行う。P/R&S/A31にセクタのデータ領域
を書込み後、欠陥データ代替ファイル909をP/R&S/A31に
書込み、最後に、P/R&S/A31からメモリセルアレイ30へ
書込まれる。よって、欠陥セルにデータの書込みが行わ
れず、欠陥セルを回避している。

【００１１】消去も、書込みと同様に欠陥セルのカラム
アドレスを対処することで、欠陥セルを回避できる。

【００１２】

【発明が解決しようとする課題】上記のフラッシュメモ
リ装置は、カウンタ値と欠陥セルのカラムアドレスを比
較し、一致した場合は、読み出し時には欠陥セルのデー
タの代わりに代替セルのデータを出力し、書込み時には
欠陥セルの代わりに代替セルにデータを入力している。
つまり、カウンタ値と欠陥セルのカラムアドレスを比較
し、欠陥セルと代替セルを切替える時間を必要とする。
このことは、データのアクセス時間が長くなってしまう
ことを意味する。また、欠陥セルと代替セルの切替えが
必要なため、制御が複雑になり、ハードウェア構成も複
雑になる。したがって、本発明は、多くの書込み/消去
回数によって発生する欠陥セルを回避することにおい
て、データのアクセス時間を延ばすことなく、制御およ
びハードウェア構成が簡単であることを特徴とするフラ
ッシュメモリ装置を提供することを目的とする。

【００１３】

【課題を解決するための手段】この目的を達成するため
の、本発明の第１の不揮発性半導体記憶装置は、複数の
メモリセルを有し、前記メモリセルは複数のセクタに分
割され、前記セクタは冗長領域を含み、前記セクタ内の
連続するデータはアドレスに順序づけられたものである
不揮発性半導体記憶装置であって、前記セクタ内で欠陥
セルが発生した場合に、前記欠陥セルの代替セルとして
前記冗長領域を使用可能とするアドレスを発生するアド
レス発生手段を更に有することを特徴とする。また、本
発明の第２の不揮発性半導体記憶装置は、前記不揮発性
半導体記憶装置において、前記アドレス発生手段は、欠
陥セルを含まないようにアドレス初期値を設定すること
を特徴とする。また、本発明の第３の不揮発性半導体記
憶装置は、前記不揮発性半導体記憶装置において、前記
アドレス初期値を、データが記憶されているメモリ素子
の特定領域に記憶することを特徴とする。また、本発明
の第４の不揮発性半導体記憶装置は、前記不揮発性半導
体記憶装置において、前記アドレス初期値を、データが
記憶されているメモリ素子とは別の記憶媒体に記憶する
ことを特徴とする。また、本発明の第５の不揮発性半導
体記憶装置は、前記不揮発性半導体記憶装置において、
前記アドレス初期値を、複数のセクタ（ブロック）で１
つ記憶し、前記１つのアドレス初期値を、前記複数のセ
クタ（ブロック）で共用することを特徴とする。

【００１４】

【発明の実施の形態】本発明に係るフラッシュメモリ装
置およびフラッシュメモリ装置内部メモリセルアレイの
記憶データ構成の好ましい実施の形態を、添付図面と伴
に説明する。

【００１５】まず、本発明の実施形態の記憶データ構成
を図１、図２、図３を用いて説明する。図３は、本発明
の実施形態に係るメモリセルアレイ30の記憶データ構成
を示している。メモリセルアレイ30はセクタ302単位に
分割されている。ここでは、各セクタの大きさは512バ
イトで、データ領域508バイトと冗長領域4バイトで構成
されるとする。メモリセルアレイ30内には、記録再生位
置が記憶されているセクタ305が存在する。データ領域3
03には書込みされたデータを記憶する。データ領域303
には誤り訂正、ヘッダーなどの情報も含んでいる。

【００１６】冗長領域304は、欠陥セルが発生した場合
に、領域内に欠陥セルが含まれるように使用される。

【００１７】ロウアドレスにより各セクタ（302または3
05）は選択される。物理カラムアドレスによりセクタ内
部のセルに記憶されているデータがバイト単位で選択さ
れる。ここで言う、物理カラムアドレスとは外部入力さ
れたカラムアドレス（論理カラムアドレス）より生成さ
れたカラムアドレスを指す。

【００１８】図１、図２は、図３のあるセクタ302内部
のデータの記憶状態を示している。図１は、セクタ内に
欠陥セルが存在する場合（図３のセクタ1）、図２はセ
クタ内に欠陥セルが存在しない場合（図３のセクタ0,
2, 3）である。セクタ内のデータはバイト単位で区切ら
れており、各バイト単位のデータは物理カラムアドレス
により対応づけられている。

【００１９】従来のフラッシュメモリ装置では、外部入
力されたカラムアドレスが物理カラムアドレスであっ
た。しかし、本発明では、外部入力されたカラムアドレ
スを論理カラムアドレスとして扱い、欠陥セルの有無お
よび欠陥セルの場所より、論理カラムアドレスと物理カ
ラムアドレスの対応づけが変化することを特徴とする。

【００２０】図２のセクタ内に欠陥セルを含まない場合
は、物理カラムアドレスと論理カラムアドレスは同一の
ものである。つまり、従来のフラッシュメモリ装置メモ
リセルアレイのセクタの記憶構成と同じである。しか
し、図１のようにセクタ内に欠陥セルが存在する場合
は、論理カラムアドレスと物理カラムアドレスは違うも
のである。図１では、論理カラムアドレス0が物理カラ
ムアドレス152に対応し、論理カラムアドレス1〜359が
物理カラムアドレス153〜511、論理カラムアドレス360
〜507が物理カラムアドレス0〜147に対応している。こ
の対応づけは、欠陥セルがある記憶領域（物理カラムア
ドレス）を避けるように、対応づけられている。図１の
場合は、欠陥セルが物理カラムアドレス149,151に存在
するため、論理カラムアドレスの先頭（論理カラムアド
レス0）を物理カラムアドレス152に対応づけ、以後、論
理カラムアドレス1を物理カラムアドレス153、論理カラ
ムアドレス2を物理カラムアドレス154に対応づけられ、
論理カラムアドレス359（物理カラムアドレス511）以降
は、図１のように、論理カラムアドレス360を物理カラ
ムアドレス0に対応づけ、同じようにして、論理カラム
アドレス507（物理カラムアドレス147）まで対応づけら
れる。1セクタのデータは508バイトなので、物理カラム
アドレス148〜151には、データが記憶されていない。デ
ータ領域が物理カラムアドレス152〜511,0〜147であ
り、冗長領域が物理カラムアドレス148〜151ということ
である。

【００２１】つまり、欠陥セルが存在する物理カラムア
ドレス149,151が冗長領域に割り当てられるように、論
理カラムアドレスを物理カラムアドレスに対応づける。

【００２２】上記は比較的容易に実現させることができ
る。論理カラムアドレスと物理カラムアドレスの対応づ
けは、論理カラムアドレスの先頭（論理カラムアドレス
0）が物理カラムアドレスの何番（以後、この物理カラ
ムアドレスを記録再生位置と呼ぶ）に対応づけられてい
るかだけわかればよい。図１の場合は、記録再生位置は
152である。この記録再生位置を、図３のセクタ305に記
憶しておく。実際には、セクタが複数存在するため、特
定セクタを示すロウアドレスと記録再生位置を合わせて
記憶する。以上は、本発明の実施例における記憶データ
構成を示したが、次にそれを実現するためのハード構成
について説明する。

【００２３】図４は、好ましい実施例のフラッシュメモ
リ装置の構成を図示している。図４において、データ入
力バッファ401は入力データのDin（１バイト）をラッチ
する。データ出力バッファ402はページレジスタ&センス
アンプ31（以下 P/R&S/Aと表記する）からのデータ（1
バイト）をラッチする。ロウアドレスバッファ403は外
部からのロウアドレスをラッチし、論理カラムアドレス
バッファ404は外部からの論理カラムアドレスをラッチ
する。P/R&S/A31は、読み出し時には、メモリセルアレ
イ30内の特定セクタのデータがラッチされ、書込み時に
は、データ入力バッファ401からのデータ(１バイト)
が、シーケンシャル（連続的）に1セクタ分ラッチされ
る。カウンタ907は加算器405の出力がセットされ、コン
トローラ411の制御信号によりインクリメントされる。
記録再生位置ファイル408には、特定セクタの記録再生
位置が格納される。欠陥物理カラムアドレスファイル40
9には、特定セクタの欠陥セルの物理カラムアドレスが
格納される。加算器405は、記録再生位置ファイル408と
論理カラムアドレスバッファ404の値を加算し、出力す
る。加算器406は、欠陥物理カラムアドレスファイル409
の値に＋１を加算し、出力する。次に動作について説明
する。

【００２４】図５のステップS51〜S53は、図４に関連し
て用いられる読み出し動作の流れを図示している。図５
のステップS51で、外部から入力されたロウアドレスに
より選択されるセクタの記録再生位置を、図４のメモリ
セルアレイ30からP/R&S/A31を介して、記録再生位置フ
ァイル408に読み出す。図５のステップS52で、論理カラ
ムアドレスと記録再生位置ファイル408の値を加算器405
に入力し、加算器405の出力（物理カラムアドレス）
を、図４のカウンタ407にセットする。たとえば、図１
の場合は、記録再生位置は152であり、論理カラムアド
レスとして2が入力されたとすると、カウンタには物理
カラムアドレス154がセットされる。物理カラムアドレ
スは記録再生位置＋論理カラムアドレスにより求めるこ
とができる。図５のステップS53において、ロウアドレ
スによりセクタを選択し、そのセクタのデータを図４の
P/R&S/A31に読み出す。物理カラムアドレスによりP/R&S
/A31にアクセスし１バイト単位でデータ読み出しを行
う。読み出しは、物理カラムアドレスを図４のカウンタ
407によりインクリメントすることによりシーケンシャ
ル（連続的）に行う。この際、図１において、物理カラ
ムアドレスが511、2進数で”111111111”に達したら、
カウンタ407のオーバーフローを利用し、カウンタ407
を、物理カラムアドレス0、2進数で”000000000”に
し、インクリメントを続ける。このように動作すること
により、物理カラムアドレス511のデータを読み出し
後、すぐに物理カラムアドレス0のデータを読み出すこ
とができ、図１の読み出し順番矢印11のようにデータへ
のアクセスが可能となる。また、カウンタ407に対して
特別な制御を必要としないため、ハードウェア構成を簡
素化できる。

【００２５】図１では、データ領域は508バイトのた
め、物理カラムアドレス147のデータまで読み出され
る。よって、物理カラムアドレス149,151（欠陥セルの
物理カラムアドレス）のデータが読み出されることはな
い。

【００２６】図６のステップS61〜S68は、図４に関連し
て用いられる書込み動作の流れを図示している。読み出
し動作と同様に、図６のステップS61では、外部から入
力されたロウアドレスにより選択されるセクタの記録再
生位置を、図４のメモリセルアレイ30からP/R&S/A31を
介して、記録再生位置ファイル408に読み出す。図６の
ステップS62では、記録再生位置と論理カラムアドレス
より、カウンタ407に物理カラムアドレスをセットす
る。

【００２７】図６のステップS63で、物理カラムアドレ
スにより1バイト単位で図４のP/R&S/A31へデータ書込み
を行う。書込みは、物理カラムアドレスを図４のカウン
タ407によりインクリメントすることによりシーケンシ
ャル（連続的）に行う。この際、読み出し動作と同様
に、物理カラムアドレスが511、2進数で”111111111”
に達したら、カウンタ407のオーバーフローを利用し、
カウンタ407を、物理カラムアドレス0、2進数で”00000
0000”にし、インクリメントを続ける。読み出し動作と
同様に、図１の書込み順番矢印11のようにデータをアク
セスさせることができる。また、カウンタ407に対して
特別な制御を必要としないため、ハードウェア構成を簡
素化できる。

【００２８】P/R&S/A31への書込み終了後、ロウアドレ
スによりセクタを選択し、P/R&S/A31からメモリセルア
レイ30への書込みを行う。図６のステップS64におい
て、メモリセルアレイ30へのデータ書込みが成功したか
を、書込んだデータを読み出し検証する。書込みが成功
しなかった場合は、再度P/R&S/A31からメモリセルアレ
イ30への書込みを行うことになる。既定された回数だけ
再書込みを行っても、書込みが成功しなかった場合は、
図６のステップS65で、書込みできなかったセル（欠陥
セル）の物理カラムアドレスを欠陥物理カラムアドレス
ファイル409に読み出す。たとえば、図１の場合は、欠
陥セルの物理カラムアドレス149,151が読み出される。
このように、欠陥セルが複数存在した場合（複数の欠陥
セルにより複数の物理カラムアドレスが読み出された場
合）、図６のステップS66で、それらの物理カラムアド
レスが冗長領域の物理カラムアドレス幅に収まっている
かを検証する。たとえば、図１では、冗長領域の物理カ
ラムアドレス幅は4なので、連続する4つの物理カラムア
ドレスにおいて欠陥セルが発生した場合は、冗長領域の
物理カラムアドレス幅に収まっていると言える。欠陥セ
ルの物理カラムアドレスが149,151なので、冗長領域の
物理カラムアドレス幅4に収まっている。

【００２９】図６のステップS66において、欠陥セルの
物理カラムアドレスが冗長領域の物理カラムアドレス幅
に収まっていない場合は、選択されたセクタは使用不可
とする。収まっている場合は、図６のステップS67で、
図６のステップS5で読み出された欠陥セルの物理カラム
アドレス（複数ある場合は、その中で最大値の物理カラ
ムアドレス）に、図４の加算器406を用いて+1を加算
し、その物理カラムアドレスを、記録再生位置として、
図４の記録再生位置ファイル408に書込む。記録再生位
置ファイル408に書込み後、その値を選択されたセクタ
の記録再生位置としてメモリセルアレイ30に書込む。図
６のステップS68で、あらためてデータを書込むため
に、選択されたセクタのメモリセルアレイ30に1度書込
まれたデータを消去する。図６のステップS62に戻っ
て、図６のステップS67において記録再生位置ファイル4
08に書込まれた記録再生位置と論理カラムアドレスよ
り、図４のカウンタ407に物理カラムアドレスをセット
し、図６のステップS63において、再度メモリセルアレ
イ30への書込みを行う。

【００３０】上記は、欠陥セルが一部分に集中的に発生
するような場合に、非常に有効である。それは、集中的
に発生した複数の欠陥セルが冗長領域に収まっている場
合、この複数の欠陥セルを回避するために、特定セクタ
を示すロウアドレスと１つの記録再生位置だけ記憶して
おけばよく、従来の欠陥セルごとの欠陥マップ（欠陥セ
ルと代替セルのアドレス）、代替欠陥データ（代替セル
の記憶データ）は必要ないため、欠陥セル回避のための
記憶データの容量を削減できるためである。

【００３１】また、上記は、冗長領域の物理カラムアド
レス幅を大きくすること、つまり、冗長領域のサイズを
大きくすることにより、複数の欠陥セルを回避できる確
率を上げることが可能である。

【００３２】図７のステップS71〜S75は、図４に関連し
て用いられる消去動作の流れを図示している。図７のス
テップS71で、外部入力されたロウアドレスによりメモ
リセルアレイ30内で選択されたセクタを消去する。図７
のステップS72〜S75は書込み動作の流れと共通している
部分である。図７のステップS72において、選択された
セクタの消去が成功したかを、セクタのデータを読み出
し検証する。消去が成功しなかった場合は、再度消去を
行うことになる。既定された回数だけ消去を行っても、
消去が成功しなかった場合は、図７のステップS73に移
る。図７のステップS73で、消去できなかったセル（欠
陥セル）の物理カラムアドレスを欠陥物理カラムアドレ
スファイル409に読み出す。この時、欠陥セルが複数存
在した場合（複数の欠陥セルにより複数の物理カラムア
ドレスが読み出された場合）、図７のステップS74で、
それらの物理カラムアドレスが冗長領域の物理カラムア
ドレス幅に収まっているかを検証する。図７のステップ
S74において、欠陥セルの物理カラムアドレスが冗長領
域の物理カラムアドレス幅に収まっていない場合は、選
択されたセクタは使用不可とする。収まっている場合
は、図７のステップS75で、図７のステップS73で読み出
された欠陥セルの物理カラムアドレス（複数ある場合
は、その中で最大値の物理カラムアドレス）に、図４の
加算器406を用いて+1を加算し、その物理カラムアドレ
スを、記録再生位置として、図４の記録再生位置ファイ
ル408に書込む。記録再生位置ファイルに書込み後、そ
の値を選択されたセクタの記録再生位置としてメモリセ
ルアレイ30に書込む。

【００３３】上記は、集中的に発生した複数の欠陥セル
が冗長領域に収まっている場合、この複数の欠陥セルを
回避するために、特定セクタを示すロウアドレスと１つ
の記録再生位置だけ記憶しておけばよく、従来の欠陥セ
ルごとの欠陥マップ（欠陥セルと代替セルのアドレ
ス）、代替欠陥データ（代替セルの記憶データ）は必要
ないため、欠陥セル回避のための記憶データの容量を削
減できる。

【００３４】また、冗長領域の物理カラムアドレス幅を
大きくすること、つまり、冗長領域のサイズを大きくす
ることにより、複数の欠陥セルを回避できる確率を上げ
ることが可能である。

【００３５】実施例では、記録再生位置をメモリセルア
レイに記憶している。このような場合、記録再生位置の
信頼性をますために、誤り訂正や多重記録を行い、冗長
度をまして記憶するとよい。

【００３６】また、実施例では、記録再生位置をメモリ
セルアレイに記憶しているが、記録再生位置を別の記憶
媒体に記憶しておいてもよい。

【００３７】また、実施例では、記録再生位置をデータ
の読み出し、書込みごとにメモリセルアレイから読み出
しているが、フラッシュメモリ装置に電源が入った時点
で、すべてのセクタの記録再生位置を読み出しておいて
もよい。このようにすると、データの読み出し、書込み
時ごとの記録再生位置読み出しの時間を削減できる。

【００３８】また、実施例では、記録再生位置を、フラ
ッシュメモリ装置の使用時に書込んでいるが、メモリセ
ル素子の製造検査時にメモリセルアレイ全体を検査して
書込んでもよい。また、実施例では、セクタごとに記録
再生位置を記憶しているが、複数のセクタ（ブロック）
で１つの記録再生位置を共用し、記憶しておいてもよ
い。このようにすると、記録再生位置の容量を少なくで
きる。また、実施例では、記録再生位置を、物理カラム
アドレス単位で記憶しているが、物理カラムアドレスの
上位ビット単位で記憶してもよい。たとえば、図１、図
２ではセクタの大きさが512バイトなので、物理カラム
アドレスは9ビット（2の9乗＝512）であるが、その9ビ
ットの内の上位7bit単位（物理カラムアドレス4つ単
位）で記憶する。このようにすると、記録再生位置の容
量を少なくできる。

【００３９】

【発明の効果】以上に説明したように、本発明によれ
ば、フラッシュメモリ装置の多くの書込み/消去回数に
よって発生する欠陥セルを、セクタ内の冗長領域をメモ
リセル上で移動させ、冗長領域に欠陥セルを取込むこと
により、欠陥セルを回避できる。よって、欠陥セルを含
むセクタを使用不可セクタとして扱うことなく、メモリ
セルの資源を有効に活用できる。

【００４０】また、本発明によれば、従来のカウンタ値
と欠陥セルのカラムアドレスを比較し、欠陥セルと代替
セルの切替え時間が必要ないため、データの高速アクセ
スが可能である。

【００４１】また、本発明によれば、欠陥セルの回避の
ために、従来の欠陥セルと代替セルの切替えが必要な
く、カウンタにセットする値を制御するだけでよいた
め、制御およびハードウェア構成を簡素化できる。

【００４２】また、本発明によれば、欠陥セルが一部分
に集中的に発生するような場合において、その集中的に
発生した複数の欠陥セルが冗長領域に収まっていれば、
この複数の欠陥セルを回避するために、特定セクタまた
は複数セクタ（ブロック）を示すアドレスと１つの記録
再生位置だけ記憶しておけばよく、従来の欠陥セルごと
の欠陥マップ（欠陥セルと代替セルのアドレス）、代替
欠陥データ（代替セルの記憶データ）は必要ないため、
欠陥セル回避のための記憶データの容量を削減できる。

【００４３】また、本発明によれば、フラッシュメモリ
装置のメモリセル素子の製造検査時に、メモリセルアレ
イ全体を検査して、記録再生位置を記憶することによ
り、初期欠陥セルを避けて使えるので歩留まりを向上さ
せることができる。

【図面の簡単な説明】

【図１】 本発明のー実施例によるフラッシュメモリ装
置のセクタのデータ構成図である。

【図２】 本発明のー実施例によるフラッシュメモリ装
置のセクタのデータ構成図である。

【図３】 本発明の一実施例によるフラッシュメモリ装
置のメモリセルアレイ内部のデータ構成図である。

【図４】 本発明の一実施例によるフラッシュメモリ装
置の概略ブロック図である。

【図５】 本発明の一実施例によるフラッシュメモリ装
置の読み出し動作の流れを説明するフローチャートであ
る。

【図６】 本発明の一実施例によるフラッシュメモリ装
置の書込み動作の流れを説明するフローチャートであ
る。

【図７】 本発明の一実施例によるフラッシュメモリ装
置の消去動作の流れを説明するフローチャートである。

【図８】 従来のフラッシュメモリ装置のメモリセルア
レイ内部のデータ構成図である。

【図９】 従来のフラッシュメモリ装置の概略ブロック
図である。

【符号の説明】

11 欠陥セルがある場合の書込み、読み出し順番 21 欠陥セルがない場合の書込み、読み出し順番 30 メモリセルアレイ 31 ページレジスタ & センスアンプ 302 データが記憶されるセクタ 303 データが記憶されるセクタのデータ領域 304 データが記憶されるセクタの冗長領域 305 記録再生位置が記憶されるセクタ 401 データ入力バッファ 402 データ出力バッファ 403 ロウアドレスバッファ 404 論理カラムアドレスバッファ 405 加算器 406 加算器 407 カウンタ 408 記録再生位置ファイル 409 欠陥物理カラムアドレスファイル 411 コントローラ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AA01 AD13 AE05 5L106 AA10 CC05 CC13 CC16 CC21 CC32 FF05 GG05

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルを有し、前記メモリセ
   ルは複数のセクタに分割され、前記セクタは冗長領域を
   含み、前記セクタ内の連続するデータはアドレスに順序
   づけられたものである不揮発性半導体記憶装置であっ
   て、 前記セクタ内で欠陥セルが発生した場合に、前記欠陥セ
   ルの代替セルとして前記冗長領域を使用可能とするアド
   レスを発生するアドレス発生手段を更に有することを特
   徴とする不揮発性半導体記憶装置。
2. 【請求項２】 前記アドレス発生手段は、欠陥セルを含
   まないようにアドレス初期値を設定することを特徴とす
   る請求項１に記載の不揮発性半導体記憶装置。
3. 【請求項３】 前記アドレス初期値を、データが記憶さ
   れているメモリ素子の特定領域に記憶することを特徴と
   する請求項２に記載の不揮発性半導体記憶装置。
4. 【請求項４】 前記アドレス初期値を、データが記憶さ
   れているメモリ素子とは別の記憶媒体に記憶することを
   特徴とする請求項２に記載の不揮発性半導体記憶装置。
5. 【請求項５】 前記アドレス初期値を、複数のセクタ
   （ブロック）で１つ記憶し、前記１つのアドレス初期値
   を、前記複数のセクタ（ブロック）で共用することを特
   徴とする請求項２に記載の不揮発性半導体記憶装置。