JP2011192879A - 不揮発性記憶装置および不揮発性記憶装置の製造方法 - Google Patents
不揮発性記憶装置および不揮発性記憶装置の製造方法 Download PDFInfo
- Publication number
- JP2011192879A JP2011192879A JP2010058969A JP2010058969A JP2011192879A JP 2011192879 A JP2011192879 A JP 2011192879A JP 2010058969 A JP2010058969 A JP 2010058969A JP 2010058969 A JP2010058969 A JP 2010058969A JP 2011192879 A JP2011192879 A JP 2011192879A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor pillar
- electrode film
- memory device
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】本発明は、集積度が高い不揮発性記憶装置および不揮発性記憶装置の製造方法を提供する。
【解決手段】それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体と、前記積層体を貫く半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられたチャージトラップ膜と、を備え、前記電極膜は、前記積層体の積層方向に対して直交する一の方向に延び、相互に離隔して複数本設けられ、共通の前記電極膜に交わり隣り合う２本の前記半導体ピラーは、前記電極膜の幅方向における相互に異なる位置で交わっていることを特徴とする不揮発性記憶装置が提供される。
【選択図】図１
【解決手段】それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体と、前記積層体を貫く半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられたチャージトラップ膜と、を備え、前記電極膜は、前記積層体の積層方向に対して直交する一の方向に延び、相互に離隔して複数本設けられ、共通の前記電極膜に交わり隣り合う２本の前記半導体ピラーは、前記電極膜の幅方向における相互に異なる位置で交わっていることを特徴とする不揮発性記憶装置が提供される。
【選択図】図１
Description
本発明は、不揮発性記憶装置および不揮発性記憶装置の製造方法に関する。
従来の不揮発性記憶装置（メモリ）においては、シリコン基板上の２次元平面内に素子を集積させてきた。メモリの記憶容量を増加させるために１つの素子の寸法を小さくする（微細化する）ことが行われているが、近年その微細化もコスト的、技術的に困難なものになってきた。
これに対し、不揮発性記憶装置（メモリ）の記憶容量を増加させるために、一括加工型３次元積層メモリセルが提案されている（例えば、特許文献１参照）。この方法によれば積層数によらず、積層メモリを一括して形成することが可能なため、コストの増加を抑えることが可能となる。
この一括加工型３次元積層メモリにおいては、交互に積層された絶縁膜と電極膜とを有する積層体と、積層体を貫通する半導体ピラー（シリコンピラー）と、半導体ピラー（シリコンピラー）と電極膜との間の電荷蓄積層（記憶層；チャージトラップ膜）と、が設けられ、これにより、半導体ピラー（シリコンピラー）と各電極膜との交差部にメモリセルが設けられる。
ところが、近年においてはこのような積層型不揮発性記憶装置においても、平面内にメモリセルをより稠密に配置し一層の高集積化を図ることが望まれていた。
ところが、近年においてはこのような積層型不揮発性記憶装置においても、平面内にメモリセルをより稠密に配置し一層の高集積化を図ることが望まれていた。
本発明は、集積度が高い不揮発性記憶装置および不揮発性記憶装置の製造方法を提供する。
本発明の一態様によれば、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体と、前記積層体を貫く半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられたチャージトラップ膜と、を備え、前記電極膜は、前記積層体の積層方向に対して直交する一の方向に延び、相互に離隔して複数本設けられ、共通の前記電極膜に交わり隣り合う２本の前記半導体ピラーは、前記電極膜の幅方向における相互に異なる位置で交わっていることを特徴とする不揮発性記憶装置が提供される。
また、本発明の他の一態様によれば、それぞれ複数の絶縁膜及び犠牲膜が交互に積層された積層体を形成する工程と、前記積層体の積層方向に延びる複数の貫通ホールを形成する工程と、前記貫通ホールに半導体ピラーを形成する工程と、前記積層体の積層方向に延びるトレンチを形成する工程と、前記トレンチを介して前記犠牲膜を選択的に除去する工程と、前記半導体ピラーの外周面側にチャージトラップ膜を形成する工程と、前記絶縁膜の積層方向において前記絶縁膜と前記絶縁膜との間に複数の電極膜を形成する工程と、を備え、前記電極膜を形成する工程において、前記電極膜は、前記絶縁膜の積層方向に対して直交する一の方向に延び、相互に離隔して複数本形成され、前記貫通ホールを形成する工程において、前記一の方向に隣り合う２つの前記貫通ホールは、共通の前記電極膜の幅方向における相互に異なる位置で交わるように形成されることを特徴とする不揮発性記憶装置の製造方法が提供される。
本発明によれば、集積度が高い不揮発性記憶装置および不揮発性記憶装置の製造方法が提供される。
以下、図面を参照しつつ、本発明の実施の形態について例示をする。
図１は、第１の実施形態に係る不揮発性記憶装置を例示するための模式斜視図である。 なお、煩雑となるのを避けるため、原則として導電部分のみを示し、絶縁部分は省略している。
図２は、第１の実施形態に係る不揮発性記憶装置を例示するための模式断面図である。 なお、図２（ａ）はビットラインＢＬ方向（図１におけるＹ方向）から見た図、図２（ｂ）はワードラインＷＬ方向（図１におけるＸ方向）から見た図、図２（ｃ）は図２（ａ）におけるＡ−Ａ矢視断面図、図２（ｄ）は図２（ｂ）におけるＢ−Ｂ矢視断面図、図２（ｅ）は図２（ａ）におけるＣ部の模式拡大図である。
また、図中のＸ、Ｙ、Ｚは直交座標系を表し、シリコン基板１１の上面に対して垂直な方向、すなわち、上下方向をＺ方向とし、シリコン基板１１の上面に平行な水平方向であって、ワードラインＷＬ方向をＸ方向、ビットラインＢＬ方向をＹ方向としている。なお、後述する他の実施形態においても同様である。
図１は、第１の実施形態に係る不揮発性記憶装置を例示するための模式斜視図である。 なお、煩雑となるのを避けるため、原則として導電部分のみを示し、絶縁部分は省略している。
図２は、第１の実施形態に係る不揮発性記憶装置を例示するための模式断面図である。 なお、図２（ａ）はビットラインＢＬ方向（図１におけるＹ方向）から見た図、図２（ｂ）はワードラインＷＬ方向（図１におけるＸ方向）から見た図、図２（ｃ）は図２（ａ）におけるＡ−Ａ矢視断面図、図２（ｄ）は図２（ｂ）におけるＢ−Ｂ矢視断面図、図２（ｅ）は図２（ａ）におけるＣ部の模式拡大図である。
また、図中のＸ、Ｙ、Ｚは直交座標系を表し、シリコン基板１１の上面に対して垂直な方向、すなわち、上下方向をＺ方向とし、シリコン基板１１の上面に平行な水平方向であって、ワードラインＷＬ方向をＸ方向、ビットラインＢＬ方向をＹ方向としている。なお、後述する他の実施形態においても同様である。
本実施の形態に係る不揮発性記憶装置１は、電極膜と絶縁膜とが交互に積層された積層体内に複数本の半導体ピラーＳＰが設けられた３次元積層型のフラッシュメモリである。 この様な不揮発性記憶装置１においては、ゲート電極に電圧を印加することによって形成される空乏層をつないでチャネルを形成するので、チャネルに通常電子が存在しない。そのため、非選択セルにパス電圧（Ｖｐａｓｓ）が印加されてもProgram DisturbやRead Disturbによる誤動作を起こしにくいという特徴がある。また、チャネルがＰ−型なので消去時にシリコン基板からホールを容易に引き込むことができる。そのため、消去特性がよい。
そして、本実施の形態に係る不揮発性記憶装置１は、図２（ｃ）、（ｄ）、後述する図３に示すように、Ｚ方向から見て、半導体ピラーＳＰを千鳥状に配設させている。そのため、半導体ピラーＳＰ同士の間の最短距離が一定値以上となるようにしつつ、より稠密な配置とすることができるので、一層の高集積化を図ることができる。また、ビットラインＢＬ、ソースラインＳＬへの接続を容易とすることができる。なお、半導体ピラーＳＰの配設形態に関する詳細は後述する。
以下、本実施の形態に係る不揮発性記憶装置１の構成について例示をする。
図１、図２に示すように、本実施の形態に係る不揮発性記憶装置１には、例えば単結晶シリコンからなるシリコン基板１１が設けられている。シリコン基板１１の表層部分には、イオン・インプランテーションによりソースラインＳＬが形成されている。
図１、図２に示すように、本実施の形態に係る不揮発性記憶装置１には、例えば単結晶シリコンからなるシリコン基板１１が設けられている。シリコン基板１１の表層部分には、イオン・インプランテーションによりソースラインＳＬが形成されている。
シリコン基板１１上には、メモリ積層体ＭＬが設けられている。メモリ積層体ＭＬにおいては、複数の絶縁膜１４とセレクトゲートＳＧと複数のワードラインＷＬ（電極膜）とが交互に設けられている。絶縁膜１４はワードラインＷＬ同士を絶縁する層間絶縁膜として機能する。また、ワードラインＷＬ（電極膜）は、メモリ積層体ＭＬの積層方向（Ｚ方向）に対して直交するＸ方向に延び、相互に離隔して複数本設けられている。なお、図２（ａ）、（ｂ）に示す例では、ワードラインＷＬは４層設けられているが、本発明はこれに限定されない。
また、更に、最上層のセレクトゲートＳＧの上方には、絶縁膜１７及び絶縁膜１６がこの順に積層されている。
また、更に、最上層のセレクトゲートＳＧの上方には、絶縁膜１７及び絶縁膜１６がこの順に積層されている。
ワードラインＷＬは消去ブロック単位で分断されており、消去ブロック内ではＸＹ平面に平行な１枚の導電膜となっている。ワードラインＷＬは、例えば、タングステンなどから形成されているものとすることができる。
絶縁膜１４は、絶縁材料、例えば、シリコン酸化物などから形成されているものとすることができる。
絶縁膜１６は、絶縁材料、例えば、シリコン窒化物などから形成されているものとすることができる。
絶縁膜１７は、絶縁材料、例えば、シリコン酸化物などから形成されているものとすることができる。
なお、各膜間の任意の位置に、例えばシリコン窒化物からなるストッパ膜等、プロセス上必要な膜が適宜設けられていてもよい。
絶縁膜１６は、絶縁材料、例えば、シリコン窒化物などから形成されているものとすることができる。
絶縁膜１７は、絶縁材料、例えば、シリコン酸化物などから形成されているものとすることができる。
なお、各膜間の任意の位置に、例えばシリコン窒化物からなるストッパ膜等、プロセス上必要な膜が適宜設けられていてもよい。
そして、メモリ積層体ＭＬには、積層方向（Ｚ方向）に延びる複数本の貫通ホール１８が形成されている。各貫通ホール１８はメモリ積層体ＭＬ全体を貫いている。各貫通ホール１８の内部には、半導体ピラーとしての半導体ピラーＳＰが埋設されている。
半導体ピラーＳＰは、半導体、例えば、ボロンがドープされた多結晶シリコンから形成されているものとすることができる。この場合、ボロン濃度は、１０１７〜１０１８ｃｍ−３とすることができる。なお、半導体ピラーＳＰは他の半導体材料、例えば、アモルファスシリコン、ポリシリコンによって形成されていてもよく、また、これらの半導体材料には不純物がドープされていてもよく、ドープされていなくてもよい。
半導体ピラーＳＰの形状は、Ｚ方向に延びる柱形であり、例えば円柱形である。
この場合、半導体ピラーＳＰを同心状の二重構造とすることができる。すなわち、各半導体ピラーＳＰにおいて、その中心軸を含む中心部分と、中心部分の周囲を囲む外周部分とを設けるようにすることができる。中心部分及び外周部分は、それぞれ、半導体ピラーＳＰの全長にわたって延びている。半導体ピラーＳＰの外周部分は、不純物、例えばリンを含有したシリコンによって形成されており、半導体部分として機能する。すなわち、外周部分は、その近傍に配置された電極膜の電位に応じて、反転層が形成されて電流を流したり、空乏層が形成されて電流を遮断したりする。一方、半導体ピラーＳＰの中心部分は、不純物及び酸素を含有したシリコンによって形成されており、中心部分の酸素濃度は、単体のシリコン（Ｓｉ）と二酸化珪素（ＳｉＯ２）との間である。これにより、中心部分は、外周部分よりも高抵抗な半導体部分として機能する。すなわち、中心部分は、外周部分から伸びてきた空乏層を停止させて各メモリトランジスタのしきい値を安定させるとともに、ある程度の駆動電流を流すことができる。そのため、不揮発性記憶装置１を高集積化して半導体ピラーＳＰを細くしても、メモリセルのしきい値を安定させつつ、駆動電流を確保することができる。
この場合、半導体ピラーＳＰを同心状の二重構造とすることができる。すなわち、各半導体ピラーＳＰにおいて、その中心軸を含む中心部分と、中心部分の周囲を囲む外周部分とを設けるようにすることができる。中心部分及び外周部分は、それぞれ、半導体ピラーＳＰの全長にわたって延びている。半導体ピラーＳＰの外周部分は、不純物、例えばリンを含有したシリコンによって形成されており、半導体部分として機能する。すなわち、外周部分は、その近傍に配置された電極膜の電位に応じて、反転層が形成されて電流を流したり、空乏層が形成されて電流を遮断したりする。一方、半導体ピラーＳＰの中心部分は、不純物及び酸素を含有したシリコンによって形成されており、中心部分の酸素濃度は、単体のシリコン（Ｓｉ）と二酸化珪素（ＳｉＯ２）との間である。これにより、中心部分は、外周部分よりも高抵抗な半導体部分として機能する。すなわち、中心部分は、外周部分から伸びてきた空乏層を停止させて各メモリトランジスタのしきい値を安定させるとともに、ある程度の駆動電流を流すことができる。そのため、不揮発性記憶装置１を高集積化して半導体ピラーＳＰを細くしても、メモリセルのしきい値を安定させつつ、駆動電流を確保することができる。
また、半導体ピラーＳＰは、中実状であってもよいし、筒状（中空パイプ状）であってもよい。筒状（中空パイプ状）とすれば、ゲート電極で制御する半導体ピラーＳＰの肉厚が積層されたメモリセル間で等しくなるので、しきい値電圧（Ｖｔｈ）のばらつきを抑制するのに有効である。
半導体ピラーＳＰの断面形状は、特に限定されないが、断面形状を円形とすれば、後述するトンネル酸化膜２４、チャージトラップ膜２３、チャージブロック膜２２における曲率半径を略一定とすることができる。
また、断面形状を楕円形とすれば、長軸方向に大きな半導体ピラーＳＰを形成することができる。この場合、ワードラインＷＬ方向（図１におけるＸ方向）を長軸方向とすれば、ワードラインＷＬの幅方向（Ｙ方向）寸法を小さくすることができる。
また、半導体ピラーＳＰはメモリ積層体ＭＬの積層方向全長にわたって設けられており、その下端部はシリコン基板１１のソースラインＳＬに接続されている。
また、断面形状を楕円形とすれば、長軸方向に大きな半導体ピラーＳＰを形成することができる。この場合、ワードラインＷＬ方向（図１におけるＸ方向）を長軸方向とすれば、ワードラインＷＬの幅方向（Ｙ方向）寸法を小さくすることができる。
また、半導体ピラーＳＰはメモリ積層体ＭＬの積層方向全長にわたって設けられており、その下端部はシリコン基板１１のソースラインＳＬに接続されている。
また、図２（ｅ）に示すように、メモリ積層体ＭＬにおいては、貫通ホール１８の外周面側に、トンネル酸化膜２４、チャージトラップ膜２３、チャージブロック膜２２がこの順に積層されている。すなわち、トンネル酸化膜２４、チャージトラップ膜２３、チャージブロック膜２２は、半導体ピラーＳＰとワードラインＷＬとの間にも配置されており、チャージブロック膜２２はワードラインＷＬに接し、トンネル酸化膜２４は半導体ピラーＳＰに接している。そして、ワードラインＷＬの半導体ピラーＳＰが交わる部分がゲート電極となる。
なお、煩雑化を避けるため図２（ａ）〜（ｄ）においては、トンネル酸化膜２４、チャージトラップ膜２３、チャージブロック膜２２を一体的に表している。
なお、煩雑化を避けるため図２（ａ）〜（ｄ）においては、トンネル酸化膜２４、チャージトラップ膜２３、チャージブロック膜２２を一体的に表している。
チャージブロック膜２２は、不揮発性記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜であり、高誘電率材料、例えば、誘電率がチャージトラップ膜２３を形成する材料の誘電率よりも高い誘電率を有する材料によって形成されており、例えば、アルミナによって形成されている。
チャージトラップ膜２３は電荷を保持する能力がある膜であり、例えば、電子のトラップサイトを含む膜であり、例えば、シリコン窒化膜である。
トンネル酸化膜２４は、通常は絶縁性であるが、不揮発性記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、単層のシリコン酸化膜又はＯＮＯ膜（oxide-nitride-oxide膜：酸化物−窒化物−酸化物膜）によって構成されている。
チャージトラップ膜２３は電荷を保持する能力がある膜であり、例えば、電子のトラップサイトを含む膜であり、例えば、シリコン窒化膜である。
トンネル酸化膜２４は、通常は絶縁性であるが、不揮発性記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、単層のシリコン酸化膜又はＯＮＯ膜（oxide-nitride-oxide膜：酸化物−窒化物−酸化物膜）によって構成されている。
この場合、トンネル酸化膜２４とチャージブロック膜２２とでは曲率半径が異なり、曲率半径の小さいトンネル酸化膜２４により強く電界を集中させることができる。そのため、平面ＭＯＮＯＳ構造に比べて大幅にＷ／Ｅ特性を改善することができる。また、ＭＬＣ(multi-level cell)動作を行うのに有効である。
また、半導体ピラーＳＰの上端部には、砒素がイオン注入されたドレイン領域部１５が設けられている。
更にまた、メモリ積層体ＭＬ上には、絶縁膜１９及び絶縁膜１９内に埋設されたプラグＰ１が設けられている。絶縁膜１９は、プラグＰ１を埋設させるようにして設けられるとともに、図２（ｂ）に示すように、Ｙ方向においてメモリ積層体ＭＬを分割するように設けられている。
更にまた、メモリ積層体ＭＬ上には、絶縁膜１９及び絶縁膜１９内に埋設されたプラグＰ１が設けられている。絶縁膜１９は、プラグＰ１を埋設させるようにして設けられるとともに、図２（ｂ）に示すように、Ｙ方向においてメモリ積層体ＭＬを分割するように設けられている。
絶縁膜１９は、絶縁材料、例えば、ＴＥＯＳ／Ｏ３などから形成されているものとすることができる。
プラグＰ１は、タングステンなどの金属から形成されているものとすることができる。
プラグＰ１は、タングステンなどの金属から形成されているものとすることができる。
そして、これらの上には、Ｙ方向に延びる複数本のビットラインＢＬが設けられている。ビットラインＢＬは金属によって形成されている。各ビットラインＢＬは、Ｙ方向に沿って配設された各列の半導体ピラーＳＰの直上域を通過するように配設されており、プラグＰ１を介して半導体ピラーＳＰの上端部に接続されている。これにより、半導体ピラーＳＰは、ビットラインＢＬとソースラインＳＬとの間に接続される。また、半導体ピラーＳＰは、Ｙ方向に延びる列ごとに、異なるビットラインＢＬに接続されている。また、ビットラインＢＬ上及びビットラインＢＬ同士の間には絶縁層２０が設けられ、さらにその上面には配線２５、２６及び絶縁層２７、２８が適宜設けられている。また、ビットラインＢＬ、ワードラインＷＬなどの配線のための図示しないプラグが適宜設けられている。
このような積層型の不揮発性記憶装置には、以下に示すような利点がある。
（１）積層数に対して工程数が殆ど増えないので積層するほどビットあたりの製造コストを低下させることができる。
（２）半導体ピラー（シリコンチャネル）をトンネル酸化膜、チャージトラップ膜、チャージブロック膜、ゲート電極が順次取り囲む構成となるため、チャージブロック膜に比べて曲率半径の小さいトンネル酸化膜に電界を集中させることができる。そのため、平面ＭＯＮＯＳ構造に比べてメモリセルに対する書き込み消去の速度特性（Ｗ／Ｅ特性）を大幅に改善することができる。
（１）積層数に対して工程数が殆ど増えないので積層するほどビットあたりの製造コストを低下させることができる。
（２）半導体ピラー（シリコンチャネル）をトンネル酸化膜、チャージトラップ膜、チャージブロック膜、ゲート電極が順次取り囲む構成となるため、チャージブロック膜に比べて曲率半径の小さいトンネル酸化膜に電界を集中させることができる。そのため、平面ＭＯＮＯＳ構造に比べてメモリセルに対する書き込み消去の速度特性（Ｗ／Ｅ特性）を大幅に改善することができる。
しかしながら、このような積層型の不揮発性記憶装置においては、基板に垂直に立てた半導体ピラー（シリコンチャネル）の側壁にＭＯＮＯＳ構造を形成する必要がある。そのため、隣り合う半導体ピラー（シリコンチャネル）間の距離を縮めることが難しく、ハーフピッチで６５〜５０ｎｍ（ナノメートル）程度が微細化の限界になるという平面上のセル配置の制約がある。また、その結果として、積層数が１０以上に達してしまうという問題もある。
そこで、本実施の形態に係る不揮発性記憶装置１においては、以下に例示をするような半導体ピラーＳＰの配設形態とすることで、平面内にメモリセルをより稠密に配置し一層の高集積化を図るようにしている。
そこで、本実施の形態に係る不揮発性記憶装置１においては、以下に例示をするような半導体ピラーＳＰの配設形態とすることで、平面内にメモリセルをより稠密に配置し一層の高集積化を図るようにしている。
次に、半導体ピラーＳＰの配設形態についてさらに例示をする。
図３は、半導体ピラーＳＰの配設形態を例示するための模式図である。
図３に示すように、不揮発性記憶装置１においては、共通のセレクトゲートＳＧ及び共通のワードラインＷＬ（電極膜）に交わり隣り合う２本の半導体ピラーＳＰは、ワードラインＷＬの幅方向（Ｙ方向）における相互に異なる位置で交わっている。より具体的には、共通のセレクトゲートＳＧ及び共通のワードラインＷＬに交わる複数本の半導体ピラーＳＰは、Ｘ方向に沿って交互に、ワードラインＷＬの幅方向（Ｙ方向）における一方の側と他方の側とで交わっており、Ｙ方向に沿って配設された複数本の半導体ピラーＳＰは、ワードラインＷＬの幅方向（Ｙ方向）における相互に同じ側で交わっている。
図３は、半導体ピラーＳＰの配設形態を例示するための模式図である。
図３に示すように、不揮発性記憶装置１においては、共通のセレクトゲートＳＧ及び共通のワードラインＷＬ（電極膜）に交わり隣り合う２本の半導体ピラーＳＰは、ワードラインＷＬの幅方向（Ｙ方向）における相互に異なる位置で交わっている。より具体的には、共通のセレクトゲートＳＧ及び共通のワードラインＷＬに交わる複数本の半導体ピラーＳＰは、Ｘ方向に沿って交互に、ワードラインＷＬの幅方向（Ｙ方向）における一方の側と他方の側とで交わっており、Ｙ方向に沿って配設された複数本の半導体ピラーＳＰは、ワードラインＷＬの幅方向（Ｙ方向）における相互に同じ側で交わっている。
すなわち、あるビットラインＢＬに共通接続された複数本の半導体ピラーＳＰは、すべて、ワードラインＷＬをその幅方向における同じ側、例えば、＋Ｙ方向側で交わっており、このビットラインＢＬの隣に配置された他のビットラインＢＬに共通接続された複数本の半導体ピラーＳＰは、すべて、ワードラインＷＬをその幅方向における反対側、例えば、−Ｙ方向側で交わっている。この結果、Ｚ方向から見て、半導体ピラーＳＰは千鳥状に配設されている。
次に、本実施形態の作用効果を例示するために、本実施形態の比較例について例示する。 図４は、比較例に係る不揮発性記憶装置におけるビットライン、ワードライン、セレクトゲートと半導体ピラーとの位置関係を例示する模式的平面図である。
図４に示すように、比較例に係る不揮発性記憶装置１０１においては、すべての半導体ピラーＳＰがワードラインＷＬの幅方向における同じ位置、具体的には中央部で交わっている。これにより、Ｚ方向から見て、半導体ピラーＳＰはＸ方向及びＹ方向に沿ってマトリクス状に配設されている。本比較例における上記以外の構成は、第１の実施形態と同様である。
以下、本実施形態の作用効果を、前述の比較例と比較して例示する。
図５は、本実施形態の作用効果を例示するための模式図である。
図５（ａ）及び（ｂ）は、本実施形態の効果を例示する模式的平面図であり、（ａ）は比較例に係る装置を示し、（ｂ）は本実施形態に係る装置を示す。
図５は、本実施形態の作用効果を例示するための模式図である。
図５（ａ）及び（ｂ）は、本実施形態の効果を例示する模式的平面図であり、（ａ）は比較例に係る装置を示し、（ｂ）は本実施形態に係る装置を示す。
図５（ａ）に示すように、比較例に係る不揮発性記憶装置１０１においては、最小加工寸法をＦ１とするとき、貫通ホール１８（図２参照）の直径はＦ１であり、貫通ホール１８内に埋設された半導体ピラーＳＰの直径はＦ１未満である。また、ワードラインＷＬの幅は、その内部に貫通ホール１８を形成しなくてはならないため２Ｆ１であり、ワードラインＷＬ間の間隔はＦ１である。また、ビットラインＢＬは半導体ピラーＳＰにプラグＰ１を介して接続されていればよいため、その幅はＦ１であり、ビットラインＢＬ間の間隔もＦ１である。このため、１つのメモリセルのＸ方向の長さは２Ｆ１であり、Ｙ方向の長さは３Ｆ１であり、従って、セル面積は６Ｆ１ ２である。このとき、半導体ピラーＳＰの中心軸間の最短距離Ｌ１は、Ｘ方向において隣り合う半導体ピラーＳＰの中心軸間の距離であり、Ｌ１＝２Ｆ１である。
これに対して、図５（ｂ）に示すように、本実施形態に係る不揮発性記憶装置１においては、最小加工寸法をＦ２とするとき、ワードラインＷＬの幅は３Ｆ２であり、ワードラインＷＬ間の間隔はＦ２である。これに対してビットラインＢＬの幅はＦ３であり、ビットラインＢＬ間の間隔はＦ２である。２Ｆ３は半導体ピラーＳＰの直径と等しいのでＦ２となる。すなわち、１つのメモリセルのＸ方向の長さは２Ｆ３＝Ｆ2であり、Ｙ方向の長さは４Ｆ２であり、従って、セル面積は４Ｆ２ ２である。
このように、本実施形態によれば、半導体ピラーＳＰを千鳥状に配設することにより、半導体ピラーＳＰ間のＸ方向の最短距離を縮めて半導体ピラーＳＰ間の干渉を防止しつつ、セル面積を縮小することができる。この結果、集積度が高い不揮発性記憶装置を実現することができる。
このように、本実施形態によれば、半導体ピラーＳＰを千鳥状に配設することにより、半導体ピラーＳＰ間のＸ方向の最短距離を縮めて半導体ピラーＳＰ間の干渉を防止しつつ、セル面積を縮小することができる。この結果、集積度が高い不揮発性記憶装置を実現することができる。
不揮発性記憶装置１のような３次元積層型の不揮発性記憶装置において、メモリセルを微細化するための手法としては、貫通ホール１８の縮径とビットラインＢＬの配設周期の短縮が考えられる。一般に、孔を縮径する手法としては、一旦孔を形成した後スペーサーにより埋め戻す方法がある。しかし、不揮発性記憶装置１の場合は、ワードラインＷＬと半導体ピラーＳＰとの間には十分な電界が形成される必要があるため、貫通ホール１８をスペーサーにより埋め戻すことはできない。これに対して、ビットラインＢＬの配設周期の短縮は、例えば側壁加工法により実現することができる。そして、本実施形態におけるメモリセルの微細化は、ビットラインの配設周期を短縮するものでもあるため、既存の技術を適用して容易に実現することができる。
また、本実施形態によれば、ワードラインピッチに比べてビットラインピッチを約半分にすることができる。そのため、ビット密度の向上が可能となる。但し、Ｙ方向における半導体ピラーの干渉を避けるためにＹ方向のメモリセルの長さは逆に約１．３倍長くなる。これは同等の積層数とした場合、前述の比較例と比べて約１．７倍のビット密度を実現できることになる。あるいは、同等のビット密度とした場合、前述の比較例と比べて約１／１．７の積層数ですむことになる。すなわち、より高いビット密度をより少ない積層数、つまりより低い高さ寸法の立体構造で実現することが可能となる。そのため、インテグレーションに大きな負担をかけることなく更に高いビット密度の不揮発性記憶装置を提供することが可能となる。
次に、本発明の第２の実施形態について例示する。
図６は、第２の実施形態に係る不揮発性記憶装置を例示するための模式斜視図である。 なお、煩雑となるのを避けるため、原則として導電部分のみを示し、絶縁部分は省略している。
図７は、第２の実施形態に係る不揮発性記憶装置を例示するための模式断面図である。 なお、図７（ａ）はビットラインＢＬ方向（図６におけるＹ方向）から見た図、図７（ｂ）はワードラインＷＬ方向（図６におけるＸ方向）から見た図、図７（ｃ）は図７（ａ）におけるＤ−Ｄ矢視断面図、図７（ｄ）は図７（ｂ）におけるＥ−Ｅ矢視断面図、図７（ｅ）は図７（ａ）におけるＦ部の模式拡大図である。
また、前述した第１の実施形態に係る不揮発性記憶装置１と同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
図６は、第２の実施形態に係る不揮発性記憶装置を例示するための模式斜視図である。 なお、煩雑となるのを避けるため、原則として導電部分のみを示し、絶縁部分は省略している。
図７は、第２の実施形態に係る不揮発性記憶装置を例示するための模式断面図である。 なお、図７（ａ）はビットラインＢＬ方向（図６におけるＹ方向）から見た図、図７（ｂ）はワードラインＷＬ方向（図６におけるＸ方向）から見た図、図７（ｃ）は図７（ａ）におけるＤ−Ｄ矢視断面図、図７（ｄ）は図７（ｂ）におけるＥ−Ｅ矢視断面図、図７（ｅ）は図７（ａ）におけるＦ部の模式拡大図である。
また、前述した第１の実施形態に係る不揮発性記憶装置１と同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
本実施の形態においては、シリコン基板１１の上面に垂直に立てられた隣り合う半導体ピラーＳＰを燐をドープしたＮ型多結晶シリコンで接続し、セレクトゲートは半導体ピラーＳＰの上方にのみ設けるようにしている。すなわち、セレクトゲート形成のための層数を１層のみとした３次元積層型のフラッシュメモリの例である。本実施の形態によれば、更にソースラインＳＬとビットラインＢＬとを同一方向に引き出すことで一回の加工工程でソースラインＳＬとビットラインＢＬとを形成することができる。
図６、図７に示すように、本実施形態に係る不揮発性記憶装置２は、前述の第１の実施形態に係る不揮発性記憶装置１と比較して、メモリ積層体ＭＬの最下層の絶縁膜１４とシリコン基板１１との間に絶縁膜２９、チャネル３０が設けられていること、ソースラインＳＬがビットラインＢＬと交互に設けられていること、貫通ホール１８の内周にボロンをドープした多結晶シリコン膜３１が設けられていること、ソースラインＳＬを半導体ピラーＳＰの上端部に接続するためのプラグＰ２が設けられていることが異なっている。
絶縁膜２９は、絶縁材料、例えば、シリコン酸化物などから形成されているものとすることができる。
チャネル３０は、例えば、燐をドープした多結晶シリコンなどから形成されているものとすることができる。
ボロンがドープされた多結晶シリコン膜３１は、下端がチャネル３０と接続されている。多結晶シリコン膜３１は、筒状（中空パイプ状）を呈しているが、中実状であってもよい。この場合、筒状（中空パイプ状）とすれば、ゲート電極で制御する半導体ピラーＳＰの肉厚が積層されたメモリセル間で等しくなるので、しきい値電圧（Ｖｔｈ）のばらつきの抑制、及びカットオフ性能の向上に有効である。
プラグＰ２は、タングステンなどの金属から形成されているものとすることができる。
絶縁膜２９は、絶縁材料、例えば、シリコン酸化物などから形成されているものとすることができる。
チャネル３０は、例えば、燐をドープした多結晶シリコンなどから形成されているものとすることができる。
ボロンがドープされた多結晶シリコン膜３１は、下端がチャネル３０と接続されている。多結晶シリコン膜３１は、筒状（中空パイプ状）を呈しているが、中実状であってもよい。この場合、筒状（中空パイプ状）とすれば、ゲート電極で制御する半導体ピラーＳＰの肉厚が積層されたメモリセル間で等しくなるので、しきい値電圧（Ｖｔｈ）のばらつきの抑制、及びカットオフ性能の向上に有効である。
プラグＰ２は、タングステンなどの金属から形成されているものとすることができる。
すなわち、不揮発性記憶装置２は、メモリ積層体ＭＬの下方に設けられ、電極膜の幅方向における一方の側で交わる位置に形成された第１の半導体ピラーの下端部と、この電極膜と隣り合う電極膜の幅方向における他方の側で交わる位置に形成された第２の半導体ピラーの下端部と、がそれぞれ接する位置に設けられたチャネル３０と、メモリ積層体ＭＬの上方に設けられ、Ｙ方向に延びる複数本のビットラインＢＬと、メモリ積層体ＭＬの上方に設けられ、Ｙ方向に延びる複数本のソースラインＳＬと、を備え、第１の半導体ピラーと第２の半導体ピラーとのいずれか一方の上端部はビットラインＢＬに接続され、第１の半導体ピラーと第２の半導体ピラーとのいずれか他方の上端部はソースラインＳＬに接続されている。
また、ビットラインＢＬとソースラインＳＬとは、交互に配置されている。
また、ビットラインＢＬとソースラインＳＬとは、交互に配置されている。
そして、本実施の形態に係る不揮発性記憶装置２においても、図６、図７（ｃ）、（ｄ）に示すように、Ｚ方向から見て、半導体ピラーＳＰを千鳥状に配設させている。
そのため、前述した不揮発性記憶装置１と同様の効果を享受することができる。すなわち、半導体ピラーＳＰを千鳥状に配設することにより、半導体ピラーＳＰ間の最短距離を維持して半導体ピラーＳＰ間の干渉を防止しつつ、セル面積を縮小することができる。この結果、集積度が高い不揮発性記憶装置を実現することができる。
また、ワードラインピッチに比べてビットラインピッチを約半分にすることができる。そのため、ビット密度の向上が可能となる。これは同等の積層数とした場合、前述の比較例と比べて約２倍のビット密度を実現できることになる。あるいは、同等のビット密度とした場合、前述の比較例と比べて約１／２の積層数ですむことになる。すなわち、より高いビット密度をより少ない積層数、つまりより低い高さ寸法の立体構造で実現することが可能となる。そのため、インテグレーションに大きな負担をかけることなく更に高いビット密度の不揮発性記憶装置を提供することが可能となる。
そのため、前述した不揮発性記憶装置１と同様の効果を享受することができる。すなわち、半導体ピラーＳＰを千鳥状に配設することにより、半導体ピラーＳＰ間の最短距離を維持して半導体ピラーＳＰ間の干渉を防止しつつ、セル面積を縮小することができる。この結果、集積度が高い不揮発性記憶装置を実現することができる。
また、ワードラインピッチに比べてビットラインピッチを約半分にすることができる。そのため、ビット密度の向上が可能となる。これは同等の積層数とした場合、前述の比較例と比べて約２倍のビット密度を実現できることになる。あるいは、同等のビット密度とした場合、前述の比較例と比べて約１／２の積層数ですむことになる。すなわち、より高いビット密度をより少ない積層数、つまりより低い高さ寸法の立体構造で実現することが可能となる。そのため、インテグレーションに大きな負担をかけることなく更に高いビット密度の不揮発性記憶装置を提供することが可能となる。
その上、本実施の形態に係る不揮発性記憶装置２においては、ソースラインＳＬとビットラインＢＬとを同一方向に引き出すことができるので一回の加工工程でソースラインＳＬとビットラインＢＬとを形成することができる。そのため、製造工程の削減、コストの低減を図ることができる。
次に、本発明の第３の実施形態について例示する。
図８〜図１４は、不揮発性記憶装置１の製造方法を例示するための模式工程断面図である。
なお、各図において、（ａ）はビットラインＢＬ方向（図１におけるＹ方向）の側断面図、（ｃ）は（ａ）におけるＧ−Ｇ矢視断面図、（ｂ）はワードラインＷＬ方向（図１におけるＸ方向）の側断面図、（ｄ）は（ｂ）におけるＨ−Ｈ矢視断面図である。
図８〜図１４は、不揮発性記憶装置１の製造方法を例示するための模式工程断面図である。
なお、各図において、（ａ）はビットラインＢＬ方向（図１におけるＹ方向）の側断面図、（ｃ）は（ａ）におけるＧ−Ｇ矢視断面図、（ｂ）はワードラインＷＬ方向（図１におけるＸ方向）の側断面図、（ｄ）は（ｂ）におけるＨ−Ｈ矢視断面図である。
まず、図８（ａ）〜（ｄ）に示すように、シリコン基板１１上に不揮発性記憶装置１の周辺回路(不図示)を形成する。また、ソースラインＳＬとなるＮ型のソース領域１０２を形成する。そして、シリコン基板１１の全面にメモリ積層体ＭＬを形成するために、ＰＥＣＶＤ(Plasma-Enhanced Chemical Vapor Deposition)法により、シリコン酸化膜１０３、シリコン窒化膜１０４、を交互に６層形成する。その後、更にシリコン酸化膜１０５、シリコン窒化膜１０６を形成し、シリコン窒化膜、シリコン酸化膜の積層体を形成する。
なお、形成される積層体はシリコン窒化膜、シリコン酸化膜に限定されるわけではない。高選択エッチングが可能な犠牲膜とできるものを適宜選択することができる。また、積層体を形成する方法もＰＥＣＶＤ法に限定されるわけではなく、例えば、ＳＡＣＶＤ（Semi-Atmospheric Chemical Vapor Deposition）法、ＬＰＣＶＤ(Low Pressure Chemica Vapor Deposition)法、スパッタ法、ＳＯＤ（Spin On Dielectric）法などとすることができる。また、これらの方法を適宜組み合わせることもできる。
なお、一例として、シリコン酸化膜１０３、シリコン窒化膜１０４、を交互に６層形成する場合を説明したが積層される層の数はこれに限定されるわけではない。
なお、形成される積層体はシリコン窒化膜、シリコン酸化膜に限定されるわけではない。高選択エッチングが可能な犠牲膜とできるものを適宜選択することができる。また、積層体を形成する方法もＰＥＣＶＤ法に限定されるわけではなく、例えば、ＳＡＣＶＤ（Semi-Atmospheric Chemical Vapor Deposition）法、ＬＰＣＶＤ(Low Pressure Chemica Vapor Deposition)法、スパッタ法、ＳＯＤ（Spin On Dielectric）法などとすることができる。また、これらの方法を適宜組み合わせることもできる。
なお、一例として、シリコン酸化膜１０３、シリコン窒化膜１０４、を交互に６層形成する場合を説明したが積層される層の数はこれに限定されるわけではない。
次に、図９（ａ）〜（ｄ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法により全面にカーボン膜(不図示)を形成し、既知のリソグラフィ法及び反応性イオンエッチング法により、図８において例示をした積層体を一括加工してシリコン基板１１に連通する貫通ホール１２８を形成する。続いて、形成したカーボン膜を除去し半導体ピラーＳＰの鋳型を形成する。
この際、図９（ｃ）、（ｄ）に示すように、貫通ホール１２８が千鳥状に配設されるようにする。この様にすれば、後述する多結晶シリコン膜１０７、ひいては前述した半導体ピラーＳＰ同士の間の最短距離が一定値以上となるようにしつつ、より稠密な配置とすることができるので、一層の高集積化を図ることができる。また、後述するタングステン膜１１２（ビットラインＢＬ）、ソース領域１０２（ソースラインＳＬ）への接続を容易にすることができる。なお、千鳥状の配設形態に関しては前述したものと同様のためその説明は省略する。
この際、図９（ｃ）、（ｄ）に示すように、貫通ホール１２８が千鳥状に配設されるようにする。この様にすれば、後述する多結晶シリコン膜１０７、ひいては前述した半導体ピラーＳＰ同士の間の最短距離が一定値以上となるようにしつつ、より稠密な配置とすることができるので、一層の高集積化を図ることができる。また、後述するタングステン膜１１２（ビットラインＢＬ）、ソース領域１０２（ソースラインＳＬ）への接続を容易にすることができる。なお、千鳥状の配設形態に関しては前述したものと同様のためその説明は省略する。
次に、図１０（ａ）〜（ｄ）に示すように、ＬＰＣＶＤ(Low Pressure Chemica Vapor Deposition)法により、ボロンがドープされた多結晶シリコン膜１０７を形成することで貫通ホール１２８を埋め込み下端をソース領域１０２に接続する。この場合、ボロン濃度は、１０１７〜１０１８ｃｍ−３とすることができる。また、ボロンがドープされた多結晶シリコン膜１０７により貫通ホール１２８を完全に埋め込むようにすることもできるし、筒状（中空パイプ状）に埋め込むようにすることもできる。筒状（中空パイプ状）に埋め込むものとすれば、ゲート電極で制御する半導体ピラーＳＰの肉厚が積層されたメモリセル間で等しくなるので、しきい値電圧（Ｖｔｈ）のばらつきを抑制するのに有効である。
そして、さらに貫通ホール１２８の上端近傍のボロンがドープされた多結晶シリコン膜１０７をエッチバックする。続いて既知のリソグラフィ法及びイオン注入法により、ボロンがドープされた多結晶シリコン膜１０７の上端近傍に砒素がイオン注入されたドレイン領域１０８を形成する。
そして、さらに貫通ホール１２８の上端近傍のボロンがドープされた多結晶シリコン膜１０７をエッチバックする。続いて既知のリソグラフィ法及びイオン注入法により、ボロンがドープされた多結晶シリコン膜１０７の上端近傍に砒素がイオン注入されたドレイン領域１０８を形成する。
次に、図１１（ａ）〜（ｄ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法により全面にカーボン膜(不図示)を形成し、既知のリソグラフィ法及び反応性イオンエッチング法により図１０において例示をした積層体を一括加工してトレンチ１２９を形成し、前記積層体をゲート電極形状に分割する。続いて、形成したカーボン膜を除去する。
次に、図１２（ａ）〜（ｄ）に示すように、トレンチ１２９を介して熱燐酸によりシリコン窒化膜１０４を選択的に除去し、ＭＯＮＯＳ構造を形成するための鋳型となる空洞を形成する。このとき、多結晶シリコン膜１０７が柱となってシリコン酸化膜１０３、１０５、１０６を支えるので空洞がつぶれることはない。
次に、図１３（ａ）〜（ｄ）に示すように、ＭＯＮＯＳセルを構成するトンネル酸化膜２４、チャージトラップ膜２３、チャージブロック膜２２を形成する。なお、煩雑化を避けるため図１３（ａ）〜（ｄ）においては、トンネル酸化膜２４、チャージトラップ膜２３、チャージブロック膜２２を一体的に表している。ここで、図１３（ｅ）は、図１３（ａ）におけるＩ部の模式拡大図である。
例えば、トンネル酸化膜２４としてはＬＰＣＶＤ(Low Pressure Chemica Vapor Deposition)法により形成したＯＮＯ膜（oxide-nitride-oxide膜：シリコン酸化物−シリコン窒化物−シリコン酸化物膜）、チャージトラップ膜２３としてはＡＬＤ(Atomic Layer Deposition)法で形成したシリコン窒化膜、チャージブロック膜２２としてはＡＬＤ(Atomic Layer Deposition)法で形成したアルミナ膜とすることができる。本構造では、トンネル酸化膜２４とチャージブロック膜２２とでは曲率半径が異なり、曲率半径の小さいトンネル酸化膜２４により強く電界を集中させることができる。そのため、平面ＭＯＮＯＳ構造に比べて大幅にＷ／Ｅ特性を改善することができる。また、ＭＬＣ(multi-level cell)動作を行うのに有効である。
そして、更にＣＶＤ（Chemical Vapor Deposition）法によりタングステン膜１１０を形成し、ＣＦ４を用いたドライエッチング法によりタングステン膜１１０を加工して積層された各メモリ層に対するゲート電極（ワードラインＷＬ）となるように分割する。
次に、図１４（ａ）〜（ｄ）に示すように、全面にＴＥＯＳ／Ｏ３膜１１１を形成し平坦化する。そして、タングステン膜１１０及びドレイン領域１０８に連通するコンタクトホールを形成し、ＣＶＤ（Chemical Vapor Deposition）法を用いてタングステン膜１１２を埋め込みプラグを形成する。
その後、多層配線工程によってビットラインＢＬ、絶縁層２０、配線２５、絶縁層２７、配線２６、絶縁２８が順次形成される。
その後、多層配線工程によってビットラインＢＬ、絶縁層２０、配線２５、絶縁層２７、配線２６、絶縁２８が順次形成される。
以上例示をしたように、本実施の形態に係る不揮発性記憶装置の製造方法においては、それぞれ複数の絶縁膜（例えば、シリコン酸化膜１０３）及び犠牲膜（例えば、シリコン窒化膜１０４）が交互に積層された積層体を形成する工程と、積層体の積層方向に延びる複数の貫通ホール１２８を形成する工程と、貫通ホール１２８に不純物を導入しながらシリコンを堆積させて、半導体ピラーＳＰを形成する工程と、積層体の積層方向に延びるトレンチ１２９を形成する工程と、トレンチ１２９を介して犠牲膜を選択的に除去する工程と、半導体ピラーＳＰの外周面側にチャージトラップ膜２３を形成する工程と、絶縁膜の積層方向において絶縁膜と絶縁膜との間に複数の電極膜（例えば、タングステン膜１１０）を形成する工程と、を備え、電極膜を形成する工程において、電極膜は、絶縁膜の積層方向に対して直交する一の方向（例えば、図１におけるＸ方向）に延び、相互に離隔して複数本形成され、貫通ホール１２８を形成する工程において、一の方向（例えば、図１におけるＸ方向）に隣り合う２つの貫通ホールは、共通の電極膜（例えば、タングステン膜１１０）の幅方向における相互に異なる位置で交わるように形成される。
また、より具体的には、貫通ホール１２８を形成する工程において、一の方向（例えば、図１におけるＸ方向）に沿って形成される複数の貫通ホール１２８は、一の方向に沿って交互に、電極膜（例えば、タングステン膜１１０）の幅方向における一方の側と他方の側とで交わる位置に形成され、積層方向（例えば、図１におけるＺ方向）に対して直交し一の方向に対して交差する他の方向（例えば、図１におけるＹ方向）に沿って形成される複数の貫通ホール１２８は、電極膜の幅方向における相互に同じ側で交わる位置に形成される。 また、半導体ピラーＳＰを形成する工程において、貫通ホール１２８の外周部に不純物を導入しながらシリコンを堆積させて、筒状（中空パイプ状）の半導体ピラーＳＰを形成する。
ここで、図２との対比において、例えば、ソース領域１０２はソースラインＳＬ、シリコン酸化膜１０３は絶縁膜１４、シリコン酸化膜１０５は絶縁膜１７、シリコン酸化膜１０６は絶縁膜１６、多結晶シリコン膜１０７は半導体ピラーＳＰ、ドレイン領域１０８はドレイン領域部１５、タングステン膜１１０はワードラインＷＬ、ＴＥＯＳ／Ｏ３膜１１１は絶縁膜１９、タングステン膜１１２はプラグＰ１となる。
本実施の形態によれば、前述した不揮発性記憶装置１を効率よく製造することができる。この場合、ワードラインピッチに比べてビットラインピッチを約半分にすることができる。そのため、ビット密度の向上が可能となる。これは同等の積層数とした場合、前述の比較例と比べて約１．７倍のビット密度を実現できることになる。あるいは、同等のビット密度とした場合、前述の比較例と比べて約１／１．７の積層数ですむことになる。すなわち、より高いビット密度をより少ない積層数、つまりより低い高さ寸法の立体構造で実現することが可能となる。そのため、インテグレーションに大きな負担をかけることなく更に高いビット密度の不揮発性記憶装置を製造することが可能となる。
次に、本発明の第４の実施形態について例示する。
図１５〜図２３は、不揮発性記憶装置２の製造方法を例示するための模式工程断面図である。
なお、各図において、（ａ）はビットラインＢＬ方向（図７におけるＹ方向）の側断面図、（ｃ）は（ａ）におけるＪ−Ｊ矢視断面図、（ｂ）はワードラインＷＬ方向（図７におけるＸ方向）の側断面図、（ｄ）は（ｂ）におけるＫ−Ｋ矢視断面図である。
図１５〜図２３は、不揮発性記憶装置２の製造方法を例示するための模式工程断面図である。
なお、各図において、（ａ）はビットラインＢＬ方向（図７におけるＹ方向）の側断面図、（ｃ）は（ａ）におけるＪ−Ｊ矢視断面図、（ｂ）はワードラインＷＬ方向（図７におけるＸ方向）の側断面図、（ｄ）は（ｂ）におけるＫ−Ｋ矢視断面図である。
まず、図１５（ａ）〜（ｄ）に示すように、シリコン基板１１上に不揮発性記憶装置２の周辺回路(不図示)を形成する。そして、メモリセルとなる部分にシリコン酸化膜２０２を形成し、既知のリソグラフィ法及び反応性イオンエッチング法によりトレンチを形成する。その後、燐をドープした多結晶シリコン膜２０３を埋め込み、これをトレンチ内にのみ残存せしめる。すなわち、図７に例示をしたチャネル３０を形成する。
次に、図１６（ａ）〜（ｄ）に示すように、メモリ積層体ＭＬを形成するために、ＬＰＣＶＤ(Low Pressure Chemica Vapor Deposition)法により、シリコン酸化膜２０４、シリコン窒化膜２０５、を交互に６層形成する。その後、更にシリコン酸化膜２０４ａ、シリコン窒化膜２０５ａを形成し、シリコン窒化膜、シリコン酸化膜の積層体を形成する。
なお、形成される積層体はシリコン窒化膜、シリコン酸化膜に限定されるわけではない。高選択エッチングが可能な犠牲膜とできるものを適宜選択することができる。また、積層体を形成する方法もＬＰＣＶＤ法に限定されるわけではなく、例えば、ＰＥＣＶＤ法、ＳＡＣＶＤ（Semi-Atmospheric Chemical Vapor Deposition）法、ＬＰＣＶＤ(Low Pressure Chemica Vapor Deposition)法、スパッタ法、ＳＯＤ（Spin On Dielectric）法などとすることができる。また、これらの方法を適宜組み合わせることもできる。
なお、一例として、シリコン酸化膜２０４、シリコン窒化膜２０５、を交互に６層形成する場合を説明したが積層される層の数はこれに限定されるわけではない。
なお、形成される積層体はシリコン窒化膜、シリコン酸化膜に限定されるわけではない。高選択エッチングが可能な犠牲膜とできるものを適宜選択することができる。また、積層体を形成する方法もＬＰＣＶＤ法に限定されるわけではなく、例えば、ＰＥＣＶＤ法、ＳＡＣＶＤ（Semi-Atmospheric Chemical Vapor Deposition）法、ＬＰＣＶＤ(Low Pressure Chemica Vapor Deposition)法、スパッタ法、ＳＯＤ（Spin On Dielectric）法などとすることができる。また、これらの方法を適宜組み合わせることもできる。
なお、一例として、シリコン酸化膜２０４、シリコン窒化膜２０５、を交互に６層形成する場合を説明したが積層される層の数はこれに限定されるわけではない。
次に、図１７（ａ）〜（ｄ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法により全面にカーボン膜(不図示)を形成し、既知のリソグラフィ法及び反応性イオンエッチング法により、図１６において例示をした積層体を一括加工してトレンチを形成する。続いて、全面にシリコン酸化膜２０６を埋め込み、シリコン窒化膜２０５ａをストッパーとしてＣＭＰ（Chemical Mechanical Polishing ）法により平坦化する。なお、上記シリコン酸化膜２０６を埋め込んだトレンチの目的は読み出し及び書き込み時の再隣接非選択セルへの誤書き込みを抑制することである。
次に、図１８（ａ）〜（ｄ）に示すように、燐をドープした多結晶シリコン膜２０３に連通する貫通ホール２２８を形成する。続いて、形成したカーボン膜を除去し半導体ピラーＳＰの鋳型を形成する。
この際、図１８（ｃ）、（ｄ）に示すように、貫通ホール２２８がトレンチ内に埋め込まれたシリコン酸化膜２０６を挟むように千鳥状に配設されるようにする。この様にすれば、後述する多結晶シリコン膜２０７、ひいては前述した半導体ピラーＳＰ同士の間の最短距離が一定値以上となるようにしつつ、より稠密な配置とすることができるので、一層の高集積化を図ることができる。また、後述するビットラインＢＬ、ソースラインＳＬへの接続を容易にすることができる。なお、千鳥状の配設形態に関しては前述したものと同様のためその説明は省略する。
この際、図１８（ｃ）、（ｄ）に示すように、貫通ホール２２８がトレンチ内に埋め込まれたシリコン酸化膜２０６を挟むように千鳥状に配設されるようにする。この様にすれば、後述する多結晶シリコン膜２０７、ひいては前述した半導体ピラーＳＰ同士の間の最短距離が一定値以上となるようにしつつ、より稠密な配置とすることができるので、一層の高集積化を図ることができる。また、後述するビットラインＢＬ、ソースラインＳＬへの接続を容易にすることができる。なお、千鳥状の配設形態に関しては前述したものと同様のためその説明は省略する。
次に、図１９（ａ）〜（ｄ）に示すように、ＬＰＣＶＤ(Low Pressure Chemica Vapor Deposition)法により、ボロンがドープされた多結晶シリコン膜２０７を形成することで貫通ホール２２８を埋め込み下端を多結晶シリコン膜２０３に接続する。この場合、ボロン濃度は、１０１７〜１０１８ｃｍ−３とすることができる。また、ボロンがドープされた多結晶シリコン膜２０７により筒状（中空パイプ状）に埋め込むようにすることもできるし、貫通ホール２２８を完全に埋め込むようにすることもできる。筒状（中空パイプ状）に埋め込むものとすれば、ゲート電極で制御する半導体ピラーＳＰの肉厚が積層されたメモリセル間で等しくなるので、しきい値電圧（Ｖｔｈ）のばらつきを抑制するのに有効である。
そして、さらにＡＬＤ(Atomic Layer Deposition)法によりシリコン酸化膜２０８を埋め込む。続いて、シリコン酸化膜２０８を反応性イオンエッチング法を用いて後退させボロンがドープされた多結晶シリコン膜を埋め込む。そして、既知のリソグラフィ法及びイオン注入法を用いてボロンがドープされた多結晶シリコン膜に砒素をイオン注入しソース領域２０９及びドレイン領域２１０を形成する。
なお、図１９（ｅ）は、図１９（ａ）におけるＬ−Ｌ矢視断面図、図１９（ｆ）は、図１９（ｂ）におけるＭ−Ｍ矢視断面図である。
なお、図１９（ｅ）は、図１９（ａ）におけるＬ−Ｌ矢視断面図、図１９（ｆ）は、図１９（ｂ）におけるＭ−Ｍ矢視断面図である。
次に、図２０（ａ）〜（ｄ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法により全面にカーボン膜(不図示)を形成し、既知のリソグラフィ法及び反応性イオンエッチング法により図１９において例示をした積層体を一括加工してトレンチ２２９を形成し、前記積層体をゲート電極形状に分割する。続いて、形成したカーボン膜を除去する。
次に、図２１（ａ）〜（ｄ）に示すように、弗酸の蒸気を用いたエッチング（vapor etching）によりトレンチ２２９を介してシリコン窒化膜２０５を選択的に除去し、ＭＯＮＯＳ構造を形成するための鋳型となる空洞を形成する。
次に、図２２（ａ）〜（ｄ）に示すように、ＭＯＮＯＳセルを構成するトンネル酸化膜２４、チャージトラップ膜２３、チャージブロック膜２２を形成する。なお、煩雑化を避けるため図２２（ａ）〜（ｄ）においては、トンネル酸化膜２４、チャージトラップ膜２３、チャージブロック膜２２を一体的に表している。ここで、図２２（ｅ）は、図２２（ａ）におけるＮ部の模式拡大図である。
例えば、トンネル酸化膜２４としてはＩＳＳＧ(In-Situ Steam Generator)酸化で形成した熱酸化膜、チャージトラップ膜２３としてはＡＬＤ(Atomic Layer Deposition)法で形成したシリコン窒化膜、チャージブロック膜２２としてはＡＬＤ(Atomic Layer Deposition)法で形成したハフニア膜とすることができる。
例えば、トンネル酸化膜２４としてはＩＳＳＧ(In-Situ Steam Generator)酸化で形成した熱酸化膜、チャージトラップ膜２３としてはＡＬＤ(Atomic Layer Deposition)法で形成したシリコン窒化膜、チャージブロック膜２２としてはＡＬＤ(Atomic Layer Deposition)法で形成したハフニア膜とすることができる。
本構造では、トンネル酸化膜２４とチャージブロック膜２２とでは曲率半径が異なり、曲率半径の小さいトンネル酸化膜２４により強く電界を集中させることができる。そのため、平面ＭＯＮＯＳ構造に比べて大幅にＷ／Ｅ特性を改善することができる。また、ＭＬＣ(multi-level cell)動作を行うのに有効である。
そして、更にＣＶＤ（Chemical Vapor Deposition）法によりタングステン膜２１３を形成し、ＣＦ４を用いたドライエッチング法によりタングステン膜２１３を加工して積層された各メモリ層に対するゲート電極（ワードラインＷＬ）となるように分割する。
そして、更にＣＶＤ（Chemical Vapor Deposition）法によりタングステン膜２１３を形成し、ＣＦ４を用いたドライエッチング法によりタングステン膜２１３を加工して積層された各メモリ層に対するゲート電極（ワードラインＷＬ）となるように分割する。
次に、図２３（ａ）〜（ｄ）に示すように、全面にＴＥＯＳ／Ｏ３膜２１５を形成し平坦化する。そして、タングステン膜２１３、ソース領域２０９、ドレイン領域２１０に連通するコンタクトホールを形成し、ＣＶＤ（Chemical Vapor Deposition）法を用いてタングステン膜２１４を埋め込みプラグを形成する。
その後、多層配線工程によってビットラインＢＬ、ソースラインＳＬ、絶縁層２０、配線２５、絶縁層２７、配線２６、絶縁２８が順次形成される。
その後、多層配線工程によってビットラインＢＬ、ソースラインＳＬ、絶縁層２０、配線２５、絶縁層２７、配線２６、絶縁２８が順次形成される。
以上に例示をしたように、本実施の形態に係る不揮発性記憶装置の製造方法においては、第１の電極膜（例えば、タングステン膜２１３）の幅方向における一方の側で交わる位置に形成される第１の貫通ホール２２８の下端部と、第１の電極膜と隣り合う第２の電極膜（例えば、タングステン膜２１３）の幅方向における他方の側で交わる位置に形成される第２の貫通ホール２２８の下端部と、がそれぞれ接する位置にチャネル３０（多結晶シリコン膜２０３）を形成する工程と、半導体ピラーＳＰの上方に設けられ、他の方向（例えば、図６におけるＹ方向）に延びる複数本のビットラインＢＬを形成する工程と、半導体ピラーＳＰの上方に設けられ、他の方向（例えば、図６におけるＹ方向）に延びる複数本のソースラインＳＬを形成する工程と、をさらに備え、ビットラインＢＬを形成する工程において、第１の貫通ホール２２８により形成された半導体ピラーＳＰと第２の貫通ホール２２８により形成された半導体ピラーＳＰとのいずれか一方の上端部はビットラインＢＬに接続され、ソースラインＳＬを形成する工程において、第１の貫通ホール２２８により形成された半導体ピラーＳＰと第２の貫通ホール２２８により形成された半導体ピラーＳＰとのいずれか他方の上端部はソースラインＳＬに接続される。
また、ビットラインＢＬを形成する工程またはソースラインＳＬを形成する工程において、ビットラインＢＬとソースラインＳＬとが、交互に配置されるように形成される。
また、ビットラインＢＬを形成する工程またはソースラインＳＬを形成する工程において、ビットラインＢＬとソースラインＳＬとが、交互に配置されるように形成される。
ここで、図７との対比において、例えば、シリコン酸化膜２０２は絶縁膜２９、多結晶シリコン膜２０３はチャネル３０、シリコン酸化膜２０４は絶縁膜１４、シリコン酸化膜２０４ａは絶縁膜１７、シリコン窒化膜２０５ａは絶縁膜１６、多結晶シリコン膜２０７は多結晶シリコン膜３１、シリコン酸化膜２０８は半導体ピラーＳＰ、ドレイン領域２１０はドレイン領域部１５、タングステン膜２１３はワードラインＷＬ、ＴＥＯＳ／Ｏ３膜２１５は絶縁膜１９となる。
本実施の形態によれば、前述した不揮発性記憶装置２を効率よく製造することができる。この場合、ワードラインピッチに比べてビットラインピッチを約半分にすることができる。そのため、ビット密度の向上が可能となる。これは同等の積層数とした場合、前述の比較例と比べて約１．７倍のビット密度を実現できることになる。あるいは、同等のビット密度とした場合、前述の比較例と比べて約１／１．７の積層数ですむことになる。すなわち、より高いビット密度をより少ない積層数、つまりより低い高さ寸法の立体構造で実現することが可能となる。そのため、インテグレーションに大きな負担をかけることなく更に高いビット密度の不揮発性記憶装置を製造することが可能となる。
以上、本実施の形態について例示をした。しかし、本発明はこれらの記述に限定されるものではない。
前述の実施の形態に関して、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。
例えば、積層体の膜構成及びその形成方法、ＭＯＮＯＳの膜構造、加工方法などは例示をしたものに限定されるものでなく、本発明の特徴を備えている限り、任意の組み合わせが可能である。また、例示をしていない既知の方法、例えばレーザーアニール法、あるいはＮｉ触媒法により結晶化させた多結晶シリコン膜、または単結晶シリコン膜を半導体ピラーＳＰ（チャネル半導体）として用いることも可能である。この場合、ゲルマニウム等の異種元素を含む半導体を用いることも可能である。ＭＯＮＯＳ構造におけるチャージブロック膜としてはＡｌ２Ｏ３（アルミナ）以外にもＨｆＯ２、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｙ２Ｏ３、ＺｒＯ２等の金属酸化膜、あるいは上記金属膜を複数種組み合わせた膜を用いることが可能である。また、ＭＯＮＯＳ構造における電極膜（ワードラインＷＬ）としても例示をしたもの以外に、ＴａＮ、Ｗ、ＷＳｉ、ＣｏＳｉ、ＮｉＳｉ、ＰｒＳｉ、ＮｉＰｔＳｉ、ＰｔＳｉ、Ｐｔ、Ｒｕ、ＲｕＯ２等を用いることも可能である。
前述の実施の形態に関して、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。
例えば、積層体の膜構成及びその形成方法、ＭＯＮＯＳの膜構造、加工方法などは例示をしたものに限定されるものでなく、本発明の特徴を備えている限り、任意の組み合わせが可能である。また、例示をしていない既知の方法、例えばレーザーアニール法、あるいはＮｉ触媒法により結晶化させた多結晶シリコン膜、または単結晶シリコン膜を半導体ピラーＳＰ（チャネル半導体）として用いることも可能である。この場合、ゲルマニウム等の異種元素を含む半導体を用いることも可能である。ＭＯＮＯＳ構造におけるチャージブロック膜としてはＡｌ２Ｏ３（アルミナ）以外にもＨｆＯ２、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｙ２Ｏ３、ＺｒＯ２等の金属酸化膜、あるいは上記金属膜を複数種組み合わせた膜を用いることが可能である。また、ＭＯＮＯＳ構造における電極膜（ワードラインＷＬ）としても例示をしたもの以外に、ＴａＮ、Ｗ、ＷＳｉ、ＣｏＳｉ、ＮｉＳｉ、ＰｒＳｉ、ＮｉＰｔＳｉ、ＰｔＳｉ、Ｐｔ、Ｒｕ、ＲｕＯ２等を用いることも可能である。
また、本実施の形態に係る不揮発性記憶装置の製造方法は、メモリセルをシリコン基板直上にシリコン基板と電気的に接続するように形成する場合(第３の実施形態に係る不揮発性記憶装置の製造方法）のみならず、シリコン基板上に誘電体膜（絶縁層）を介してメモリセルを形成し、周辺回路とは多層配線を介して接続する場合(第４の実施形態に係る不揮発性記憶装置の製造方法)にも適用が可能である。特に後者においてはメモリセルを周辺回路の直上に設けることで、更にビット密度の向上が可能である。この場合、第２の実施形態に係る不揮発性記憶装置と同様のチャネル構造を実現するには縦型チャネルの上部を燐だドープされた多結晶シリコン膜などで接続すればよい。
また、例示をした積層数（６層）よりも少ない数のもののみならず、これよりも多層（例えば、１０層以上）の不揮発性記憶装置についても適用可能であることは明らかである。
また、本発明を用いることで、今後も不揮発性記憶装置の継続的な集積度向上を図ることができるようになるため、様々な応用分野が広がっていくことが期待されることになる。 また、前述した各実施の形態が備える各要素は、可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
また、本発明を用いることで、今後も不揮発性記憶装置の継続的な集積度向上を図ることができるようになるため、様々な応用分野が広がっていくことが期待されることになる。 また、前述した各実施の形態が備える各要素は、可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
１ 不揮発性記憶装置、２ 不揮発性記憶装置、１１ シリコン基板、１４ 絶縁膜、１５ ドレイン領域部、１６ 絶縁膜、１７ 絶縁膜、１８ 貫通ホール、１９ 絶縁膜、２０ 絶縁層、２２ チャージブロック膜、２３ チャージトラップ膜、２４ トンネル酸化膜、２９ 絶縁膜、３０ チャネル、３１ 多結晶シリコン膜、ＭＬ メモリ積層体、ＳＰ 半導体ピラー、Ｐ１ プラグ、Ｐ２ プラグ、ＳＬ ソースライン、ＷＬ ワードライン、ＢＬ ビットライン
Claims (5)
- それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体と、
前記積層体を貫く半導体ピラーと、
前記電極膜と前記半導体ピラーとの間に設けられたチャージトラップ膜と、
を備え、
前記電極膜は、前記積層体の積層方向に対して直交する一の方向に延び、相互に離隔して複数本設けられ、
共通の前記電極膜に交わり隣り合う２本の前記半導体ピラーは、前記電極膜の幅方向における相互に異なる位置で交わっていることを特徴とする不揮発性記憶装置。 - 共通の前記電極膜に交わる複数本の前記半導体ピラーは、前記一の方向に沿って交互に、前記電極膜の幅方向における一方の側と他方の側とで交わっており、前記積層方向に対して直交し前記一の方向に対して交差する他の方向に沿って配列された複数本の前記半導体ピラーは、前記電極膜の幅方向における相互に同じ側で交わっていることを特徴とする請求項１記載の不揮発性記憶装置。
- 前記積層体の下方に設けられ、第１の電極膜の幅方向における前記一方の側で交わる位置に形成された第１の半導体ピラーの下端部と、前記第１の電極膜と隣り合う第２の電極膜の幅方向における前記他方の側で交わる位置に形成された第２の半導体ピラーの下端部と、がそれぞれ接する位置に設けられたチャネルと、
前記積層体の上方に設けられ、前記他の方向に延びる複数本のビットラインと、
前記積層体の上方に設けられ、前記他の方向に延びる複数本のソースラインと、
をさらに備え、
前記第１の半導体ピラーと前記第２の半導体ピラーとのいずれか一方の上端部は前記ビットラインに接続され、前記第１の半導体ピラーと前記第２の半導体ピラーとのいずれか他方の上端部は前記ソースラインに接続されていることを特徴とする請求項１または２に記載の不揮発性記憶装置。 - それぞれ複数の絶縁膜及び犠牲膜が交互に積層された積層体を形成する工程と、
前記積層体の積層方向に延びる複数の貫通ホールを形成する工程と、
前記貫通ホールに半導体ピラーを形成する工程と、
前記積層体の積層方向に延びるトレンチを形成する工程と、
前記トレンチを介して前記犠牲膜を選択的に除去する工程と、
前記半導体ピラーの外周面側にチャージトラップ膜を形成する工程と、
前記絶縁膜の積層方向において前記絶縁膜と前記絶縁膜との間に複数の電極膜を形成する工程と、
を備え、
前記電極膜を形成する工程において、前記電極膜は、前記絶縁膜の積層方向に対して直交する一の方向に延び、相互に離隔して複数本形成され、
前記貫通ホールを形成する工程において、前記一の方向に隣り合う２つの前記貫通ホールは、共通の前記電極膜の幅方向における相互に異なる位置で交わるように形成されることを特徴とする不揮発性記憶装置の製造方法。 - 第１の電極膜の幅方向における前記一方の側で交わる位置に形成される第１の貫通ホールの下端部と、前記第１の電極膜と隣り合う第２の電極膜の幅方向における前記他方の側で交わる位置に形成される第２の貫通ホールの下端部と、がそれぞれ接する位置にチャネルを形成する工程と、
前記半導体ピラーの上方に設けられ、前記他の方向に延びる複数本のビットラインを形成する工程と、
前記半導体ピラーの上方に設けられ、前記他の方向に延びる複数本のソースラインを形成する工程と、
をさらに備え、
前記ビットラインを形成する工程において、前記第１の貫通ホールにより形成された半導体ピラーと前記第２の貫通ホールにより形成された半導体ピラーとのいずれか一方の上端部は前記ビットラインに接続され、
前記ソースラインを形成する工程において、前記第１の貫通ホールにより形成された半導体ピラーと前記第２の貫通ホールにより形成された半導体ピラーとのいずれか他方の上端部は前記ソースラインに接続されることを特徴とする請求項４記載の不揮発性記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010058969A JP2011192879A (ja) | 2010-03-16 | 2010-03-16 | 不揮発性記憶装置および不揮発性記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010058969A JP2011192879A (ja) | 2010-03-16 | 2010-03-16 | 不揮発性記憶装置および不揮発性記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2011192879A true JP2011192879A (ja) | 2011-09-29 |
Family
ID=44797479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010058969A Pending JP2011192879A (ja) | 2010-03-16 | 2010-03-16 | 不揮発性記憶装置および不揮発性記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2011192879A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140031755A (ko) * | 2012-09-05 | 2014-03-13 | 삼성전자주식회사 | 반도체 장치 |
| WO2015115002A1 (ja) * | 2014-01-29 | 2015-08-06 | 株式会社日立国際電気 | 微細パターンの形成方法、半導体装置の製造方法、基板処理装置及び記録媒体 |
| US9349747B2 (en) | 2014-09-02 | 2016-05-24 | Samsung Electronics Co., Ltd. | Semiconductor devices having gate stack portions that extend in a zigzag pattern |
| WO2016143035A1 (ja) * | 2015-03-09 | 2016-09-15 | 株式会社 東芝 | 半導体記憶装置 |
| US9761606B1 (en) | 2016-03-10 | 2017-09-12 | Toshiba Memory Corporation | Stacked non-volatile semiconductor memory device with buried source line and method of manufacture |
| US9773803B2 (en) | 2014-09-08 | 2017-09-26 | Toshiba Memory Corporation | Non-volatile memory device and method of manufacturing same |
| JP2019208039A (ja) * | 2013-04-03 | 2019-12-05 | ケーエルエー コーポレイション | 垂直スタックメモリにおいて欠陥深さを決定するための方法及びシステム |
| CN110943088A (zh) * | 2014-01-10 | 2020-03-31 | 东芝存储器株式会社 | 半导体存储装置及其制造方法 |
| TWI707063B (zh) * | 2019-02-01 | 2020-10-11 | 長春石油化學股份有限公司 | 表面處理銅箔及具有該銅箔之層壓板和裝置 |
| WO2024082341A1 (zh) * | 2022-10-18 | 2024-04-25 | 长鑫存储技术有限公司 | 半导体结构的形成方法、半导体结构及存储器 |
-
2010
- 2010-03-16 JP JP2010058969A patent/JP2011192879A/ja active Pending
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102002802B1 (ko) | 2012-09-05 | 2019-07-23 | 삼성전자주식회사 | 반도체 장치 |
| KR20140031755A (ko) * | 2012-09-05 | 2014-03-13 | 삼성전자주식회사 | 반도체 장치 |
| US9917094B2 (en) | 2012-09-05 | 2018-03-13 | Samsung Electronics Co., Ltd. | Semiconductor device having staggered pillars |
| US9177613B2 (en) | 2012-09-05 | 2015-11-03 | Samsung Electronics Co., Ltd. | Semiconductor device |
| JP2019208039A (ja) * | 2013-04-03 | 2019-12-05 | ケーエルエー コーポレイション | 垂直スタックメモリにおいて欠陥深さを決定するための方法及びシステム |
| CN110943088B (zh) * | 2014-01-10 | 2023-11-07 | 铠侠股份有限公司 | 半导体存储装置及其制造方法 |
| CN110943088A (zh) * | 2014-01-10 | 2020-03-31 | 东芝存储器株式会社 | 半导体存储装置及其制造方法 |
| JPWO2015115002A1 (ja) * | 2014-01-29 | 2017-03-23 | 株式会社日立国際電気 | 微細パターンの形成方法、半導体装置の製造方法、基板処理装置及び記録媒体 |
| WO2015115002A1 (ja) * | 2014-01-29 | 2015-08-06 | 株式会社日立国際電気 | 微細パターンの形成方法、半導体装置の製造方法、基板処理装置及び記録媒体 |
| US9349747B2 (en) | 2014-09-02 | 2016-05-24 | Samsung Electronics Co., Ltd. | Semiconductor devices having gate stack portions that extend in a zigzag pattern |
| US11765904B2 (en) | 2014-09-08 | 2023-09-19 | Kioxia Corporation | Non-volatile memory device having at least one metal and one semiconductor body extending through the electrode stack |
| US10283525B2 (en) | 2014-09-08 | 2019-05-07 | Toshiba Memory Corporation | Non-volatile memory device having at least one metal and one semiconductor body extending through an electrode stack |
| US11482537B2 (en) | 2014-09-08 | 2022-10-25 | Kioxia Corporation | Non-volatile memory device having at least one metal body and one semiconductor body extending through the electrode stack |
| US9773803B2 (en) | 2014-09-08 | 2017-09-26 | Toshiba Memory Corporation | Non-volatile memory device and method of manufacturing same |
| US10763279B2 (en) | 2014-09-08 | 2020-09-01 | Toshiba Memory Corporation | Non-volatile memory device having at least one metal and one semiconductor body extending through the electrode stack |
| US10043821B2 (en) | 2014-09-08 | 2018-08-07 | Toshiba Memory Corporation | Non-volatile memory device and method of manufacturing same |
| US10229924B2 (en) | 2015-03-09 | 2019-03-12 | Toshiba Memory Corporation | Semiconductor memory device |
| WO2016143035A1 (ja) * | 2015-03-09 | 2016-09-15 | 株式会社 東芝 | 半導体記憶装置 |
| US9761606B1 (en) | 2016-03-10 | 2017-09-12 | Toshiba Memory Corporation | Stacked non-volatile semiconductor memory device with buried source line and method of manufacture |
| US11362337B2 (en) | 2019-02-01 | 2022-06-14 | Chang Chun Petrochemical Co., Ltd. | Electrodeposited copper foil and electrode, and lithium-ion secondary battery comprising the same |
| US11283080B2 (en) | 2019-02-01 | 2022-03-22 | Chang Chun Petrochemical Co., Ltd. | Electrodeposited copper foil, current collector, electrode, and lithium ion secondary battery comprising the same |
| US11145867B2 (en) | 2019-02-01 | 2021-10-12 | Chang Chun Petrochemical Co., Ltd. | Surface treated copper foil |
| TWI707063B (zh) * | 2019-02-01 | 2020-10-11 | 長春石油化學股份有限公司 | 表面處理銅箔及具有該銅箔之層壓板和裝置 |
| WO2024082341A1 (zh) * | 2022-10-18 | 2024-04-25 | 长鑫存储技术有限公司 | 半导体结构的形成方法、半导体结构及存储器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10128266B2 (en) | Three-dimensional semiconductor memory device | |
| US9905572B2 (en) | Vertical memory devices with vertical isolation structures and methods of fabricating the same | |
| US8405141B2 (en) | Nonvolatile semiconductor memory device and method for manufacturing same | |
| JP2011192879A (ja) | 不揮発性記憶装置および不揮発性記憶装置の製造方法 | |
| US10103163B2 (en) | Semiconductor memory device | |
| US8436414B2 (en) | Non-volatile semiconductor stacked memory device having two semiconductor pillars in a through hole and method for manufacturing same | |
| JP5144698B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US8435857B2 (en) | Method for manufacturing semiconductor memory device | |
| JP5279403B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US9190499B2 (en) | Nonvolatile semiconductor memory device, capacitance element, and method for manufacturing nonvolatile semiconductor memory device | |
| US8564046B2 (en) | Vertical semiconductor devices | |
| JP2010010596A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2011035228A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2013055136A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2011138945A (ja) | 不揮発性半導体記憶装置 | |
| JP2012204493A (ja) | 不揮発性半導体記憶装置 | |
| CN107871749B (zh) | 制造半导体器件的方法 | |
| US10910392B2 (en) | Semiconductor memory device | |
| JP2011023464A (ja) | 半導体記憶装置 | |
| JP2014053585A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US20140284607A1 (en) | Semiconductor device and manufacturing method thereof | |
| JP2013069932A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US8884356B2 (en) | Nonvolatile semiconductor memory device and method for manufacturing same | |
| JP2023124667A (ja) | 半導体装置およびその製造方法 |