JP2014183224A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】実施形態は、抵抗素子の動作の信頼性を高めた半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態によれば、複数の抵抗素子は、第２の層間絶縁膜上で、第２の方向に延びるとともに第１の方向に分離して設けられ、選択ゲートと同じ層に設けられている。複数の第２の絶縁分離膜は、周辺領域の導電層を、抵抗素子の下のブロックと、第１の方向で隣り合う抵抗素子間の領域の下に設けられた少なくとも１つのブロックと、に分離する。
【選択図】図５

Description

本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
メモリセルにおけるコントロールゲートとして機能する導電層と、絶縁層とが交互に複数積層された積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。そのようなデバイスにおいて、周辺回路もメモリセルアレイと同じチップに形成されている。その周辺回路の抵抗素子構造としては様々な提案がある。
特開２００９−２２４６３３号公報
本発明の実施形態は、抵抗素子の動作の信頼性を高めた半導体記憶装置及びその製造方法を提供する。
実施形態によれば、半導体記憶装置は、基板と、積層体と、チャネルボディと、メモリ膜と、複数の第１の絶縁分離膜と、第１の層間絶縁膜と、選択ゲートと、導電層と、第２の層間絶縁膜と、複数の抵抗素子と、複数の第２の絶縁分離膜と、を備えている。前記基板は、メモリセルアレイ領域と、前記メモリセルアレイ領域の周辺の周辺領域と、を有する。前記積層体は、前記基板の前記メモリセルアレイ領域上に設けられた複数の電極膜と、それぞれが前記電極膜の間に設けられた複数の絶縁膜と、を有する。前記チャネルボディは、前記電極膜及び前記絶縁膜の積層方向に前記積層体内を延びている。前記メモリ膜は、前記チャネルボディの側壁とそれぞれの前記電極膜との間に設けられ、電荷蓄積膜を含む。前記複数の第１の絶縁分離膜は、前記積層体内を前記積層方向に延び、前記積層体を第１の方向に複数に分離する。前記第１の層間絶縁膜は、前記積層体上に設けられている。前記選択ゲートは、前記第１の層間絶縁膜上に設けられ、前記第１の方向に対して交差する第２の方向に延びている。前記導電層は、前記基板の前記周辺領域上に設けられ、前記電極膜と同じ材料の膜を含む。前記第２の層間絶縁膜は、前記導電層上に設けられている。前記複数の抵抗素子は、前記第２の層間絶縁膜上で、前記第２の方向に延びるとともに前記第１の方向に分離して設けられ、前記選択ゲートと同じ層に設けられている。前記複数の第２の絶縁分離膜は、前記周辺領域の前記導電層を、前記抵抗素子の下のブロックと、前記第１の方向で隣り合う前記抵抗素子間の領域の下に設けられた少なくとも１つのブロックと、に分離する。
実施形態の半導体記憶装置におけるメモリセルアレイの模式斜視図。 実施形態の半導体記憶装置におけるメモリセルの模式断面図。 実施形態の半導体記憶装置におけるメモリセルアレイの模式断面図。 実施形態の半導体記憶装置における周辺領域の模式断面図。 実施形態の半導体記憶装置における周辺領域の模式図。 実施形態の半導体記憶装置における周辺領域の模式図。 実施形態の半導体記憶装置における周辺領域の模式図。 実施形態の半導体記憶装置における周辺領域の模式図。 実施形態の半導体記憶装置における周辺領域の模式図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 比較例の半導体記憶装置における周辺領域の模式図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
図１は、実施形態の半導体記憶装置におけるメモリセルアレイ１の模式斜視図である。なお、図１においては、図を見易くするために、絶縁部分については図示を省略している。
図２は、実施形態の半導体記憶装置におけるメモリセルの模式断面図である。
図３は、実施形態の半導体記憶装置におけるメモリセルアレイ１の模式断面図である。
実施形態の半導体記憶装置は、基板１０の上方から見た平面視において、メモリセルアレイ領域と、その周辺の周辺領域とを有する。メモリセルアレイ１は、メモリセルアレイ領域に設けられている。
図１において、ＸＹＺ直交座標系を導入する。基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向（第１の方向）及びＹ方向（第２の方向）とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（積層体の積層方向または第３の方向）とする。
図３は、図１におけるＸＺ断面に対応する。
メモリセルアレイ１は複数のメモリストリングＭＳを有する。１つのメモリストリングＭＳは、Ｚ方向に延びる一対の柱状部ＣＬと、一対の柱状部ＣＬのそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。
図３に示すように、基板１０の表面には、周辺回路を構成する複数のトランジスタＴｒが形成されている。周辺回路は、メモリセルアレイ１を制御する。トランジスタＴｒは、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）構造を有し、基板１０の表面上に形成されたゲート絶縁膜４１、ゲート絶縁膜４１上に形成されたゲート電極４２などを含む。
基板１０の表面上には、層間絶縁膜４３が形成され、その層間絶縁膜４３中に、コンタクトプラグ４４及びコンタクトプラグ４４に接続された配線４５が設けられている。コンタクトプラグ４４は、トランジスタＴｒと接続されている。
配線４５上にはさらに層間絶縁膜４６が設けられ、その層間絶縁膜４６中に、コンタクトプラグ４７及びコンタクトプラグ４７と接続された配線４８が設けられている。コンタクトプラグ４７は、下層の配線４５と接続されている。
トランジスタＴｒと接続されたコンタクトプラグ及び配線は、２層に限らず、１層でも、あるいは、３層以上であってもよい。
配線４８上には、絶縁膜４９が設けられ、その絶縁膜４９上に、メモリストリングＭＳの下部ゲートとして機能するバックゲートＢＧが設けられている。バックゲートＢＧは、導電膜であり、例えば不純物が添加されたシリコン膜である。
バックゲートＢＧ上には、複数の電極膜ＷＬと複数の絶縁膜２１を含む積層体が設けられている。電極膜ＷＬと絶縁膜２１とは交互に積層されている。電極膜ＷＬの層数は任意であり、図示の層数に限らない。
絶縁膜２１は、電極膜ＷＬの間に設けられている。また、絶縁膜２１は、バックゲートＢＧと、最下層の電極膜ＷＬとの間に設けられている。積層体の最上層は、例えば絶縁膜２１である。
電極膜ＷＬは、不純物として例えばボロンあるいはリンが添加された多結晶シリコン膜（第１のシリコン膜）である。
Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択ゲートＳＧＤが設けられ、他方の上端部にはソース側選択ゲートＳＧＳが設けられている。
ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、例えば、タングステンシリサイド膜などの金属シリサイド膜である。あるいは、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、電極膜ＷＬと同様に、不純物として例えばボロンあるいはリンが添加された多結晶シリコン膜である。また、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、側面がシリサイドされた多結晶シリコン膜であってもよい。また、１つのドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、複数のゲートによって形成されていてもよい。
ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、複数の電極膜ＷＬを含む積層体の上に、第１の層間絶縁膜６１を介して設けられている。第１の層間絶縁膜６１は、例えばシリコン窒化膜である。
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとの間には、絶縁膜６３が設けられている。その絶縁膜６３によって、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとはＸ方向に分離されている。
ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、それぞれ、Ｙ方向に延びるライン状に形成されている。
メモリストリングＭＳの一対の柱状部ＣＬの間には、第１の絶縁分離膜５７が設けられている。第１の絶縁分離膜５７は、例えば、シリコン窒化膜である。
第１の絶縁分離膜５７は、Ｙ方向に延びるとともに、電極膜ＷＬを含む積層体内を積層方向（Ｚ方向）に延び、その積層体をＸ方向に分離している。
Ｘ方向で隣り合うメモリストリングＭＳ間の積層体も、第１の絶縁分離膜５７によってＸ方向に分離されている。
第１の絶縁分離膜５７によって分離された各電極膜ＷＬは、Ｙ方向に延びるライン状に形成されている。
ソース側選択ゲートＳＧＳ上およびドレイン側選択ゲートＳＧＤ上には、絶縁膜６３が設けられている。ソース側選択ゲートＳＧＳ上には、絶縁膜６３を介して、ソース線ＳＬが設けられている。ソース線ＳＬは、金属膜である。
絶縁膜６３上及びソース線ＳＬ上には、絶縁膜７３が設けられている。絶縁膜７３上には、ビット線ＢＬが設けられている。ビット線ＢＬは、金属膜である。ビット線ＢＬは、Ｘ方向に延在している。
ソース線ＳＬは、ソース側選択トランジスタＳＴＳのチャネルボディ６６ｂに接続されている。ビット線ＢＬは、ドレイン側選択トランジスタＳＴＤのチャネルボディ６６ａに接続されている。
ドレイン側選択ゲートＳＧＤとチャネルボディ６６ａとの間には、ゲート絶縁膜６５ａが設けられている。ソース側選択ゲートＳＧＳとチャネルボディ６６ｂとの間には、ゲート絶縁膜６５ｂが設けられている。ゲート絶縁膜６５ａ及びゲート絶縁膜６５ｂは、例えばシリコン窒化膜である。
メモリストリングＭＳは、バックゲートＢＧ、複数の電極膜ＷＬおよび複数の絶縁膜２１を含む積層体に形成されたＵ字状のチャネルボディ２０を有する。
チャネルボディ２０は、後述するように、積層体に形成されたＵ字状のメモリホール内に、メモリ膜３０を介して設けられる。チャネルボディ２０は、例えば、実質的に不純物を含まないシリコン膜である。
メモリ膜３０は、図２に示すように、メモリホールＭＨの側壁とチャネルボディ２０との間に設けられている。
なお、図２においては、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ２０を設けた構造が例示されるが、メモリホールＭＨ内のすべてをチャネルボディ２０で埋めてもよく、あるいはチャネルボディ２０内側の空洞部に絶縁膜を埋め込んだ構造であってもよい。
メモリ膜３０は、ブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを有する。各電極膜ＷＬとチャネルボディ２０との間に、電極膜ＷＬ側から順にブロック膜３１、電荷蓄積膜３２、およびトンネル膜３３が設けられている。ブロック膜３１は各電極膜ＷＬに接し、トンネル膜３３はチャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
後述するように、電極膜ＷＬ間の絶縁膜２１は、メモリ膜３０と同時に形成される。したがって、絶縁膜２１は、少なくともメモリ膜３０におけるブロック膜３１と同じ材料を含む。
チャネルボディ２０はメモリセルにおけるチャネルとして機能し、電極膜ＷＬはメモリセルのコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極膜ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えばシリコン窒化膜である。
トンネル膜３３は、例えばシリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。
ブロック膜３１は、例えばシリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、導電層ＷＬへ拡散するのを防止する。
Ｕ字状のチャネルボディ２０の一方の端部は、ドレイン側選択トランジスタＳＴＤのチャネルボディ６６ａを介してビット線ＢＬに接続されている。
Ｕ字状のチャネルボディ２０の他方の端部は、ソース側選択トランジスタＳＴＳのチャネルボディ６６ｂを介してソース線ＳＬに接続されている。
バックゲートＢＧ、バックゲートＢＧ内に設けられたチャネルボディ２０及びメモリ膜３０は、バックゲートトランジスタＢＧＴを構成する。
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各層の電極膜ＷＬをコントロールゲートとするメモリセルが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各層の電極膜ＷＬをコントロールゲートとするメモリセルが複数設けられている。
それら複数のメモリセル、ドレイン側選択トランジスタＳＴＳ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
次に、周辺領域について説明する。
図４は、周辺領域における基板１０上の構造体の模式断面図である。図４に示す構造体は、メモリセルアレイ１の周辺に設けられている。図４におけるＸ方向は図３におけるＸ方向に一致し、図４におけるＺ方向は図３におけるＺ方向に一致する。また、図４において紙面を貫く方向が、図１におけるＹ方向に対応する。
図５（ａ）は、周辺領域の模式平面図であり、図５（ｂ）は、図５（ａ）におけるＡ−Ａ断面に対応する。
なお、図４に示す導電層８０と抵抗素子６２との間の第２の層間絶縁膜６１は、図５（ｂ）においては図示を省略している。
図４に示すように、周辺領域の基板１０の表面にも、周辺回路を構成する複数のトランジスタＴｒが形成されている。トランジスタＴｒは、基板１０の表面上に形成されたゲート絶縁膜４１、ゲート絶縁膜４１上に形成されたゲート電極４２などを含む。
周辺回路の基板１０の表面上にも、層間絶縁膜４３が形成され、その層間絶縁膜４３中に、コンタクトプラグ４４及びコンタクトプラグ４４に接続された配線４５が設けられている。
配線４５上にはさらに層間絶縁膜４６が設けられ、その層間絶縁膜４６中に、コンタクトプラグ４７及びコンタクトプラグ４７と接続された配線４８が設けられている。
配線４８上には、絶縁膜４９が設けられ、その絶縁膜４９上に、導電層（第２の導電層）５０が設けられている。
導電層５０は、メモリセルアレイ領域におけるバックゲートＢＧと同じ工程で形成され、バックゲートＢＧと同じ材料からなる。例えば、導電層５０は、不純物が添加されたシリコン膜である。導電層５０は、バックゲートＢＧと同じ高さ（基板を基準にした高さ）に設けられた同じ層に対応する。
導電層５０内には、複数の絶縁分離膜（第３の絶縁分離膜）５２が設けられている。絶縁分離膜５２は、導電層５０をＸ方向に複数に分離する。
導電層５０上には、複数の第１の膜と複数の第２の膜５４とを含む導電層（第１の導電層）８０が設けられている。第１の膜は、メモリセルアレイ１における電極膜ＷＬと同じ工程で形成され、電極膜ＷＬと同じ材料からなる。周辺領域における第１の膜としての電極膜ＷＬは、不純物として例えばボロンあるいはリンが添加された多結晶シリコン膜である。
電極膜ＷＬと第２の膜５４とは、導電層５０上に交互に積層されている。周辺領域の電極膜ＷＬの層数は、メモリセルアレイ１の電極膜ＷＬの層数と同じである。
導電層８０の厚さは、メモリセルアレイ１の電極膜ＷＬ及び絶縁膜２１を含む積層体の厚さと同じである。また、導電層８０と、メモリセルアレイ１の電極膜ＷＬ及び絶縁膜２１を含む積層体とは、基板１０の主面から同じ高さに形成されている。導電層８０は、メモリセルアレイ１の電極膜ＷＬ及び絶縁膜２１を含む積層体と同じ高さ（基板を基準にした高さ）に設けられた同じ層に対応する。
導電層８０上には、層間絶縁膜（第２の層間絶縁膜）６１が設けられている。周辺領域の層間絶縁膜６１は、メモリセルアレイ領域の層間絶縁膜（第１の層間絶縁膜）６１と同じ工程で、同じ材料で形成される。層間絶縁膜６１は、例えばシリコン窒化膜である。層間絶縁膜（第２の層間絶縁膜）６１は、メモリセルアレイ領域の層間絶縁膜（第１の層間絶縁膜）６１と同じ高さ（基板を基準にした高さ）に設けられた同じ層に対応する。
層間絶縁膜６１上には、複数の抵抗素子６２が設けられている。抵抗素子６２は、メモリセルアレイ１の選択ゲートＳＧＤ、ＳＧＳと同じ工程で、同じ材料で形成される。抵抗素子６２は、例えば、タングステンシリサイド膜である。あるいは、抵抗素子６２は、例えばボロンあるいはリンが添加された多結晶シリコン膜である。抵抗素子６２は、メモリセルアレイ１の選択ゲートＳＧＤ及びＳＧＳと同じ高さ（基板を基準にした高さ）に設けられた同じ層に対応する。
複数の抵抗素子６２の間には、絶縁膜６３が設けられている。その絶縁膜６３によって、複数の抵抗素子６２はＸ方向に分離されている。抵抗素子６２は、Ｙ方向に延びるライン状に形成されている。
抵抗素子６２の厚さは、メモリセルアレイ１の選択ゲートＳＧＤ、ＳＧＳの厚さと同じである。また、抵抗素子６２と、選択ゲートＳＧＤ、ＳＧＳとは、基板１０の主面から同じ高さに設けられている。
抵抗素子６２上には、絶縁膜６３が設けられている。絶縁膜６３内にはコンタクト部７１が設けられている。コンタクト部７１は、抵抗素子６２の上に設けられ、抵抗素子６２に接続している。
導電層８０内には、第２の絶縁分離膜５８が設けられている。第２の絶縁分離膜５８は、メモリセルアレイ領域の第１の絶縁分離膜５７と同じ工程で同じ材料で形成される。第２の絶縁分離膜５８は、例えば、シリコン窒化膜である。
第２の絶縁分離膜５８は、Ｙ方向に延びるとともに、導電層８０の厚さ方向（Ｚ方向）に延び、導電層８０をＸ方向に複数に分離している。また、図５（ａ）に示すように、絶縁分離膜５８は、抵抗素子６２の長手方向（Ｙ方向）の端部よりも外側の領域で、Ｘ方向に延びて形成されている。
絶縁分離膜５８の下端は、導電層５０内に設けられた絶縁分離膜５２に達する。導電層８０及びその下の導電層５０を含む導電体は、絶縁分離膜５８及び絶縁分離膜５２によって、Ｘ方向に複数に分離されている。
図５（ａ）及び（ｂ）に示すように、絶縁分離膜５８は、導電層８０を、導電層ブロック８０ａと、導電層ブロック８０ｂとに分離する。導電層ブロック８０ａは、抵抗素子６２の下に位置する。導電層ブロック８０ｂは、Ｘ方向で隣り合う抵抗素子６２間の領域の下に位置する。
絶縁分離膜５８は、抵抗素子６２の下には設けられていない。導電層ブロック８０ａの上には、層間絶縁膜６１を介して抵抗素子６２が設けられている。
導電層ブロック８０ｂは、絶縁分離膜５８によって、導電層ブロック８０ａに対してＸ方向に分離されている。その導電層ブロック８０ｂの上には、抵抗素子６２が設けられていない。
抵抗素子６２には、図４及び図５（ａ）に示すコンタクト部７１を介して電位が与えられる。導電層ブロック８０ｂには、図５（ａ）に示すコンタクト部９１を介して電位を与えることができる。あるいは、導電層ブロック８０ｂの電位はフローティングであってもよい。導電層ブロック８０ａには電位を与えてもよいし、フローティングであってもよい。
ここで、比較例について説明する。
図２４（ａ）は、比較例の周辺領域における抵抗素子６２が設けられた部分の模式断面図を表し、実施形態の図５（ａ）に示す断面図に対応する。
図２４（ｂ）は、図２４（ａ）におけるＦ−Ｆ断面を表す。
この比較例は、周辺領域の導電層８０が絶縁分離膜によって分離されていない点で実施形態と異なる。
抵抗素子６２は、層間絶縁膜６１（図４に示す）を介して導電層８０と容量結合している。そして、抵抗素子６２が高速動作すると、導電層８０に電位を設定するコンタクト部９１から遠い領域において導電層８０の電位を固定することが困難となり、隣り合う抵抗素子６２間のクロストークが懸念される。
メモリストリング１において、選択ゲートＳＧＤ、ＳＧＳ、および最上層の電極膜ＷＬからのフリンジ電場を利用して、最上層のメモリセルと選択トランジスタとの間のチャネルボディの抵抗を下げている。そのため、選択ゲートＳＧＤ、ＳＧＳと最上層の電極膜ＷＬとの間の距離を長くすることは難しい。
すなわち、選択ゲートＳＧＤ、ＳＧＳと同じ工程、同じ材料で形成される周辺領域の抵抗素子６２と、導電層８０との間の距離を長くして、抵抗素子６２と導電層８０との間の容量を小さくするには制約がある。
そこで、実施形態によれば、周辺領域の導電層８０を、絶縁分離膜５８によって複数のブロック８０ａ、８０ｂに分離している。抵抗素子６２と、その下の導電層ブロック８０ａとは、層間絶縁膜６１（図４に示す）を介して容量結合している。導電層ブロック８０ａと導電層ブロック８０ｂとは、絶縁分離膜５８を介して容量結合している。
すなわち、隣り合う抵抗素子６２間に、複数の容量を含むバイパスコンデンサが形成され、抵抗素子６２に印加される電圧の周波数が高い場合でも、抵抗素子６２間のクロストークを防ぐことができる。
隣り合う抵抗素子６２間の領域の下には、絶縁分離膜５８が２つ存在する。そのため、その２つの絶縁分離膜５８の間の導電層ブロック８０ｂの上には抵抗素子６２が設けられていない。その導電層ブロック８０ｂに電位を与えることで、抵抗素子６２が隣り合う他の抵抗素子６２の電位の影響を受けず、隣り合う抵抗素子６２間のクロストークを防ぐことができる。
導電層ブロック８０ｂには、例えばグランド電位を与える。あるいは、抵抗素子６２に印加される最大電圧Ｖｍａｘと最小電圧Ｖｍｉｎとの間の中間電位（例えば、（Ｖｍａｘ＋Ｖｍｉｎ）／２）を、導電層ブロック８０ｂに与えてもよい。
導電層ブロック８０ｂに中間電位を与えることで、抵抗素子６２、導電層８０、バイパスコンデンサに印加される最大電圧を緩和して、絶縁膜（層間絶縁膜６１、絶縁分離膜５８）へのストレスを低減できる。
また、抵抗素子６２の真下には、絶縁分離膜５８が設けられていない。このため、抵抗素子６２の下の積層体の凹凸を低減でき、抵抗素子６２のリソグラフィーデフォーカスを小さくすることができる。
以下、導電層８０を分離する絶縁分離膜５８の他のパターン例について説明する。
図６（ａ）は、図５（ａ）と同様な周辺領域の模式平面図であり、図６（ｂ）は、図６（ａ）におけるＢ−Ｂ断面に対応する。
この具体例においても、周辺領域の導電層８０を、絶縁分離膜５８によって複数のブロック８０ａ、８０ｂに分離している。すなわち、隣り合う抵抗素子６２間に、複数の容量を含むバイパスコンデンサが形成され、抵抗素子６２に印加される電圧の周波数が高い場合でも、抵抗素子６２間のクロストークを防ぐことができる。
隣り合う抵抗素子６２間の領域の下には、４つの絶縁分離膜５８によって分離された３つの導電層ブロック８０ｂが設けられている。
導電層ブロック８０ｂの上には抵抗素子６２が設けられていない。その導電層ブロック８０ｂに電位を与えることで、抵抗素子６２が隣り合う他の抵抗素子６２の電位の影響を受けず、隣り合う抵抗素子６２間のクロストークを防ぐことができる。
導電層ブロック８０ｂには、例えばグランド電位を与える。あるいは、抵抗素子６２に印加される最大電圧Ｖｍａｘと最小電圧Ｖｍｉｎとの間の中間電位（例えば、（Ｖｍａｘ＋Ｖｍｉｎ）／２）を、導電層ブロック８０ｂに与えてもよい。
導電層ブロック８０ｂに中間電位を与えることで、抵抗素子６２、導電層８０、バイパスコンデンサに印加される最大電圧を緩和して、絶縁膜（層間絶縁膜６１、絶縁分離膜５８）へのストレスを低減できる。
また、メモリセルアレイ１の絶縁分離膜５７と、周辺領域の絶縁分離膜５８とは同じピッチで形成されている。したがって、絶縁分離膜５７が埋め込まれるスリット及び絶縁分離膜５８が埋め込まれるスリットを同時に形成するためのマスクのパターニング（リソグラフィー）を高精度に行える。
図７（ａ）は、図５（ａ）と同様な周辺領域の模式平面図であり、図７（ｂ）は、図７（ａ）におけるＣ−Ｃ断面に対応する。
この具体例においても、周辺領域の導電層８０を、絶縁分離膜５８によって複数のブロック８０ａ、８０ｂ、８０ｃに分離している。すなわち、隣り合う抵抗素子６２間に、複数の容量を含むバイパスコンデンサが形成され、抵抗素子６２に印加される電圧の周波数が高い場合でも、抵抗素子６２間のクロストークを防ぐことができる。
隣り合う抵抗素子６２間の領域の下には、４つの絶縁分離膜５８によって分離された１つの導電層ブロック８０ｂと、２つの導電層ブロック８０ｃが設けられている。
導電層ブロック８０ｂ及び導電層ブロック８０ｃの上には抵抗素子６２が設けられていない。導電層ブロック８０ｂに電位を与えることで、抵抗素子６２が隣り合う他の抵抗素子６２の電位の影響を受けず、隣り合う抵抗素子６２間のクロストークを防ぐことができる。
導電層ブロック８０ｂには、例えばグランド電位を与える。あるいは、抵抗素子６２に印加される最大電圧Ｖｍａｘと最小電圧Ｖｍｉｎとの間の中間電位（例えば、（Ｖｍａｘ＋Ｖｍｉｎ）／２）を、導電層ブロック８０ｂに与えてもよい。
導電層ブロック８０ｂに中間電位を与えることで、抵抗素子６２、導電層８０、バイパスコンデンサに印加される最大電圧を緩和して、絶縁膜（層間絶縁膜６１、絶縁分離膜５８）へのストレスを低減できる。
また、抵抗素子６２の下の導電層ブロック８０ａにも電位を与えることができる。いずれも電位が与えられる導電層ブロック８０ａと導電層ブロック８０ｂとの間の導電層ブロック８０ｃの電位は、フローティングである。このため、実効的な絶縁膜の膜厚を増大させることができ、絶縁膜（層間絶縁膜６１、絶縁分離膜５８）へのストレスを低減できる。
また、メモリセルアレイ１の絶縁分離膜５７と、周辺領域の絶縁分離膜５８とは同じピッチで形成されている。したがって、絶縁分離膜５７が埋め込まれるスリット及び絶縁分離膜５８が埋め込まれるスリットを同時に形成するためのマスクのパターニング（リソグラフィー）を高精度に行える。
図８（ａ）は、図５（ａ）と同様な周辺領域の模式平面図であり、図８（ｂ）は、図８（ａ）におけるＤ−Ｄ断面に対応する。
この具体例においても、周辺領域の導電層８０を、絶縁分離膜５８によって複数のブロック８０ａ、８０ｂに分離している。すなわち、隣り合う抵抗素子６２間に、複数の容量を含むバイパスコンデンサが形成され、抵抗素子６２に印加される電圧の周波数が高い場合でも、抵抗素子６２間のクロストークを防ぐことができる。
隣り合う抵抗素子６２間の領域の下には、４つの絶縁分離膜５８によって分離された３つの導電層ブロック８０ｂが設けられている。
導電層ブロック８０ｂの上には抵抗素子６２が設けられていない。その導電層ブロック８０ｂに電位を与えることで、抵抗素子６２が隣り合う他の抵抗素子６２の電位の影響を受けず、隣り合う抵抗素子６２間のクロストークを防ぐことができる。
導電層ブロック８０ｂには、例えばグランド電位を与える。あるいは、抵抗素子６２に印加される最大電圧Ｖｍａｘと最小電圧Ｖｍｉｎとの間の中間電位（例えば、（Ｖｍａｘ＋Ｖｍｉｎ）／２）を、導電層ブロック８０ｂに与えてもよい。
導電層ブロック８０ｂに中間電位を与えることで、抵抗素子６２、導電層８０、バイパスコンデンサに印加される最大電圧を緩和して、絶縁膜（層間絶縁膜６１、絶縁分離膜５８）へのストレスを低減できる。
また、抵抗素子６２の真下には、絶縁分離膜５８が設けられていない。このため、抵抗素子６２の下の積層体の凹凸を低減でき、抵抗素子６２のリソグラフィーデフォーカスを小さくすることができる。
図９（ａ）は、図５（ａ）と同様な周辺領域の模式平面図であり、図９（ｂ）は、図９（ａ）におけるＥ−Ｅ断面に対応する。
この具体例においても、周辺領域の導電層８０を、絶縁分離膜５８によって複数のブロック８０ａ、８０ｂ、８０ｃに分離している。すなわち、隣り合う抵抗素子６２間に、複数の容量を含むバイパスコンデンサが形成され、抵抗素子６２に印加される電圧の周波数が高い場合でも、抵抗素子６２間のクロストークを防ぐことができる。
隣り合う抵抗素子６２間の領域の下には、４つの絶縁分離膜５８によって分離された１つの導電層ブロック８０ｂと、２つの導電層ブロック８０ｃが設けられている。
導電層ブロック８０ｂ及び導電層ブロック８０ｃの上には抵抗素子６２が設けられていない。導電層ブロック８０ｂに電位を与えることで、抵抗素子６２が隣り合う他の抵抗素子６２の電位の影響を受けず、隣り合う抵抗素子６２間のクロストークを防ぐことができる。
導電層ブロック８０ｂには、例えばグランド電位を与える。あるいは、抵抗素子６２に印加される最大電圧Ｖｍａｘと最小電圧Ｖｍｉｎとの間の中間電位（例えば、（Ｖｍａｘ＋Ｖｍｉｎ）／２）を、導電層ブロック８０ｂに与えてもよい。
導電層ブロック８０ｂに中間電位を与えることで、抵抗素子６２、導電層８０、バイパスコンデンサに印加される最大電圧を緩和して、絶縁膜（層間絶縁膜６１、絶縁分離膜５８）へのストレスを低減できる。
また、抵抗素子６２の下の導電層ブロック８０ａにも電位を与えることができる。いずれも電位が与えられる導電層ブロック８０ａと導電層ブロック８０ｂとの間の導電層ブロック８０ｃの電位は、フローティングである。このため、実効的な絶縁膜の膜厚を増大させることができ、絶縁膜（層間絶縁膜６１、絶縁分離膜５８）へのストレスを低減できる。
また、抵抗素子６２の真下には、絶縁分離膜５８が設けられていない。このため、抵抗素子６２の下の積層体の凹凸を低減でき、抵抗素子６２のリソグラフィーデフォーカスを小さくすることができる。
次に、実施形態の半導体記憶装置の製造方法について説明する。
図１０（ａ）〜図２３は、実施形態の半導体記憶装置の製造方法を示す模式断面図である。図１０（ａ）〜図２３の各図において、左側がメモリセルアレイ領域の構造体、右側が周辺領域の構造体を表す。
基板１０におけるメモリセルアレイ領域及び周辺領域に、前述したトランジスタＴｒ、配線、層間絶縁膜、絶縁膜４９などを形成した後、絶縁膜４９上に導電層５０が形成される。
導電層５０は、導電性を付与する不純物としてボロンまたはリンが添加された多結晶シリコン膜である。導電層５０は、メモリセルアレイ領域及び周辺領域に形成され、メモリセルアレイ領域に形成された導電層５０はバックゲートＢＧとして機能する。
図１０（ａ）に示すように、バックゲートＢＧには、図示しないマスクを用いたエッチングにより、複数の凹部５１が形成される。
また、周辺領域の導電層５０には、絶縁分離膜５２が形成される。絶縁分離膜５２は、導電層５０に形成された溝に埋め込まれる。
バックゲートＢＧの凹部５１内には、図１０（ｂ）に示すように、犠牲膜５３が埋め込まれる。犠牲膜５３は、ノンドープシリコン膜である。ここで、ノンドープとは、シリコン膜に導電性を付与する不純物が意図的に添加されておらず、成膜時の原料ガスに起因する元素以外には実質的に不純物を含まないことを表す。
次に、メモリセルアレイ領域のバックゲートＢＧ上、犠牲膜５３上、周辺領域の導電層５０上、および絶縁分離膜５２上に、積層体が形成される。この積層体は、第１のシリコン膜としての複数の電極膜ＷＬと、複数の第２のシリコン膜５４とを含む。第２のシリコン膜５４と、電極膜ＷＬとが交互に積層される。
電極膜ＷＬの層数は任意であり、図示する層数に限らない。電極膜ＷＬの層数に応じて、第２のシリコン膜５４の層数も変わってくる。
電極膜ＷＬは、不純物として例えばボロンが添加された多結晶シリコン膜である。第２のシリコン膜５４は、導電性を付与する不純物が意図的に添加されておらず、成膜時の原料ガスに起因する元素以外には実質的に不純物を含まないノンドープシリコン膜である。
メモリセルアレイ領域における第２のシリコン膜５４は、後述する工程で最終的には図２、３に示す絶縁膜２１に置き換えられる。
図１１に示す積層体を形成した後、フォトリソグラフィとエッチングにより、図１２に示すように、積層体を貫通する複数のスリット５５、５６を同時に形成する。
スリット５５は、メモリセルアレイ領域における犠牲膜５３の上、および隣り合う犠牲膜５３と犠牲膜５３との間のバックゲートＢＧ上で、積層体をＸ方向に分離する。スリット５５は、Ｙ方向に延びている。
スリット５６は、周辺領域における絶縁分離膜５２の上で、積層体をＸ方向に分離する。スリット５６は、Ｙ方向に延びている。
周辺領域３に形成された溝５１ｂ及び５１ｃは、バックゲートＢＧに達する。溝５１ｂ及び５１ｃは、図３に示すように、上記積層体を複数の抵抗素子ブロック６に分離する。
スリット５５内およびスリット５６内には、それぞれ、図１３に示すように、絶縁分離膜５７と絶縁分離膜５８が埋め込まれる。絶縁分離膜５７及び絶縁分離膜５８は、例えばＣＶＤ（Chemical Vapor Deposition）法で同時に形成される同じ材料の膜である。絶縁分離膜５７及び絶縁分離膜５８は、例えばシリコン窒化膜あるいはシリコン酸化膜である。
絶縁分離膜５７、５８を形成した後、図１４に示すように、メモリセルアレイ領域の積層体に、複数のホール５９を形成する。複数のホール５９は、図示しないマスクを用いた例えばＲＩＥ（Reactive Ion Etching）法で形成される。周辺領域には、ホールは形成されない。
ホール５９は、メモリセルアレイ領域の積層体を貫通し、犠牲膜５３に達する。ホール５９のボトムに犠牲膜５３が露出する。ホール５９の側壁には、電極膜ＷＬ、第２のシリコン膜５４が露出する。
メモリセルアレイ領域の積層体は、すべてシリコン膜であるので、ＲＩＥの条件設定およびホール５９の形状制御性が容易である。
ホール５９を形成した後、例えばウェットエッチングにより、犠牲膜５３及び第２のシリコン膜５４を除去する。このときのエッチング液としては、例えばＫＯＨ（水酸化カリウム）溶液等のアルカリ薬液を用いることができる。
図１５は、ウェットエッチングにより、犠牲膜５３及び第２のシリコン膜５４が除去された後の状態を表す。
アルカリ薬液に対するシリコン膜のエッチングレートは、シリコン膜中にドープされた不純物濃度に依存する。例えば、シリコン膜中のボロン濃度が１×１０２０（ｃｍ−３）以上になるとエッチングレートは急激に減少し、ボロン濃度が１×１０１９（ｃｍ−３）以下のときの数十分の一になる。
したがって、実施形態によれば、上記ウェットエッチングにより、いずれもノンドープシリコン膜である犠牲膜５３及び第２のシリコン膜５４は、ホール５９を通じて除去される。一方、不純物として例えばボロンが添加されたバックゲートＢＧおよび電極膜ＷＬは残される。
犠牲膜５３の除去により、先の工程でバックゲートＢＧに形成された凹部５１が現れる。１つの凹部５１に対して、一対のホール５９がつながっている。すなわち、メモリセルアレイ領域には、一対のホール５９のそれぞれのボトムが１つの共通の凹部５１とつながり、１つのＵ字状のメモリホールＭＨが形成される。
第２のシリコン膜５４の除去により、電極膜ＷＬ間に、隙間６０が形成される。隙間６０は、メモリホールＭＨとつながっている。
電極膜ＷＬは、絶縁分離膜５７によってバックゲートＢＧ上で支えられ、隙間６０を隔てて電極膜ＷＬが積層された状態が保持される。
上記ウェットエッチングの後、図１６に示すように、メモリホールＭＨの内壁にメモリ膜３０を形成するとともに、隙間６０に絶縁膜２１を形成する。
メモリ膜３０は、図２を参照して前述したように、メモリホールＭＨの側壁側から順に積層されたブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを含む。メモリホールＭＨの側壁へのメモリ膜３０の形成と同時に隙間６０にも絶縁膜２１が形成される。したがって、絶縁膜２１は、メモリ膜３０の一部である少なくともブロック膜３１を含む。
隙間６０の高さや、メモリ膜３０を構成する各膜の膜厚に応じて、電極膜ＷＬ間の隙間６０がブロック膜３１のみで埋まる場合もあるし、隙間６０にブロック膜３１と電荷蓄積膜３２を含む積層膜、あるいはブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを含む積層膜が絶縁膜２１として埋め込まれる場合もある。
メモリ膜３０を形成した後、メモリ領域２のメモリホールＭＨ内に、チャネルボディ２０を形成する。
周辺領域においては、第２のシリコン膜５４は絶縁膜に置換されずに残される。すなわち、周辺領域の導電層５０上には、複数層の電極膜ＷＬと、複数層の第２のシリコン膜５４とを含む導電層８０が設けられている。
次に、メモリセルアレイ領域の積層体上、および周辺領域の導電層８０上に、図１７に示すように層間絶縁膜６１を形成する。層間絶縁膜６１は、メモリセルアレイ領域と周辺領域に同時に形成され、例えばシリコン窒化膜である。
メモリセルアレイ領域の層間絶縁膜６１上には、図１８に示すように、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳが形成される。周辺領域の層間絶縁膜６１上には、抵抗素子６２が形成される。
選択ゲートＳＧＤ、ＳＧＳと抵抗素子６２は、同時に形成される同じ材料（例えばタングステンシリサイド）からなる。
メモリセルアレイ領域及び周辺領域の層間絶縁膜６１の全面に、導電膜が形成された後、図示しないマスクを用いたパターニングにより、メモリセルアレイ領域に選択ゲートＳＧＤ、ＳＧＳが形成され、周辺領域に抵抗素子６２が形成される。
層間絶縁膜６１上には、選択ゲートＳＧＤ、ＳＧＳ、抵抗素子６２を覆うように、図１９に示す層間絶縁膜６３が形成される。
メモリセルアレイ領域には、図２０に示すように、層間絶縁膜６３、選択ゲートＳＧＤ、ＳＧＳを貫通して、チャネルボディ２０に達するスリット６４が形成される。
スリット６４の側壁には、図２１に示すように、ゲート絶縁膜６５ａ、６５ｂが形成される。ゲート絶縁膜６５ａはドレイン側選択ゲートＳＧＤの側壁に形成され、ゲート絶縁膜６５ｂはソース側選択ゲートＳＧＳの側壁に形成される。ゲート絶縁膜６５ａ、６５ｂは、例えばシリコン窒化膜である。
ドレイン側選択ゲートＳＧＤの側壁に形成されたゲート絶縁膜６５ａの内壁には、シリコン膜がチャネルボディ６６ａとして形成される。ソース側選択ゲートＳＧＳの側壁に形成されたゲート絶縁膜６５ｂの内壁には、シリコン膜がチャネルボディ６６ｂとして形成される。
スリット６４内にチャネルボディ６６ａ、６６ｂを形成した後、チャネルボディ６６ａ、６６ｂの上部は除去され、スリット６４の上端開口側にリセスが形成される。
次に、図２２に示すように、ソース側選択ゲートＳＧＳの上の層間絶縁膜６３に凹部６７が形成される、凹部６７には、ソース側選択ゲートＳＧＳの間のチャネルボディ６６ｂの上端が露出する。
また、周辺領域の層間絶縁膜６３には、ビアホール６８及び溝６９が形成される。ビアホール６８は、抵抗素子６２に達する。溝６９はビアホール６８に通じている。
凹部６７内には、図２３に示すようにソース線ＳＬが埋め込まれる。ソース線ＳＬは、ソース側選択トランジスタのチャネルボディ６６ｂと接続される。
ドレイン側選択ゲートＳＧＤの上のスリット６４内には、コンタクトプラグ７２が埋め込まれる。周辺領域のビアホール６８及び溝６９内にはコンタクト部７１が埋め込まれる。コンタクト部７１は、抵抗素子６２と接続される。
メモリセルアレイ領域における層間絶縁膜６３上及びソース線ＳＬ上には、図３に示すように、層間絶縁膜７３が形成される。その層間絶縁膜７３上にはビット線ＢＬが形成される。ビット線ＢＬは、コンタクトプラグ７２を介して、ドレイン側選択トランジスタＳＴＤのチャネルボディ６６ａと接続される。
実施形態によれば、メモリセルアレイ領域の構造体に対する加工と、周辺領域の構造体に対する加工とは同時に行われる。すなわち、周辺領域の絶縁分離膜５８及び抵抗素子６２は、メモリセルアレイ１を形成する工程に対して追加工程なく形成することができる。
また、実施形態によれば、基板表面に形成されるＭＯＳのゲート電極材料を使って抵抗素子を形成するのではなく、メモリセルアレイ１の選択ゲートＳＧＤ、ＳＧＳと同じ階層の抵抗素子６２を周辺回路の抵抗素子として使うことができる。このため、周辺回路の面積、ひいてはチップサイズの縮小が可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリセルアレイ、１０…基板、２０…チャネルボディ、２１…絶縁膜、３０…メモリ膜、３２…電荷蓄積膜、５７…第１の絶縁分離膜、５８…第２の絶縁分離膜、６２…抵抗素子、８０…導電層、ＷＬ…電極膜、ＳＧＤ…ドレイン側選択ゲート、ＳＧＳ…ソース側選択ゲート

Claims (10)

  1. メモリセルアレイ領域と、前記メモリセルアレイ領域の周辺の周辺領域と、を有する基板と、
    前記基板の前記メモリセルアレイ領域上に設けられた複数の電極膜と、それぞれが前記電極膜の間に設けられた複数の絶縁膜と、を有する積層体と、
    前記電極膜及び前記絶縁膜の積層方向に前記積層体内を延びるチャネルボディと、
    前記チャネルボディの側壁とそれぞれの前記電極膜との間に設けられ、電荷蓄積膜を含むメモリ膜と、
    前記積層体内を前記積層方向に延び、前記積層体を第１の方向に複数に分離する複数の第１の絶縁分離膜と、
    前記積層体上に設けられた第１の層間絶縁膜と、
    前記第１の層間絶縁膜上に設けられ、前記第１の方向に対して交差する第２の方向に延びる選択ゲートと、
    前記基板の前記周辺領域上に設けられ、前記電極膜と同じ材料の膜を含む導電層と、
    前記導電層上に設けられた第２の層間絶縁膜と、
    前記第２の層間絶縁膜上で、前記第２の方向に延びるとともに前記第１の方向に分離して設けられ、前記選択ゲートと同じ層に設けられた複数の抵抗素子と、
    前記周辺領域の前記導電層を、前記抵抗素子の下のブロックと、前記第１の方向で隣り合う前記抵抗素子間の領域の下に設けられた少なくとも１つのブロックと、に分離する複数の第２の絶縁分離膜と、
    を備えた半導体記憶装置。
  2. 前記第１の絶縁分離膜と前記第２の絶縁分離膜とは同じ材料である請求項１記載の半導体記憶装置。
  3. 前記複数の第１の絶縁分離膜の前記第１の方向のピッチと、前記複数の第２の絶縁分離膜の前記第１の方向のピッチとが同じである請求項１または２に記載の半導体記憶装置。
  4. 前記抵抗素子間の領域の下に、４つ以上の前記第２の絶縁分離膜によって分断された３つ以上の前記導電層のブロックが設けられている請求項１〜３のいずれか１つに記載の半導体記憶装置。
  5. 前記３つ以上の前記導電層のブロックは、
    電位が与えられたブロックと、
    前記電位が与えられたブロックと、前記抵抗素子の下のブロックとの間に設けられ、フローティング電位のブロックと、
    を有する請求項４記載の半導体記憶装置。
  6. 前記抵抗素子間の領域の下の前記導電層の前記ブロックに電位が与えられている請求項１〜５のいずれか１つに記載の半導体記憶装置。
  7. 前記電位は、グランド電位である請求項６記載の半導体記憶装置。
  8. 前記電位は、前記抵抗素子に与える最大電位と最小電位との間の中間電位であるグランド電位である請求項６記載の半導体記憶装置。
  9. 前記基板と前記積層体との間に設けられた下部ゲートをさらに備え、
    前記チャネルボディは、前記積層体内を前記積層方向に延びる一対の柱状部と、前記下部ゲート内に設けられ、前記一対の柱状部をつなぐ連結部とを有するＵ字状に形成されている請求項１〜８のいずれか１つに記載の半導体記憶装置。
  10. メモリセルアレイ領域と、前記メモリセルアレイ領域の周辺の周辺領域と、を有する基板上に、複数の第１のシリコン膜と複数の第２のシリコン膜がそれぞれ交互に積層された積層体を形成する工程と、
    前記メモリセルアレイ領域の前記積層体を貫通し、前記メモリセルアレイ領域の前記積層体を第１の方向に複数に分離する複数の第１のスリットを形成する工程と、
    前記周辺領域の前記積層体を貫通し前記周辺領域の積層体を前記第１の方向に複数に分離する複数の第２のスリットを形成する工程と、
    前記第１のスリット内に第１の絶縁分離膜を形成する工程と、
    前記第２のスリット内に第２の絶縁分離膜を形成する工程と、
    前記メモリセルアレイ領域の前記積層体を貫通するホールを形成する工程と、
    前記ホールを通じたエッチングにより、前記メモリセルアレイ領域の前記第２のシリコン膜を除去し、前記メモリセルアレイ領域の前記第１のシリコン膜間に隙間を形成する工程と、
    前記ホールの側壁に電荷蓄積膜を含むメモリ膜を形成するとともに、前記メモリ膜の少なくとも一部を前記第１のシリコン膜間の前記隙間に形成する工程と、
    前記ホール内における前記メモリ膜の内側に、チャネルボディを形成する工程と、
    前記メモリセルアレイ領域及び前記周辺領域の前記積層体上に、層間絶縁膜を形成する工程と、
    前記メモリセルアレイ領域の前記層間絶縁膜上に、前記第１の方向に対して交差する第２の方向に延びる選択ゲートを形成する工程と、
    前記周辺領域の前記層間絶縁膜上に、前記第２の方向に延びる複数の抵抗素子を形成する工程と、
    を備え、
    前記第２の絶縁分離膜は、前記周辺領域の前記積層体を、前記抵抗素子の下のブロックと、前記第１の方向で隣り合う前記抵抗素子間の領域の下に設けられた少なくとも１つのブロックと、に分離する半導体記憶装置の製造方法。
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