CN109003982B - 3d存储器件及其制造方法 - Google Patents
3d存储器件及其制造方法 Download PDFInfo
- Publication number
- CN109003982B CN109003982B CN201810796632.1A CN201810796632A CN109003982B CN 109003982 B CN109003982 B CN 109003982B CN 201810796632 A CN201810796632 A CN 201810796632A CN 109003982 B CN109003982 B CN 109003982B
- Authority
- CN
- China
- Prior art keywords
- layer
- channel
- dielectric layer
- gate
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 239000010410 layer Substances 0.000 claims abstract description 381
- 239000004020 conductor Substances 0.000 claims abstract description 70
- 238000003860 storage Methods 0.000 claims abstract description 66
- 230000005641 tunneling Effects 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 239000011229 interlayer Substances 0.000 claims abstract description 20
- 230000000149 penetrating effect Effects 0.000 claims abstract description 15
- 230000015654 memory Effects 0.000 claims description 60
- 238000005530 etching Methods 0.000 claims description 19
- 238000004080 punching Methods 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 15
- 238000002955 isolation Methods 0.000 claims description 10
- 238000003475 lamination Methods 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 6
- 238000000231 atomic layer deposition Methods 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 description 12
- 238000000034 method Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 1
- 101100272590 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BIT2 gene Proteins 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000002159 nanocrystal Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000002096 quantum dot Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 101150064834 ssl1 gene Proteins 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本申请公开了一种3D存储器件及其制造方法。所述3D存储器件包括：衬底；堆叠于所述衬底上方的第一叠层结构和第二叠层结构，所述第一叠层结构和第二叠层结构分别包括交替堆叠的多个栅极导体和多个层间绝缘层；以及贯穿所述第一叠层结构和第二叠层结构的多个沟道柱，所述沟道柱包括沟道层以及夹在多个栅极导体和所述沟道层之间的隧穿介质层、电荷存储层和栅介质层，所述沟道柱中至少沟道层连续延伸穿过所述第一叠层结构和第二叠层结构的边界。该3D存储器件中将两层叠层结构连接处的层叠结构部分断开，并用沟道层覆盖，可以避免连接处层叠结构受损形成泄漏源，也保证了沟道层的连续性，从而提高3D存储器件的良率和可靠性。
Description
技术领域
本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用贯穿叠层结构的沟道柱实现存储单元串的存放。对于层数较高的堆叠结构，沟道柱的形成较为困难，则采用两个至多个叠层结构堆叠实现，但这样也会使上下层的沟道柱错位，在进行SNON打孔时，会造成层与层连接处的拐角处的沟道柱受损，如不处理会形成泄漏源，从而使得3D存储器件失效。
期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。
发明内容
本发明的目的是提供一种改进的3D存储器件及其制造方法，其中，将两层叠层结构连接处的层叠结构部分断开，并用沟道层覆盖，可以避免连接处层叠结构受损形成泄漏源，也保证了沟道层的连续性，从而提高3D存储器件的良率和可靠性。
根据本发明第一方面，提供一种3D存储器件，包括：衬底；堆叠于所述衬底上方的第一叠层结构和第二叠层结构，所述第一叠层结构和第二叠层结构分别包括交替堆叠的多个栅极导体和多个层间绝缘层；以及贯穿所述第一叠层结构和第二叠层结构的多个沟道柱，所述沟道柱包括沟道层以及夹在多个栅极导体和所述沟道层之间的隧穿介质层、电荷存储层和栅介质层，其中，在所述隧穿介质层、电荷存储层和栅介质层中的至少一层断开的位置，所述沟道柱中至少沟道层连续延伸。
优选地，所述断开的位置为所述第一叠层结构和所述第二叠层结构的边界。
优选地，所述3D存储器件还包括：隔离层，位于所述第一叠层结构和第二叠层结构之间，所述沟道层连续延伸穿过所述隔离层。
优选地，所述沟道柱与所述衬底之间形成有外延层，所述沟道层部分覆盖所述外延层。
优选地，所述第一叠层结构的所述沟道柱和所述第二叠层结构的所述沟道柱在所述第一叠层结构和所述第二叠层结构的连接处相互错开一定的距离，从而在所述连接处形成沟道窗口。
优选地，所述外延层直接被所述沟道层覆盖的部分与所述沟道窗口垂直对应。
优选地，所述第一叠层结构和所述第二叠层结构的所述层间绝缘层相接触，形成隔离层。
优选地，与所述隔离层相接触的所述隧穿介质层、电荷存储层和栅介质层的结构中，所述隧穿介质层和所述电荷存储层部分断开。
优选地，所述隧穿介质层、电荷存储层和栅介质层部分覆盖所述外延层，且与部分覆盖所述外延层的所述沟道层相接触。
优选地，所述多个沟道柱的底端经由所述外延层形成共源极连接。
优选地，所述多个沟道柱与所述多个栅极导体中的多个第一栅极导体形成多个存储晶体管，与所述多个栅极导体中的第二栅极导体和第三栅极导体分别形成第一选择晶体管和第二选择晶体管。
优选地，所述第三栅极导体包括位于所述第一叠层结构中距离所述外延层最近的一层所述栅极导体；所述第二栅极导体包括位于所述第二叠层结构中距离所述外延层最远的一层所述栅极导体；所述第一栅极导***于所述第二栅极导体和所述第三栅极导体之间。
根据本发明第二方面，提供一种3D存储器件的制造方法，包括：在衬底上形成第一叠层结构；形成贯穿所述第一叠层结构的第一柱体；在所述第一叠层结构上形成第二叠层结构；形成贯穿所述第二叠层结构的第二柱体；去除所述第一柱体和所述第二柱体的一部分，形成沟道孔；以及在所述沟道孔中形成沟道层，其中，在所述隧穿介质层、电荷存储层和栅介质层中的至少一层断开的位置，所述沟道孔中至少沟道层连续延伸。
优选地，在形成所述第一叠层结构的步骤之前，还包括：在所述衬底上沉积形成外延层，所述外延层与所述第一柱体相接触。
优选地，形成所述第一叠层结构和所述第一柱体以及所述第二叠层结构和所述第二柱体的步骤包括：在所述衬底上交替地沉积多个栅极导体和多个层间绝缘层形成第一叠层结构，对所述第一叠层结构进行刻蚀，形成贯穿所述第一叠层结构的多个第一柱体；以及在所述第一叠层结构上交替地沉积多个栅极导体和多个层间绝缘层形成第二叠层结构，对所述第二叠层结构进行刻蚀，形成贯穿所述第二叠层结构的多个第二柱体。
优选地，形成沟道孔的步骤之前还包括形成沟道柱：所述第一柱体和所述第二柱体相连通；沿所述第一柱体和所述第二柱体的内壁依次沉积形成连续的栅介质层、电荷存储层和隧穿介质层；以及沿所述隧穿介质层表面沉积形成牺牲层。
优选地，所述第一柱体和所述第二柱体在所述第一叠层结构和所述第二叠层结构的连接处相互错开一定的距离，从而在所述连接处形成沟道窗口。
优选地，所述沟道孔的形成步骤包括：通过所述沟道窗口沿所述沟道柱的顶部向底部进行冲孔，形成贯穿所述沟道柱底部的通孔，以使所述外延层部分暴露；将位于所述第一叠层结构和所述第二叠层结构的连接处的破损的所述电荷存储层和隧穿介质层进行部分刻蚀；将位于所述外延层与所述沟道柱的连接处的破损的所述电荷存储层和隧穿介质层进行部分蚀刻；以及将所述牺牲层全部刻蚀。
优选地，在所述沟道孔中形成沟道层的步骤包括：沿所述沟道柱内壁在所述栅介质层、电荷存储层和隧穿介质层的表面进行沉积形成连续的沟道层，其中，所述沟道层完全覆盖所述栅介质层、电荷存储层和隧穿介质层，以及覆盖所述外延层的暴露表面，与所述外延层相接触。
优选地，所述多个沟道柱的底端经由所述外延层形成共源极连接。
优选地，所述多个栅极导体由采用原子层沉积的金属层形成。
优选地，所述金属层由选自钨、铂、钛中的至少一种或其合金组成。
本发明实施例提供的3D存储器件及其制造方法，在衬底上方形成包括交替堆叠的栅极导体和层间绝缘层的叠层结构，且形成贯穿该叠层结构的沟道柱，沟道柱包括紧贴沟道柱内壁的叠层结构以及位于叠层结构表面的沟道层。该3D存储器件采用至少两层叠层结构的堆叠结构，对沟道柱进行SONO冲孔，将至少两层叠层结构连接处的受损的叠层结构部分刻蚀掉，避免泄漏源的形成，从而提高3D存储器件的良率和可靠性；且由于连接处不做字线功能，所以刻蚀不影响存储器件的正常存储功能。
进一步地，在沟道柱和衬底之间形成有外延层，进行SONO冲孔时，位于外延层表面的叠层结构上形成一个贯穿的小孔，而在外延层与沟道柱的内壁相接的拐角处，叠层结构也会受损，将受损的叠层结构也进行部分刻蚀，形成不连续的叠层结构，在叠层结构表面形成一层连续的沟道层，沟道层覆盖叠层结构和外延层的裸露表面，保证沟道层的连续性，从而保证存储器件的正常存储性能。
进一步地，在冲孔前，叠层结构的表面还覆盖有一层牺牲层，冲孔后，牺牲层也断裂，将牺牲层刻蚀掉后再做沟道层，牺牲层可以对叠层结构起到保护作用，可以防止冲孔时损坏存储器件的栅极结构等重要结构，从而提高3D存储器件的良率和可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。
图2示出3D存储器件的透视图。
图3a至3e分别示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。
图4a和4b分别示出与图3b和图3e相对应的3D存储器件的沟道柱的结构示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。
如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体层122和123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。
在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。在替代的实施例中，沟道柱110的芯部为空心结构，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。
在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。
在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构的栅极导体120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。
沟道柱110贯穿栅极导体120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。
第一选择晶体管即串选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。
存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。
第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管Q2的栅极导体123由栅线缝隙分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。
图3a至3e分别示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。
本实施例的3D存储器件300至少包括两层层叠的叠层结构150，本实施例以两层叠层结构为例，即包括衬底101和堆叠于衬底101上方的叠层结构150’和叠层结构150。叠层结构150’和叠层结构150分别包括交替堆叠的多个栅极导体和多个层间绝缘层，以及贯穿叠层结构150’和叠层结构150的多个沟道柱，沟道柱包括沟道层111，沟道柱中至少沟道层111连续延伸穿过叠层结构150’和叠层结构150的边界。
如图3a所示，示出了本发明实施例的3D存储器件制造方法的基础结构，该结构的形成步骤包括：在衬底101上交替地沉积多个层间绝缘层140’和多个栅极导体120’形成堆叠的叠层结构150’；对叠层结构150’进行刻蚀，形成贯穿叠层结构150’的柱体10’。在上述叠层结构150’上交替地沉积多个栅极导体120和多个层间绝缘层140形成第二层叠层结构150，对叠层结构150进行刻蚀，形成贯穿叠层结构150的多个柱体10。
在该实施例中，衬底101例如是单晶硅衬底，层间绝缘层140’例如由氧化硅组成。进一步地，衬底101上生长有外延层102，在衬底101与柱体10’的接触处进行硅的外延沉积生长形成硅外延层(SEG)。
如图3b所示，为沟道柱的示意图。本实施例的沟道柱包括紧贴沟道柱110和110’内壁的沟道侧壁结构ONO以及位于沟道侧壁结构ONO表面的牺牲层116，ONO包括堆叠的隧穿介质层112、电荷存储层113和栅介质层114。沟道柱110和110’的形成过程包括：柱体10’和柱体10相连通；沿柱体10’和柱体10的内壁依次沉积形成连续的栅介质层114、电荷存储层113和隧穿介质层112；以及沿隧穿介质层112表面沉积形成牺牲层116。其中，隧穿介质层112、电荷存储层113和栅介质层114以及牺牲层116均为均匀连续的层结构，牺牲层116例如为多晶硅。
上层叠层结构150柱体10与下层叠层结构150’的柱体10’相连通，由于工艺的作用，上下两层叠层结构150和150’的相连通的柱体10和10’在叠层结构150和叠层结构150’的连接处相互错开一定的距离，从而在连接处会形成沟道窗口160；且由于上层柱体10和下层柱体10’在形成时，受到硅的特性的影响，沟道柱110和110’均呈上粗下细的柱形，所以连接处的沟道窗口160的口径较小。隧穿介质层112、电荷存储层113和栅介质层114以及牺牲层116均为覆盖整个两层沟道柱110和110’的连续的层结构。
此时，3D存储器件300的沟道柱110’的底部，也即外延层102的表面均被隧穿介质层112、电荷存储层113和栅介质层114所覆盖，不利于后续的沟道层110’与外延层102的连通，所以要对其进行SONO冲孔操作，如图中L所示的一组实线，沿L的方向，通过沟道窗口160沿沟道柱110的顶部向沟道柱110’的底部进行冲孔。
图3c所示，对沟道柱110和110’进行垂直冲孔，因沟道柱110和110’及内壁的ONO和牺牲层116为倾斜结构，而沟道窗口160尺寸较小，在冲孔时，位于两层叠层结构150和150’连接处和位于衬底101表面与柱体10’的连接处的叠层结构150和150’中，隧穿介质层112、电荷存储层113和栅介质层114以及牺牲层116会受到冲孔的高偏差的强烈撞击，导致受损。
对衬底101表面的隧穿介质层112、电荷存储层113和栅介质层114以及牺牲层116进行冲孔，以形成贯穿沟道柱110’底部的通孔，从而使外延层102部分暴露，便于后续与沟道层111的连接。冲孔后，外延层102暴露的部分，即通孔所在的位置与沟道窗口160垂直对应。
而位于叠层结构150和叠层结构150’连接处的拐角处的ONO和牺牲层116以及位于衬底101表面与沟道柱110’的连接处的拐角处的ONO和牺牲层116，由于冲孔造成的破损，如果不及时处理，会形成泄漏源，影响存储性能。所以本实施例中将破损的隧穿介质层112、电荷存储层113和栅介质层114进行部分蚀刻。
具体地，叠层结构150的层间绝缘层140与叠层结构150’的层间绝缘层140’相接触，形成隔离层。在两者连接处与隔离层相接触的ONO(隧穿介质层112、电荷存储层113和栅介质层114)没有与栅极导体120对应，不做字线功能，此时，即使ONO不连续，也不影响存储器件的存储性能，所以将破损处的ONO进行部分刻蚀。例如，对上述两个连接拐角处的隧穿介质层112和电荷存储层113进行刻蚀，栅介质层114不作处理，仍对外侧结构起到保护作用，由此形成沿沟道柱110和110’内表面沉积的不完全连续的沟道侧壁结构ONO。而牺牲层116由于冲孔也受到损伤，成为不连续的层结构。
冲孔时，对沟道窗口160处，下层沟道柱110’突出的部位进行冲击，受到损伤，所以截面图中示出一侧的隧穿介质层112、电荷存储层113和栅介质层114被刻蚀而断开的情况，实际上，在受损处，刻蚀均适用。衬底101表面的隧穿介质层112、电荷存储层113和栅介质层114的刻蚀部分可与通孔连通，形成更大的通孔。
接着要进行沟道层111的形成，如图3d所示，将冲孔后破损的牺牲层116全部刻蚀掉，将不连续的隧穿介质层112、电荷存储层113和栅介质层114以及通孔暴露，在他们的表面形成沟道层。
如图3e所示，沿沟道柱110和110’内壁在栅介质层114、电荷存储层113和隧穿介质层112的表面进行沉积形成连续的沟道层111，其中，沟道层111完全覆盖栅介质层114、电荷存储层113和隧穿介质层112和外延层102的裸露表面，即沟道层111连续且延伸穿过隔离层对应的蚀刻部分，且沟道层111通过通孔与外延层102导通，外延层102连接到共同的源极区。最后，多个沟道柱110’经由衬底101上的外延层102形成共源极连接。
优选地，多个栅极导体120由采用原子层沉积(ALD)的金属层形成。金属层例如由选自钨、铂、钛中的至少一种或其合金组成。
由此，该3D存储器件的制造方法完成。
图4a和4b分别示出与图3b和图3e相对应的3D存储器件的沟道柱的结构示意图。图4a和图4b展现了沟道柱110的立体结构。
如图4a所示，结合对图3a-图3e的描述，在叠层结构150和叠层结构150’的连接处A处，以及衬底101与柱体110’连接的拐角处B处形成冲孔损伤，需要对A处和B处的栅介质层114、电荷存储层113和隧穿介质层112进行部分刻蚀。
如图4b所示，将牺牲层116刻蚀后，沉积新的沟道层111。在刻蚀处A处，电荷存储层113和隧穿介质层112不连续，不做字线功能；在刻蚀处B处，电荷存储层113和隧穿介质层112不连续，第三栅极导体123与沟道柱110’形成选择晶体管GSL；在沟道柱110顶部，只有沟道层111和栅介质层114，第二栅极导体122与沟道柱110形成选择晶体管SSL；第二栅极导体122和第三栅极导体123之间的第一栅极导体121与沟道柱110和110’形成存储晶体管，连接到字线WL1-WL4，WL1’-WL4’。
这里只是以每层4根字线为例，实际上可以有32根，64根等不同数目的字线。而且上述实施例仅为较佳的部分实施例，但本发明的实施方式不限于此。
本发明实施例提供的3D存储器件及其制造方法，在衬底上方形成包括交替堆叠的栅极导体和层间绝缘层的叠层结构，且形成贯穿该叠层结构的沟道柱，沟道柱包括紧贴沟道柱内壁的叠层结构以及位于叠层结构表面的沟道层。该3D存储器件采用至少两层叠层结构的堆叠结构，对沟道柱进行SONO冲孔，将至少两层叠层结构连接处的受损的叠层结构部分刻蚀掉，避免泄漏源的形成，从而提高3D存储器件的良率和可靠性；且由于连接处不做字线功能，所以刻蚀不影响存储器件的正常存储功能。
进一步地，在沟道柱和衬底之间形成有外延层，进行SONO冲孔时，位于外延层表面的叠层结构上形成一个贯穿的小孔，而在外延层与沟道柱的内壁相接的拐角处，叠层结构也会受损，将受损的叠层结构也进行部分刻蚀，形成不连续的叠层结构，在叠层结构表面形成一层连续的沟道层，沟道层覆盖叠层结构和外延层的裸露表面，保证沟道层的连续性，从而保证存储器件的正常存储性能。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (21)
1.一种3D存储器件，包括：
衬底；
堆叠于所述衬底上方的第一叠层结构和第二叠层结构，所述第一叠层结构和第二叠层结构分别包括交替堆叠的多个栅极导体和多个层间绝缘层；以及
贯穿所述第一叠层结构和第二叠层结构的多个沟道柱，所述沟道柱包括沟道层以及夹在多个栅极导体和所述沟道层之间的隧穿介质层、电荷存储层和栅介质层，
其中，在所述隧穿介质层、电荷存储层和栅介质层中的至少一层断开的位置，所述沟道柱中至少沟道层连续延伸，
位于第一叠层结构和第二叠层结构连接处的所述隧穿介质层和所述电荷存储层断开且被部分刻蚀，所述栅介质层保护外侧结构；
以及位于衬底表面与沟道柱的连接拐角处的所述隧穿介质层和所述电荷存储层断开且被部分刻蚀，所述栅介质层、所述沟道层与对应的栅极导体形成选择晶体管。
2.根据权利要求1所述的3D存储器件，其中，所述断开的位置为所述第一叠层结构和所述第二叠层结构的边界。
3.根据权利要求2所述的3D存储器件，其中，还包括：隔离层，位于所述第一叠层结构和第二叠层结构之间，所述沟道层连续延伸穿过所述隔离层。
4.根据权利要求3所述的3D存储器件，其中，所述沟道柱与所述衬底之间形成有外延层，所述沟道层部分覆盖所述外延层。
5.根据权利要求4所述的3D存储器件，其中，所述第一叠层结构的所述沟道柱和所述第二叠层结构的所述沟道柱在所述第一叠层结构和所述第二叠层结构的连接处相互错开一定的距离，从而在所述连接处形成沟道窗口。
6.根据权利要求5所述的3D存储器件，其中，所述外延层直接被所述沟道层覆盖的部分与所述沟道窗口垂直对应。
7.根据权利要求3所述的3D存储器件，其中，所述第一叠层结构和所述第二叠层结构的所述层间绝缘层相接触，形成隔离层。
8.根据权利要求4所述的3D存储器件，其中，所述隧穿介质层、电荷存储层和栅介质层部分覆盖所述外延层，且与部分覆盖所述外延层的所述沟道层相接触。
9.根据权利要求4所述的3D存储器件，其中，所述多个沟道柱的底端经由所述外延层形成共源极连接。
10.根据权利要求4所述的3D存储器件，其中，所述多个沟道柱与所述多个栅极导体中的多个第一栅极导体形成多个存储晶体管，与所述多个栅极导体中的第二栅极导体和第三栅极导体分别形成第一选择晶体管和第二选择晶体管。
11.根据权利要求10所述的3D存储器件，其中，所述第三栅极导体包括位于所述第一叠层结构中距离所述外延层最近的一层所述栅极导体；所述第二栅极导体包括位于所述第二叠层结构中距离所述外延层最远的一层所述栅极导体；所述第一栅极导***于所述第二栅极导体和所述第三栅极导体之间。
12.一种3D存储器件的制造方法，包括：
在衬底上形成第一叠层结构；
形成贯穿所述第一叠层结构的第一柱体；
在所述第一叠层结构上形成第二叠层结构；
形成贯穿所述第二叠层结构的第二柱体；
去除所述第一柱体和所述第二柱体的一部分，形成沟道孔；以及
在所述沟道孔中形成沟道层，
其中，在所述隧穿介质层、电荷存储层和栅介质层中的至少一层断开的位置，所述沟道孔中至少沟道层连续延伸，
位于第一叠层结构和第二叠层结构连接处的所述隧穿介质层和所述电荷存储层断开且被部分刻蚀，所述栅介质层保护外侧结构；以及位于衬底表面与沟道柱的连接拐角处的所述隧穿介质层和所述电荷存储层断开且被部分刻蚀，所述栅介质层、所述沟道层与对应的栅极导体形成选择晶体管。
13.根据权利要求12所述的制造方法，其中，在形成所述第二叠层结构的步骤之前，还包括：在所述衬底上沉积形成外延层，所述外延层与所述第一柱体相接触。
14.根据权利要求13所述的制造方法，其中，形成所述第一叠层结构和所述第一柱体以及所述第二叠层结构和所述第二柱体的步骤包括：
在所述衬底上交替地沉积多个栅极导体和多个层间绝缘层形成第一叠层结构，对所述第一叠层结构进行刻蚀，形成贯穿所述第一叠层结构的多个第一柱体；以及
在所述第一叠层结构上交替地沉积多个栅极导体和多个层间绝缘层形成第二叠层结构，对所述第二叠层结构进行刻蚀，形成贯穿所述第二叠层结构的多个第二柱体。
15.根据权利要求14所述的制造方法，其中，形成沟道孔的步骤之前还包括形成沟道柱：
所述第一柱体和所述第二柱体相连通；
沿所述第一柱体和所述第二柱体的内壁依次沉积形成连续的栅介质层、电荷存储层和隧穿介质层；以及
沿所述隧穿介质层表面沉积形成牺牲层。
16.根据权利要求15所述的制造方法，其中，所述第一柱体和所述第二柱体在所述第一叠层结构和所述第二叠层结构的连接处相互错开一定的距离，从而在所述连接处形成沟道窗口。
17.根据权利要求16所述的制造方法，其中，所述沟道孔的形成步骤包括：
通过所述沟道窗口沿所述沟道柱的顶部向底部进行冲孔，形成贯穿所述沟道柱底部的通孔，以使所述外延层部分暴露；
将位于所述第一叠层结构和所述第二叠层结构的连接处的破损的所述电荷存储层和隧穿介质层进行部分刻蚀；
将位于所述外延层与所述沟道柱的连接处的破损的所述电荷存储层和隧穿介质层进行部分蚀刻；以及
将所述牺牲层全部刻蚀。
18.根据权利要求17所述的制造方法，其中，在所述沟道孔中形成沟道层的步骤包括：
沿所述沟道柱内壁在所述栅介质层、电荷存储层和隧穿介质层的表面进行沉积形成连续的沟道层，
其中，所述沟道层完全覆盖所述栅介质层、电荷存储层和隧穿介质层，以及覆盖所述外延层的暴露表面，与所述外延层相接触。
19.根据权利要求18所述的制造方法，其中，所述多个沟道柱的底端经由所述外延层形成共源极连接。
20.根据权利要求18所述的制造方法，其中，所述多个栅极导体由采用原子层沉积的金属层形成。
21.根据权利要求19所述的制造方法，其中，所述金属层由选自钨、铂、钛中的至少一种或其合金组成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810796632.1A CN109003982B (zh) | 2018-07-19 | 2018-07-19 | 3d存储器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810796632.1A CN109003982B (zh) | 2018-07-19 | 2018-07-19 | 3d存储器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109003982A CN109003982A (zh) | 2018-12-14 |
| CN109003982B true CN109003982B (zh) | 2021-10-26 |
Family
ID=64596781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810796632.1A Active CN109003982B (zh) | 2018-07-19 | 2018-07-19 | 3d存储器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109003982B (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109712990A (zh) * | 2019-01-02 | 2019-05-03 | 长江存储科技有限责任公司 | 一种三维存储器及其制备方法 |
| CN109830483B (zh) * | 2019-02-14 | 2021-07-02 | 长江存储科技有限责任公司 | 3d nand存储器及其形成方法 |
| CN109817635B (zh) * | 2019-02-14 | 2021-04-13 | 长江存储科技有限责任公司 | 3d nand存储器的形成方法 |
| CN110137178B (zh) * | 2019-04-19 | 2022-04-01 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| CN110767656B (zh) * | 2019-09-17 | 2023-06-16 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| CN114220813A (zh) * | 2021-12-10 | 2022-03-22 | 北京超弦存储器研究院 | 存储器件及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104269405A (zh) * | 2014-09-16 | 2015-01-07 | 华中科技大学 | 一种基于深孔填充的三维半导体存储器件及其制备方法 |
| KR20150138139A (ko) * | 2015-11-20 | 2015-12-09 | 안범주 | 반도체 장치 및 그 제조방법 |
| CN107464817A (zh) * | 2017-08-23 | 2017-12-12 | 长江存储科技有限责任公司 | 一种3d nand闪存的制作方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9698153B2 (en) * | 2013-03-12 | 2017-07-04 | Sandisk Technologies Llc | Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad |
| US9991280B2 (en) * | 2016-02-17 | 2018-06-05 | Sandisk Technologies Llc | Multi-tier three-dimensional memory devices containing annular dielectric spacers within memory openings and methods of making the same |
-
2018
- 2018-07-19 CN CN201810796632.1A patent/CN109003982B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104269405A (zh) * | 2014-09-16 | 2015-01-07 | 华中科技大学 | 一种基于深孔填充的三维半导体存储器件及其制备方法 |
| KR20150138139A (ko) * | 2015-11-20 | 2015-12-09 | 안범주 | 반도체 장치 및 그 제조방법 |
| CN107464817A (zh) * | 2017-08-23 | 2017-12-12 | 长江存储科技有限责任公司 | 一种3d nand闪存的制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109003982A (zh) | 2018-12-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110137178B (zh) | 3d存储器件及其制造方法 | |
| CN109003982B (zh) | 3d存储器件及其制造方法 | |
| CN109037227B (zh) | 3d存储器件及其制造方法 | |
| CN109148461B (zh) | 3d存储器件及其制造方法 | |
| CN109920793B (zh) | 3d存储器件及其制造方法 | |
| CN109119424B (zh) | 3d存储器件及其制造方法 | |
| CN110349966B (zh) | 3d存储器件的制造方法及3d存储器件 | |
| CN109346473B (zh) | 3d存储器件及其制造方法 | |
| CN109103199B (zh) | 3d存储器件及其制造方法 | |
| CN109003983B (zh) | 3d存储器件及其制造方法 | |
| CN109390349B (zh) | 3d存储器件及其制造方法 | |
| CN109273453B (zh) | 3d存储器件的制造方法及3d存储器件 | |
| CN109148459B (zh) | 3d存储器件及其制造方法 | |
| CN111180451B (zh) | 3d存储器件及其制造方法 | |
| CN110176460B (zh) | 3d存储器件及其制造方法 | |
| CN109119425B (zh) | 3d存储器件 | |
| CN110649033A (zh) | 3d存储器件及其制造方法 | |
| CN111211130A (zh) | 3d存储器件及其制造方法 | |
| CN109037226B (zh) | 3d存储器件及其制造方法 | |
| CN111508964A (zh) | 3d存储器件及其制造方法 | |
| CN110808254A (zh) | 3d存储器件及其制造方法 | |
| CN110767656B (zh) | 3d存储器件及其制造方法 | |
| CN110808252B (zh) | 3d存储器件及其制造方法 | |
| CN109545793B (zh) | 3d存储器件及其制造方法 | |
| CN109273457B (zh) | 3d存储器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |