JP2011014603A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】従来の半導体装置では、シリコン基板の研磨屑が半導体装置の電極近傍に硬化し電気的にリークするという問題があった。
【解決手段】本発明の半導体装置では、シリコン基板２の表面側に配線層４やＣｕ配線層１３が配置され、樹脂膜１０、１５により被覆される。半導体装置１の側面１８、１９は、半導体装置１の表面２０と垂直面となり、その側面からは、樹脂膜１０、１５や位置精度確認マーク１４が露出する。この構造により、シリコン基板２の研磨屑２２は、若干、半導体装置１の側面１８、１９に付着するが、その表面２０に付着することはなく、研磨屑２２を介して電気的にリークすることはない。
【選択図】図１

Description

本発明は、バックグラインドの際に発生する屑による品質不良を改善する半導体装置及びその製造方法に関する。

従来の半導体装置の製造方法の一実施例として下記の製法が知られている。図９（Ａ）〜（Ｃ）は、従来のＷＬＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ）のバックグラインド工程の断面図を示す。

先ず、図９（Ａ）に示す如く、スクライブ領域に沿って溝５２が形成された半導体ウエハ５１表面側に保護テープ５３を貼り合せた後、半導体ウエハ５１をバックグラインドテーブル５４上に配置する。ここで、保護テープ５３は、ＰＥＴ（ポリエチレンテレフタレート）等の基材５５とアクリル系合成樹脂等の粘着剤５６から構成される。

次に、半導体ウエハ５１裏面側から研磨し、半導体ウエハ５１の膜厚を所望の厚さとする。このとき、半導体ウエハ５１の溝５２の形成領域まで研磨することで、半導体ウエハ５１は個々のＷＬＰ構造の半導体装置へと個片化される。この工程にて、半導体ウエハ５１の研磨屑５７が、半導体ウエハ５１の切断面５８、表面側の保護膜５９や保護テープ５３の粘着剤５６等へ付着する。

次に、図９（Ｂ）に示す如く、研磨された半導体ウエハ５１をスピンナーテーブル６０上に配置する。そして、バックグラインド工程にて半導体ウエハ５１に付着した水分を遠心力により除去する。その後、スピンナーテーブル６０に内蔵された加熱機６１により保護テープ５３を加熱し、粘着剤５６を溝５２方向へと膨張させる。そして、粘着剤５６が膨張する際に、半導体ウエハ５１の切断面５８や保護膜５９へと付着した研磨屑５７が粘着剤５６へと貼り付く。そして、保護テープ５３を剥がすことで、切断面５８や保護膜５９から研磨屑５７を除去する事ができる（例えば、特許文献１参照。）。

特開２００７−１６５４３７号公報（第５−７頁、第１−３図）

ＷＬＰ構造では、半導体ウエハ５１のスクライブ領域にアライメントマーク（図示せず）が形成され、アライメントマークによりスクライブ領域を位置認識した後、そのスクライブ領域を切断する。そして、半導体ウエハ５１表面側を被覆する保護膜５９や絶縁層６２は、使用される材料やその膜厚により、アライメントマークの認識精度を悪化させる。そのため、図９（Ａ）にて丸印６３で示すように、アライメントマークの認識精度を向上させるため、スクライブ領域の保護膜５９や絶縁層６２は、その他の領域に対して凹部となる。

図９（Ｃ）は、図９（Ａ）の丸印６３で示す領域を拡大した断面図である。バックグラインド工程では、半導体ウエハ５１表面側に保護テープ５３が貼り付けられた状態にて、半導体ウエハ５１裏面側から研磨が行われる。このとき、スクライブ領域では、前述した保護膜５９や絶縁層６２の形状により、半導体ウエハ５１の表面側から溝５２に向けて階段状の段差が形成される。この構造により、丸印６３で示す領域は、溝５２の幅Ｗ５よりも広い幅Ｗ６の空間領域となる。尚、保護膜５９は、段差形状の絶縁層６２上面を被覆することで、絶縁層６２よりもだれた形状の段差となる。

そして、丸印６４で示す領域は、粘着剤５６と保護膜５９との接着領域となるが、前述した保護膜５９の段差により、粘着剤５６と保護膜５９とは密着し難く、両者の接着強度が弱まり易い領域となる。その結果、バックグラインド工程は研磨面に対し処理水を供給した状態にて行われるため、特に、丸印６４で示す領域では、粘着剤５６と保護膜５９との接着面が剥がれ易くなる。そして、パッド電極６５周辺の保護膜５９上面にも研磨屑５７が残存し、硬化することで、研磨屑５７を介して電気的にショートする問題が発生する。

更に、従前の製造方法では、図９（Ｂ）に示すように、粘着剤５６を溝５２側へと膨張させ、保護テープ５９を剥がすことで、半導体ウエハ５１の切断面５８や保護膜５９へと付着した研磨屑５７を除去している。しかしながら、スクライブ領域に露出する粘着剤５６には、バックグラインド工程時に、既に、多量の研磨屑５７が付着することで、その接着強度も劣化する。また、丸印６３で示す領域の粘着剤５６や丸印６４で示す粘着剤５６と保護膜５９との接着面は、バックグラインド工程中の処理水に晒されることでも、その接着強度が劣化する。その結果、膨張領域の粘着剤５６の接着強度は劣化し、研磨屑５７を除去し難いという問題がある。

また、前述したように、従来のＷＬＰ構造では、スクライブ後に個片化された半導体装置の切断面を検査する方法や手段がなく、スクライブ領域の適した範囲をスクライブしたか、否かを確認することが出来なかった。そして、切断面を検査することなくユーザー側に個片化された半導体装置を納品することで、ユーザー側では、不適切な領域でスクライブされた半導体装置を実装した回路装置やセット品等で、品質不良が発生する問題がある。

本発明の半導体装置では、少なくとも基板の一主面側が樹脂層により被覆され、前記樹脂層表面側に電極が形成され、前記基板の一主面と他の主面との間に位置する側面がスクライブ面となる半導体装置において、前記側面には、少なくとも前記樹脂層及び前記基板が露出し、前記側面に露出する樹脂層は、前記樹脂層表面に対して垂直な平坦面となることを特徴とする。従って、本発明では、電極が配置される樹脂層表面側には研磨屑が付着することはなく、研磨屑を介した電気的なリークを防止できる。

また、本発明の半導体装置の製造方法では、半導体ウエハを準備し、前記半導体ウエハの複数の素子形成領域に対し半導体素子を形成し、前記半導体ウエハの一主面側に樹脂層を形成した後、前記樹脂層表面側に電極を形成する工程と、前記半導体ウエハのスクライブ領域に沿って前記樹脂層から前記半導体ウエハに到達する溝を形成した後、前記樹脂層表面側に保護テープを貼り合わせる工程と、前記半導体ウエハの他の主面側から少なくとも前記溝の形成領域まで前記半導体ウエハを研磨し、前記素子形成領域毎に前記半導体ウエハを個片化し半導体装置を形成する工程とを有し、前記溝の側面からは前記樹脂層が露出し、前記保護テープを構成する粘着層の一部は、前記露出した樹脂層と当接するように前記溝内に入り込んだ状態にて、前記半導体ウエハを研磨する工程を行うことを特徴とする。従って、本発明では、半導体ウエハを研磨する際に、樹脂層表面側まで研磨屑が廻り込むことを防止できる。

本発明では、半導体装置の側面（切断面）まで樹脂層が配置されることで、表面側への研磨屑の廻り込みを防止し、研磨屑を介した電気的なリークが防止される。

また、本発明では、半導体装置の側面に位置精度確認マークを露出させ、その露出形状を確認することで、スクライブ後の品質検査ができる。

また、本発明では、位置精度確認マークの周囲は耐湿性に優れた絶縁層で被覆されることで、位置精度確認マークの形成領域から品質劣化が生じることはない。

また、本発明では、スクライブ溝に保護テープの粘着層を入れ込んだ状態にてバックグラインド工程を行うことで、半導体装置表面側への研磨屑の廻り込みを防止できる。

また、本発明では、スクライブ後に切断面に露出した位置精度確認マークを用いてスクライブ面の判定を行うことで、半導体装置の製品品質が向上される。

また、本発明では、粘着層を膨張させる工程を省略でき、製造コストを抑えることができる。

本発明の実施の形態における半導体装置を説明する（Ａ）断面図、（Ｂ）斜視図である。 本発明の実施の形態における半導体装置を説明する（Ａ）斜視図、（Ｂ）平面図である。 本発明の実施の形態における半導体装置を説明する（Ａ）断面図、（Ｂ）断面図、（Ｃ）断面図、（Ｄ）断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する（Ａ）断面図、（Ｂ）断面図である。 従来の実施の形態における半導体装置の製造方法を説明する（Ａ）断面図、（Ｂ）断面図、（Ｃ）断面図である。

以下に、本発明の実施の形態である半導体装置について説明する。図１（Ａ）は、半導体装置を説明する断面図である。図１（Ｂ）は、半導体装置を説明する斜視図である。図２（Ａ）は、位置精度確認マークを説明する斜視図である。図２（Ｂ）は、スクライブ領域を説明する平面図である。図３（Ａ）〜（Ｄ）は、半導体装置の側面（切断面）を説明する断面図である。

先ず、図１（Ａ）に示す如く、ＷＬＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ）構造の半導体装置１では、素子形成領域Ｗ１の周囲にスクライブ領域Ｗ２の一部が一環状に配置される。これは、スクライブ領域Ｗ２の幅（図２（Ｂ）参照）は、スクライブブレード４２（図７参照）よりも幅広に形成されるため、前述したように、スクライブ後の素子形成領域Ｗ１の周囲にはスクライブ領域Ｗ２の一部が配置される。そして、素子形成領域Ｗ１には、図示していないが、拡散領域によりトランジスタ等の半導体素子が形成される。詳細は後述するが、スクライブ領域Ｗ２では、樹脂膜１０、１５がパッケージ周囲まで配置され、その側面からは位置精度確認マーク１４が露出する。

シリコン基板２上には、絶縁処理用の絶縁層３が形成される。絶縁層３としては、例えば、シリコン酸化膜、ＮＳＧ（Ｎｏｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等の少なくとも１層が選択される。尚、シリコン基板２としては、単結晶基板でなるもの、単結晶基板上にエピタキシャル層が形成されるものが考えられる。また、シリコン基板２の代わりに、化合物半導体基板であってもよい。

配線層４が、絶縁層３上に形成される。配線層４は、３層構造から成り、バリアメタル膜上に金属膜が形成され、その金属膜上に反射防止膜が形成される。そして、バリアメタル膜は、例えば、チタン（Ｔｉ）やチタンナイトライド（ＴｉＮ）等の高融点金属から成る。また、金属膜は、例えば、アルミニウム（Ａｌ）膜やアルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜等のＡｌを主体とする合金膜から成る。また、反射防止膜は、例えば、ＴｉＮ、チタンタングステン（ＴｉＷ）等の高融点金属から成る。そして、配線層４の膜厚は、例えば、０．４〜３．０μｍである。尚、配線層４は、シリコン基板２に形成された半導体素子と電気的に接続する。また、配線層４は、銅を主材料として形成される場合でも良い。

そして、素子形成領域Ｗ１には、シールリング層５が、スクライブ領域Ｗ２と同様に、素子形成領域Ｗ１の最外周に一環状に配置される。シールリング層５は、絶縁層を貫通するスルーホール６内及びその上面に配線層４を構成する金属膜７が配置され形成される。そして、シールリング層５は、半導体ウエハ（図示せず）から個々の半導体装置１へと個片化する際に、スクライブ領域Ｗ２から素子形成領域Ｗ１へとクラックが入ることを防止する。また、絶縁層３が切断時に捲くれ上がった場合に、シールリング層５が、素子形成領域Ｗ１までその捲き上がりが進行することを防止する。

シールド層８が、配線層４上を含め、絶縁層３上に形成される。シールド層８はシリコン窒化膜により形成され、絶縁層３内への水分の進入を防止し、配線層４等の腐食を防止する。そして、開口領域９が、配線層４上のシールド層８に形成される。

樹脂膜１０が、例えば、スピンコート法によりシールド層８上面に形成される。樹脂膜１０は、例えば、ポリベンズオキサゾール（ＰＢＯ）膜またはポリイミド樹脂膜等から成る。そして、ＰＢＯ膜は、感光性樹脂であり、高耐熱性、高機械特性及び低誘電性等の特性を有する膜である。更に、ＰＢＯ膜は、湿気等の外部環境から半導体素子の劣化を防止し、半導体素子の表面を安定化させる。

開口領域１１が、配線層４上の樹脂膜１０に形成され、開口領域９の内側に形成される。そして、メッキ用金属層１２が、開口領域１１内を含め、樹脂膜１０上にパターン配置される。メッキ用金属層１２は、開口領域１１内では配線層４と直接接続する。

このメッキ用金属層１２は、二つのタイプの膜が積層して形成される。一つ目の膜は、高融点金属膜であり、例えば、クロム（Ｃｒ）層、Ｔｉ層またはＴｉＷ層であり、スパッタリング法により形成される。一つ目の膜は、メッキ用金属層１２上にメッキ層を形成する際のシード層として用いられる。更に、この一つ目の膜の上には二つ目の膜として、Ｃｕ層が、例えば、スパッタリング法により形成される。二つ目の膜は、メッキ用金属層１２上にメッキ層を形成する際の種として用いられる。

Ｃｕ配線層１３が、メッキ用金属層１２上面に、例えば、電解メッキ法により形成される。そして、Ｃｕ配線層１３のシート抵抗値は、２．０μΩ・ｃｍ程度であり、Ａｌ配線層のシート抵抗値は、３．０μΩ・ｃｍ程度である。Ｃｕ配線層１３を用いることで配線抵抗値が低減される。更に、Ｃｕ配線層１３の膜厚は、例えば、８．０〜１０．０μｍであり、その膜厚によっても配線抵抗値が低減される。

そして、位置精度確認マーク１４が、素子形成領域Ｗ１からスクライブ領域Ｗ２側へと形成される。位置精度確認マーク１４は、例えば、Ｃｕ配線層１３を形成する工程にて形成されるため、メッキ用金属層とＣｕメッキ層にて形成される。

樹脂膜１５が、樹脂膜１３上面に、例えば、スピンコート法により形成される。樹脂膜１５は、樹脂膜１０と同様に、例えば、ポリベンズオキサゾール（ＰＢＯ）膜またはポリイミド樹脂膜等から成る。

開口領域１６が、Ｃｕ配線層１３上の樹脂膜１５に形成され、開口領域１６を介してバンプ電極１７が形成される。バンプ電極１７としては、例えば、下層に、例えば、Ｎｉ、Ｐｄ、Ａｕ等の無電解メッキ層が配置され、その上層に半田が積層された構造となる。

次に、図１（Ｂ）に示す如く、半導体装置１の側面（切断面）１８、１９は、半導体装置１の表面２０と裏面２１との間に位置し、表面２０及び裏面２１に対し垂直面となる。詳細は後述するが、樹脂膜１０、１５は、スクライブ領域Ｗ２を含む半導体ウエハ全面を被覆するため、側面１８、１９からは、シリコン基板２、絶縁層３、シールド層８、樹脂膜１０、１５及び位置精度確認マーク１４が露出する。

図示したように、バンプ電極１７の高さＴ１は、半導体装置１の表面２０から、例えば、５０〜８０μｍである。一方、半導体装置の側面１８、１９において、シールド層８表面から半導体装置１の表面２０までの高さＴ２は、例えば、３０〜５０μｍである。従って、図９（Ａ）を用いて前述したように、仮に樹脂膜１０、１５がスクライブ領域Ｗ２を被覆しない構造の場合には、半導体装置の側面１８、１９には凹部が形成され、その凹部の高さＴ３は、例えば、８０〜１３０μｍとなる。しかしながら、本実施の形態では、樹脂膜１０、１５が側面１８、１９まで配置されることで、半導体装置１の表面２０側での段差は、主に、バンプ電極１７の高さＴ１であり、５０〜８０μｍとなる。

この構造により、半導体装置１表面２０側での段差は小さくなり、保護テープ４４（図８（Ａ）参照）が表面２０側に密着して貼り付けられた状態にてバックグラインド工程が行われるため、シリコン基板２の研磨屑２２が、半導体装置１表面２０側まで廻り込むことを防止できる。そして、研磨屑２２は導電材料であるが、バンプ電極１７周辺に硬化することはないので、研磨屑２２による電気的リークが防止される。

更に、側面１８、１９には、位置精度確認マーク１４が露出する。そして、バックグラインド工程時には、研磨面等に処理水が供給され、シリコン基板２の研磨屑２２は洗い流される。しかしながら、図示したように、側面１８、１９には、若干の研磨屑２２が付着した状態となる。詳細は図３を用いて後述するが、位置精度確認マーク１４の露出面を大きくし、その視認性を向上させることで、側面１８、１９に若干の研磨屑２２が付着した状態でも、その視認性を劣化させることはない。つまり、樹脂膜１０、１５がスクライブ領域Ｗ２を被覆することで、アライメントマークの位置認識精度は多少悪化する。しかしながら、側面１８、１９に位置精度確認マーク１４を露出させることで、スクライブ後の切断面の位置精度確認の検査が可能となり、製品品質の劣化を招くことはない。

尚、図１（Ｂ）では、半導体装置１の２つの側面１８、１９を図示しているが、半導体装置１は、例えば、直方体となり、図示していないその他の２つの側面も、側面１８、１９と同様な構造となる。

次に、図２（Ａ）に示す如く、位置精度確認マーク１４は、例えば、４つのエリア２３〜２６から構成される。そして、位置精度確認マーク１４は、例えば、その厚みＴ４が５μｍであり、それぞれのエリア２３〜２６の幅Ｗ３が１０μｍであり、切断箇所に応じてその切断面が異なる。また、エリア２３は、Ｘ１×Ｗ３×Ｔ４の直方体から成り、エリア２４は、Ｘ２×Ｗ３×Ｔ４の直方体から成り、エリア２５は、Ｘ３×Ｗ３×Ｔ４の直方体から成り、エリア２６は、Ｘ４×Ｗ３×Ｔ４の直方体から成る。そして、位置精度確認マーク１４は、それぞれのエリア２３〜２６の一側辺側を一致して並べた形状となる。

尚、位置精度確認マーク１４の厚みＴ４や幅Ｗ３は、使用される用途に応じて任意の設計変更が可能である。例えば、位置精度確認マーク１４の幅Ｗ３を広げることで、更にその視認性が向上される。また、位置精度確認マーク１４のエリアの数も使用される用途に応じて任意の設計変更が可能である。例えば、位置精度確認マーク１４は、５つ以上のエリアから構成されることで、更なる位置精度が向上される。

次に、エリア２３は、主に、シールリング層５（図１参照）上に配置され、半導体装置１の側面にエリア２３が露出する場合には、その半導体装置１は不良品として判定される。その一方、エリア２４〜２６は、主に、スクライブ領域Ｗ２（図１参照）に配置され、半導体装置１の側面にエリア２４〜２６が露出する場合には、その半導体装置１は良品として判定される。また、位置精度確認マーク１４は、Ｃｕ配線層１３と同一工程にて形成され、位置精度確認マーク１４の厚みＴ４を確認することで、Ｃｕ配線層１３の膜厚を検査することもできる。

尚、半導体装置１の側面に全てのエリア２３〜２６が露出しない場合も、スクライブ領域Ｗ２が広くなるだけであり、良品として判定される。また、位置精度確認マーク１４の４つのエリア２３〜２６が、連続して形成される場合について説明したが、この場合に限定するものではない。例えば、４つのエリア２３〜２６が、それぞれ離れて配置される場合でも良い。

次に、図２（Ｂ）では、実線２７が半導体装置１の外形として規格された領域なる。尚、スクライブ精度に応じてその外形が実線２７よりも内側や外側へとシフトする場合もある。点線２８、２９により囲まれた領域が、シールリング層５の形成領域となる。隣接する半導体装置１において、点線２８により挟まれる領域が、スクライブ領域Ｗ２（図１（Ａ）参照）となる。そして、位置精度確認マーク１４は、例えば、半導体装置１の各側辺に４つ形成され、シールリング５上からスクライブ領域Ｗ２に向けて配置される。詳細は図３に半導体装置の切断面を示すが、半導体装置１の４つの切断面において、位置精度確認マーク１４を目視や顕微鏡等で検査することで、その切断面が、スクライブ領域Ｗ２内の適した箇所に配置されているか、否かが容易に確認できる。

次に、ウエハには、複数の素子形成領域Ｗ１がマトリックス状に配置され、個々の素子形成領域Ｗ１は、ウエハの縦横に走るスクライブ領域Ｗ２により囲まれる。隣接する素子形成領域１間のスクライブ領域Ｗ２の幅は、例えば、７０μｍであり、一点鎖線３０で示すラインが、スクライブ領域Ｗ２のセンターとなる。そして、４つの素子形成領域Ｗ１が隣接し、縦横に走るスクライブ領域Ｗ２が交差する領域に位置認識用のアライメントマーク３１が配置される。アライメントマーク３１は、例えば、絶縁層３（図１（Ａ）参照）内や絶縁層３上に配置される配線層を利用して形成され、配線パターンやスクライブを行う際の位置認識用のマークとして利用される。前述したように、スクライブ領域Ｗ２には、一点鎖線３０で示すセンターを挟んで対向するように、２つの位置精度確認マーク１４が配置される。この構造により、スクライブ後の半導体装置１の側面には、それぞれ位置精度確認マーク１４が露出する。尚、位置精度確認マーク１４は、必ずしもスクライブ領域Ｗ２内に対向して配置される必要はなく、片方のみに配置される場合でも良い。例えば、ウエハ内の各素子形成領域Ｗ１の位置を座標管理し、隣接する一方の素子形成領域Ｗ１の位置精度確認マーク１４の位置判定が良品と判定された場合には、もう一方の素子形成領域Ｗ１のスクライブ位置判定も良品と判定される。前述したように、スクライブ領域Ｗ２は、スクライブブレード４２（図７参照）よりも幅広に形成されるからである。

次に、図３（Ａ）は、半導体装置１の側面（切断面）１８を示し、その側面１８からは、シリコン基板２、絶縁層３、シールド層８、樹脂膜１０、１５及び位置精度確認マーク１４が露出する。具体的には、側面１８からは、若干、切断時にだれるが、幅Ｗ３、厚みＴ４の位置精度確認マーク１４のエリア２６が露出する。この場合には、スクライブ領域Ｗ２のセンター（図２（Ｂ）参照）及びその周囲にてスクライブが行われ、良品と判定される。

次に、図３（Ｂ）では、図３（Ａ）の場合よりもスクライブ領域Ｗ２のセンターから少し素子形成領域Ｗ１（図２（Ｂ）参照）側にずれた領域をスクライブした場合を示す。具体的には、側面１８からは、若干、切断時にだれるが、幅Ｗ３×２、厚みＴ４のエリア２５、２６が露出する。この場合には、スクライブ領域Ｗ２内の適した範囲にてスクライブが行われ、良品と判定される。

次に、図３（Ｃ）では、図３（Ｂ）の場合よりもスクライブ領域Ｗ２のセンターから少し素子形成領域Ｗ１（図２（Ｂ）参照）側にずれた領域をスクライブした場合を示す。具体的には、側面１８からは、若干、切断時にだれるが、幅Ｗ３×３、厚みＴ４のエリア２４〜２６が露出する。この場合には、スクライブ領域Ｗ２内の適した範囲にてスクライブが行われ、良品と判定される。

次に、図３（Ｄ）では、シールリング層５が配置された素子形成領域Ｗ１上をスクライブした場合を示す。具体的には、側面１８からは、若干、切断時にだれるが、幅Ｗ３×４、厚みＴ４のエリア２３〜２６が露出する。更に、エリア２３〜２６の下方には、側面１８からシールリング層５も露出する。この場合には、先ず、側面１８から露出するシールリング層５は湿気により腐食し易くなる。更に、シールリング層５とシールド層８の界面から半導体装置１内へ湿気が入り込み、配線層４（図１（Ａ）参照）やＣｕ配線層１３（図１（Ａ）参照）等を腐食させる。つまり、側面１８からシールリング層５が露出することで、製品品質が劣化するため、不良品と判定される。尚、位置精度確認マーク１４とシールリング層５とは必ずしも関連付ける必要はなく、例えば、切断面からエリア２３が露出した場合には不良品として判定する場合でも良い。

図３（Ａ）〜（Ｃ）に示すように、本実施の形態においても、従前の技術と同様に、例えば、Ｃｕメッキ層から形成された位置精度確認マーク１４は、半導体装置１の側面１８から露出する。しかしながら、位置精度確認マーク１４は、Ｃｕ配線層１３と連続して形成されることはなく、位置精度確認マーク１４が酸化した場合でもＣｕ配線層１３が酸化することはない。更に、位置精度確認マーク１４は、耐湿性に優れた樹脂膜１０、１５により周囲を覆われることで、位置精度確認マーク１４の界面から湿気が入り込んだ場合でも、位置精度確認マーク１４の周囲のみで留まり、配線層４等が腐食することはない。

尚、本実施の形態では、ＷＬＰ構造の半導体装置について説明したがこの場合に限定するものではない。例えば、ＭＡＰ（Ｍｏｌｄ Ａｒｒａｙ Ｐａｃｋａｇｅ）構造においても、スクライブ領域に位置精度確認マーク１４を配置することで同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

次に、本発明の実施の形態である半導体装置の製造方法について、図４〜図８を参照し説明する。図４〜図８は、本実施の形態における半導体装置の製造方法を説明する断面図である。尚、本実施の形態では、図１に示す構造の製造方法を説明するため、同一の構成部材には同一の符番を付している。

先ず、図４に示す如く、シリコン基板（半導体ウエハ）２を準備し、シリコン基板２上に絶縁層３を形成する。尚、シリコン基板２（エピタキシャル層が形成されている場合には、エピタキシャル層も含む）には、拡散領域により半導体素子が形成される。また、絶縁層３としては、シリコン酸化膜、ＮＳＧ膜、ＢＰＳＧ膜等の少なくとも１層が選択される。

次に、絶縁層３上に配線層４を形成し、絶縁層３にシールリング層５を形成する。具体的には、シリコン基板２上に、例えば、スパッタリング法により、バリアメタル膜、金属膜及び反射防止膜を積層する。その後、前述したバリアメタル膜、金属膜及び反射防止膜をパターニングし、配線層４を形成する。また、スクライブ領域Ｗ２近傍の素子形成領域Ｗ１では、絶縁層３を貫通するスルーホール６を形成し、前述したバリアメタル膜、金属膜及び反射防止膜により埋設し、シールリング層５を形成する。

次に、絶縁層３上面にシールド層８を形成する。シールド層８としては、例えば、シリコン窒化膜を３０００〜１００００Å程度堆積する。その後、シリコン窒化膜をパターニングし、開口領域９を形成する。

次に、図５に示す如く、シールド層８上面に、例えば、スピンコート法により、樹脂膜１０を形成する。材料としては、ＰＢＯ膜、ポリイミド樹脂膜等が用いられる。そして、樹脂膜１０をパターニングし、開口領域１１を形成する。このとき、スクライブ領域Ｗ２も樹脂膜１０を被覆した状態のままである。

次に、樹脂膜１０上面に、例えば、スパッタリング法により、メッキ用金属層１２を形成する。前述したように、メッキ用金属層１２としてはＴｉ層とＣｕ層とを堆積する。その後、Ｃｕ配線層１３及び位置精度確認マーク１４の形成領域を除いた部分にフォトレジスト層（図示せず）を形成する。そして、フォトレジスト層をマスクとして用い、電解メッキ法によりＣｕ配線層１３及び位置精度確認マーク１４を形成する。その後、フォトレジスト層を取り除き、Ｃｕ配線層１３及び位置精度確認マーク１４をマスクとして用い、ウエットエッチングによりメッキ用金属層１２を選択的に除去する。

次に、図６に示す如く、樹脂膜１０上面に、例えば、スピンコート法により、樹脂膜１５を形成する。材料としては、ＰＢＯ膜、ポリイミド樹脂膜等が用いられる。そして、樹脂膜１５をパターニングし、開口領域１６を形成する。このとき、スクライブ領域Ｗ２も樹脂膜１５を被覆した状態のままである。その後、開口領域１６から露出するＣｕ配線層１３上にバンプ電極１７を形成する。バンプ電極１７としては、例えば、下層にＮｉ、Ｐｄ、Ａｕ等の無電解メッキ層を形成し、その上層に半田を形成する。

次に、図７に示す如く、例えば、粘着シート４１の周囲をステンレス製のリング状の金属枠（図示せず）で固定し、シリコン基板２（半導体ウエハ）側を粘着シート４１上面に貼り付け、その金属枠をスクライブ装置へ設置する。そして、アライメントマーク３１（図２（Ｂ）参照）を用いてシリコン基板２のスクライブ領域Ｗ２を位置認識した後、スクライブブレード４２を用いスクライブ領域Ｗ２を切削し、シリコン基板２を貫通しない溝４３を形成する。このとき、溝４３の深さは、次工程のバックグラインド工程にてシリコン基板２が個片化される程度である。その後、スクライブ装置から金属枠を取り外し、粘着シート４１からシリコン基板２を剥離する。

次に、図８（Ａ）に示す如く、保護テープ４４の周囲を金属枠（図示せず）で固定し、バンプ電極１７が配置された樹脂膜１５側を保護テープ上面に貼り付け、その金属枠をバックグラインド装置のテーブル４５上へ設置する。そして、シリコン基板２（半導体ウエハ）裏面側に処理水を供給しながら、バックグラインド用砥石４６を回転させ、シリコン基板２裏面側を研磨する。そして、シリコン基板２が所望の膜厚になるまで研磨し、溝４３の形成領域までシリコン基板２を研磨することで、個々の半導体装置へと個片化される。このとき、同時に溝４３の側面に付着する研磨屑２２を洗い流す。その後、バックグラインド装置から金属枠を取り外し、シリコン基板２等に付着した水を除去した後、保護テープ４４から個片化された半導体装置を剥離する。

図８（Ｂ）は、図８（Ａ）の丸印４７で示す領域を拡大した断面図である。保護テープ４４としては、例えば、破断強度が大きく、簡単には伸縮しない材料であるＰＥＴ材からなるシート４８上面に３μｍ程度の粘着層４９が全面に設けられている。一方、溝４３の幅Ｗ４は、スクライブブレード４２（図７参照）の幅と同等であり、例えば、５０μｍ程度である。そして、樹脂膜１５のコーナー部５０は、スクライブブレード４２により切削されることで、実質、直角となる。

この構造により、樹脂膜１５表面側は、バンプ電極１７の形成領域以外は、実質、平坦面となり粘着層４９と密着し易い構造となる。そして、樹脂膜１５表面側は略全面が粘着層４９へと入り込み、粘着層４９は溝４３内へと入り込む。このとき、コーナー部５０近傍の溝４３側面には粘着層４９が密着し、更に粘着層４９は若干盛り上がるように溝４３内へと入り込む。その結果、研磨屑２２が、溝４３内の粘着層４９上面へと付着するが、コーナー部５０近傍では粘着層４９の密着状態により、研磨屑２２が樹脂膜１５表面へと廻り込むことを防止できる。

更に、本実施の形態では、従前のように粘着層４９を膨張させる工程が不要となる。その結果、製造コストを抑止することができる。また、従前の技術では、粘着剤５６（図９（Ｂ）参照）が不均一に膨張したり、その粘着性が劣化した場合には、研磨屑５７（図９（Ｂ）参照）を除去しきれず、製品品質にばらつきが生じ易かった。しかしながら、本実施の形態では、予め、バックグラインド工程時に樹脂膜１５表面側への研磨屑２２の廻り込みを防止することで、製品品質のばらつきを防止できる。

最後に、図３（Ａ）〜（Ｄ）を用いて前述したように、個片化された半導体装置１の側面（切断面）に露出する位置精度確認マーク１４によりスクライブ領域の検査を行い、良品と判定された半導体装置１をパッケージングし、納品する。

尚、本実施の形態では、位置精度確認マーク１４が、Ｃｕ配線層１３を形成する際に同工程にて形成され、製造コストを低減する場合について説明したが、この場合に限定するものではない。例えば、位置精度確認マーク１４は、別工程での電解メッキにより形成される場合やスパッタリング法により金属膜を堆積しエッチング加工して形成される場合でも良い。つまり、スクライブした際に、位置精度確認マーク１４の切断面がだれ難く、目視や顕微鏡等によりその形状が確認できる材料により形成された位置精度確認マーク１４であれば良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

１ 半導体装置
５ シールリング層
１０ 樹脂膜
１３ Ｃｕ配線層
１４ 位置精度確認マーク
１５ 樹脂膜

Claims (7)

1. 少なくとも基板の一主面側が樹脂層により被覆され、前記樹脂層表面側に電極が形成され、前記基板の一主面と他の主面との間に位置する側面がスクライブ面となる半導体装置において、
   前記側面には、少なくとも前記樹脂層及び前記基板が露出し、前記側面に露出する樹脂層は、前記樹脂層表面に対して垂直な平坦面となることを特徴とする半導体装置。
2. 前記側面には、前記スクライブ面の位置精度を確認する位置精度確認マークが露出し、前記基板は、前記他の主面側から研磨され、前記研磨により発生する研磨屑の一部が、前記側面に付着することを特徴とする請求項１に記載の半導体装置。
3. 前記基板上には一環状にシールリング層が形成され、前記位置精度確認マークは、前記シールリング層の上方から前記側面の間に配置されることを特徴とする請求項２に記載の半導体装置。
4. 前記位置精度確認マークは階段形状であり、前記スクラブ面に応じて前記側面から露出する面積が異なることを特徴とする請求項２または請求項３に記載の半導体装置。
5. 半導体ウエハを準備し、前記半導体ウエハの複数の素子形成領域に対し半導体素子を形成し、前記半導体ウエハの一主面側に樹脂層を形成した後、前記樹脂層表面側に電極を形成する工程と、
   前記半導体ウエハのスクライブ領域に沿って前記樹脂層から前記半導体ウエハに到達する溝を形成した後、前記樹脂層表面側に保護テープを貼り合わせる工程と、
   前記半導体ウエハの他の主面側から少なくとも前記溝の形成領域まで前記半導体ウエハを研磨し、前記素子形成領域毎に前記半導体ウエハを個片化し半導体装置を形成する工程とを有し、
   前記溝の側面からは前記樹脂層が露出し、前記保護テープを構成する粘着層の一部は、前記露出した樹脂層と当接するように前記溝内に入り込んだ状態にて、前記半導体ウエハを研磨する工程を行うことを特徴とする半導体装置の製造方法。
6. 前記樹脂層内に少なくとも前記スクライブ領域に配置される位置精度確認マークを形成する工程とを有し、
   前記溝を形成する際に前記溝側面から前記位置精度確認マークを露出させ、前記個片化した半導体装置から露出する前記位置精度確認マークを確認し、前記半導体装置のスクライブ面の適否を判定することを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記樹脂層は、スピンコート法により形成され、前記スクライブ領域を含む前記半導体ウエハの一主面上全面に形成されることを特徴とする請求項５または請求項６に記載の半導体装置の製造方法。

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