JP2010505147A - 表示装置を駆動又は制御するシステムにおける高バイアス電流に関連する消費電力の削減 - Google Patents
表示装置を駆動又は制御するシステムにおける高バイアス電流に関連する消費電力の削減 Download PDFInfo
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Abstract
ディスプレイ(例えば、LCDディスプレイ)を駆動又は制御するシステムに使用される方法及び装置が、ここで提供される。このようなシステムは、多くの場合、好ましくない大量の電力を消費するかもしれない、充分に高速なスルーレート及び整定時間をデバイスが持つことを可能にする充分に高いバイアス電流を必要とするデバイス(例えば、バッファ、DAC、ADC等)を含んでいる。本発明の実施形態は、電力消費を減らすために、このようなバイアス電流を調整する。デバイスへの入力及びデバイスからの対応する出力が、あるレベルから別のレベルへ遷移する時、第1のバイアス電流レベルがデバイスに供給される。デバイスへの入力及びデバイスからの対応する出力が、あるレベルから別のレベルへ遷移しない時、第2のバイアス電流レベルがデバイスに供給される。ここで、第2のバイアス電流レベルは、第1のバイアス電流レベルより低い。
Description
本発明の実施形態は、集積回路の分野に関し、より具体的には、表示装置(例えば、LCD)用途において有用な基準電圧ジェネレータ、列ドライバ、及びその他のデバイスに関する。
(優先権の主張)
この出願は、次の出願に基づいて優先権を主張する:2006年12月12に出願されたチョー・イン・チアによる米国特許出願第11/609,853号、2006年9月28に出願されたチョー・イン・チアによる米国特許仮出願第60/847,858号。
この出願は、次の出願に基づいて優先権を主張する:2006年12月12に出願されたチョー・イン・チアによる米国特許出願第11/609,853号、2006年9月28に出願されたチョー・イン・チアによる米国特許仮出願第60/847,858号。
表示装置(例えば、LCDディスプレイ)を駆動もしくは制御するシステムにおける潜在的な課題は、システムのデバイス(例えば、バッファ)が充分に高速なスルーレート及びセットリング時間(整定時間)を持つことを可能にするために充分に高いバイアス電流を提供することが、好ましくない大量の電力を消費することである。このことは、消費電力を最少にして電池の再充電又は電池交換までの時間を最大にすることが望まれる電池駆動の携帯デバイスでは、特に問題となる。このようなバイアス電流に起因する電力消費を削減する要求がある。
本発明の特定の実施形態は、充分に高速なスルーレート及びセットリング時間(整定時間)をデバイス(例えば、バッファ、デジタル−アナログ変換器、アナログ−デジタル変換器、電圧−電流変換器、電流−電圧変換器など)に持たせるために使用されるバイアス電流に起因する電力消費を削減する。ここで、そのようなデバイスは、表示装置を駆動もしくは制御するのに使用される。
本発明の実施形態は、高速なスルーレート及び整定時間は、デバイス(例えば、バッファ、デジタル−アナログ変換器、アナログ−デジタル変換器、電圧−電流変換器、電流−電圧変換器など)の出力が、ある状態から別の状態へ(例えば、ある電圧から別の電圧へ)遷移する時に重要であるが、このような遷移がない時は必ずしも重要ではないという実状をうまく利用している。特に、本発明の特定の実施形態に従って、デバイスへの入力(したがって、デバイスからの対応する出力)が、あるレベルから別のレベルへ遷移する時に、デバイスに供給されるバイアス電流が増加し、デバイスへの入力(したがって、デバイスからの対応する出力)が、あるレベルから別のレベルへ遷移しない時に、デバイスに供給されるバイアス電流が減少する。別の言い方をすれば、デバイスの出力が遷移している時に相対的に、高いバイアス電流(IbiasH)が使用され、デバイスの出力が遷移していない時に、相対的に低いバイアス電流(IbiasL)が使用される。ここで、IbiasH=M×IbiasL(例えば、M=4)である。
さらに一般に、一実施形態に従って、デバイスへの入力(したがって、デバイスからの対応する出力)が、あるレベルから別のレベルへ遷移する時に、第1のバイアス電流レベルがデバイスに供給され;デバイスへの入力(したがって、デバイスからの対応する出力)が、あるレベルから別のレベルへ遷移しない時に(例えば、遷移が終了した後)、第2のバイアス電流レベルがデバイスに供給される。ここで、第2のバイアス電流レベルは、第1のバイアス電流レベルより低い。特定の実施形態において、デバイスに供給されるバイアス電流が、第1のバイアス電流レベルから第2のバイアス電流レベルへ下げられる時、追加のバイアス電流レベルが、短時間、デバイスに供給される。ここで、追加のバイアス電流レベルは、第1のバイアス電流レベルより低いが、第2のバイアス電流レベルよりも高い。この追加の又は中間のバイアス電流レベルは、デバイス内のノードの整定を補助するのに有用である。また、さらに多くのバイアス電流レベルも、必要に応じて、生成され使用される。
一実施形態に従って、制御信号(例えば、これに限定されるものではないが、バンク選択信号)は、デバイスへの入力が、あるレベルから別のレベルへ、いつ遷移するかを指定する。一実施形態に従って、このような制御信号は、ワンショットの出力においてワンショットパルス信号を生成するために、ワンショットの入力に供給される。このワンショットパルス信号は、あるレベルから別のレベルへ遷移するデバイスへの入力と概ね同時に起こるリーディングエッジ(前縁)と、リーディングエッジ後の遅延で発生するトレーリングエッジ(後縁)を有するパルスを含んでいる。ここで、その遅延は、ワンショットによって画定される。ワンショットパルス信号は、デバイスに供給されるバイアス電流が、第1のバイアス電流レベルを、いつ持つことになるのかを指定するのに使用され、デバイスに供給されるバイアス電流が、第2のバイアス電流レベルを、いつ持つことになるのかを指定するのに使用される。追加のワンショットは、追加のバイアス電流レベルを生成するのに使用される。
以下に示す詳細な説明、図面及び特許請求の範囲から、さらなる実施形態、及び特徴、態様、及び本発明の利点が、より明らかになるであろう。
液晶ディスプレイ(LCD)システムのような通常のフラットパネルディスプレイシステム(平面パネル表示システム)において、各画素又は各素子の輝度は、トランジスタによって制御されている。アクティブマトリクスディスプレイ(活性マトリクス表示装置)は、行及び列に配列されたトランジスタ(例えば、薄膜トランジスタ)のグリッド(格子)を含んでいる。列ラインは、各列の各トランジスタに付随するドレイン又はソースに接続されている。行ラインは、各行のトランジスタに付随する各ゲートに接続されている。トランジスタの行は、行の各トランジスタをオンにするゲート制御信号を行ラインへ供給することによって活性化される。行の活性化された各トランジスタは、特定量の光を放射させるために、その列ラインからアナログ電圧値を受け取る。一般に、列ドライバ回路は、各画素又は各素子によって適当な量の光が放射されるように、列ラインへアナログ電圧を供給する。ディスプレイ(表示装置)の解像度は、鮮明輝度レベルの数に関係している。高品質ディスプレイにとって、列ドライバへ電圧を供給するのに多重基準電圧ジェネレータ(例えば、8つ以上の電圧)が必要である。
図1は、列ドライバ104、及び列ドライバ104へアナログ電圧を供給する多重基準電圧ジェネレータ106を含んでいるドライバ回路の部分とともにLCDディスプレイ102を示す。図1は、ディスプレイ102から論理的に分離されたドライバ回路を示しているが、商業的なディスプレイは、ディスプレイとドライバ回路が1つの薄いパッケージの中に組み込まれている。したがって、このようなディスプレイの回路開発において、大きな関心は、ドライバ回路を実現するのに必要とされるマイクロチップのダイ寸法である。また、コストも考慮されるべき要素である。
多重基準電圧出力を実現するために、異なる電圧を生成するのにデジタル−アナログ変換器(DAC)が使用される。電圧を一時的に緩衝するため、キャパシタがDACに接続される。このような多重基準電圧回路は、通常いくつかの方法によって実現されてきた。後述するが、1つの方法は、図2に示すように、多重DAC構成を使用する。ここでは、別々のDACが、N出力チャンネルのそれぞれのバッファを駆動するのに使用される。しかし、DAC回路は、非常に大きい。したがって、このような多重DAC構成では、出力チャンネルの数が増加するにつれて、チップダイ寸法は、好ましくなく、大きくなるであろう。必要とされることは、フラットパネルディスプレイパッケージで使用されるのに、多重基準電圧バッファが充分に小さいことである。
TFT−LCD用途において、列ドライバは、TFT−LCDセルのストレージキャパシタ(蓄積容量)を駆動する。テレビ及び他のモニタ用途のような大きなパネルの用途において、人間の眼によって容易に知覚されるにつれて、LCDディスプレイの色精度は、より重要になる。LCDセルのキャパシタセル電圧間の不整合は、これらの色の不整合を引き起こす。多重基準電圧ジェネレータ106は、精度を改善し、列ドライバ104のDACの不整合を減らすのに使用される。このような多重基準電圧ジェネレータ(また、「基準電圧ジェネレータ」、「基準電圧バッファ」又は「ガンマバッファ」として知られている)は、列ドライバ104の抵抗ストリングに低インピーダンスタップを提供し、ディスプレイ全体にわたってより良く整合させる。これから説明するように、LCD列ドライバの整合に加えて、基準電圧ジェネレータ106は、LCDディスプレイのコントラストを改善するガンマ補正を実現するのに使用される。
ビデオカードからのデータは、通常、線形である。しかし、モニタの出力輝度対入力データは、非線形である。もっと正確に言えば、入力データ対出力輝度は、概ね2.2のべき関数である(ここで、L=V2.2、L=輝度、V=入力データ電圧)。したがって、「正確な」輝度を表示するためには、出力がガンマ補正されなければならない。これは、例えば、入力データに以下の関数:L’=L(1/2.5)を加えることによって、成し遂げることができる。また、LCDディスプレイのガンマ補正に加えて、ガンマ補正は、ディスプレイのコントラストを改善するために、ガンマ曲線を広げることが可能である。
通常、LCDモニタは、固定したガンマ応答を有する。しかし、LCD製品では、フレームごとのコントラストを最適化することを目的として、フレームごとにガンマ曲線が更新される、動的なガンマ制御を実施し始めている。これは、一般に、フレームごとに、表示されるデータを評価し、鮮明かつ豊富な色を提供するように自動的にガンマ曲線を調節することによって成し遂げられる。
図2は、インターフェイス制御208、一対のレジスタバンク210及び212、複数(すなわち、N個)のmビットDAC220、複数(すなわち、N個)のバッファ230を含む通常の基準電圧ジェネレータ206の詳細を示す。
インターフェイス制御208は、物理的に2つの活性線及びグランド接続で構成される2線式シリアルインターフェイス標準であるインターインテグレイテッドサーキット(I2C;Inter−Integrated Circuit)バスインターフェイスを実現する。活性線(シリアルデータ(SDA)及びシリアルクロック(SCL))は、ともに双方向性である。このインターフェイスの重要な利点は、複数のデバイス間の全二重通信に、たった2つのライン(クロック及びデータ)だけが必要とされることである。一般に、インターフェイスは、個別のアドレスを有するバス上の各集積回路とともに、適切に低いスピード(100kHz〜400kHz)で動く。インターフェイス制御208は、基準電圧ジェネレータ206に向けられたシリアルデータを受け取り、ディスプレイデータの各シリアルmビットをパラレルデータに変換し、パラレルデータビットを第1のレジスタバンク210へ伝送する。第1のレジスタバンク210及び第2のレジスタバンク212は、直列に接続されており、いったん第1のレジスタバンク210が一杯になると、第1のレジスタバンク210内のデータが同時に第2のレジスタバンク212に伝送される。各レジスタバンク210は、例えばN個の分離したmビットレジスタを含んでいる。ここで、Nは、多重基準電圧ジェネレータ206によって生成される多重レベル電圧出力(OUT1−OUTN)の数であり、mは、各DAC220の入力の数である。
2つのレジスタバンク210及び212は、遅いI2Cインターフェイスを補償するためにダブルバッファリングを実行する。より具体的には、レジスタバンク212内のN個のmビットレジスタ内のデータが、N個のmビットDACによってアナログ電圧に変換されている間、レジスタバンク210内のN個のmビットレジスタが更新される。この構成の問題点は、すべての出力にmビットDAC220が必要であり、それによってダイ寸法に影響を与えることである。動的なガンマ制御に使用する場合、2つのガンマ曲線間で切り替わるときに、各DAC220は整定する時間が必要である。最近の多くの用途において、動的なガンマ制御は、ラインレートで、また500nsの高速なセットリング時間で切り替わることが必要とされる(ここで、周期は約14〜20μsである。)。図2の構成を使用してこのようなスイッチングレートを調整することは、比較的、大きなトランジスタ(これは相対的な高コストを有する。)と高電流が必要とされ、それによって、コストとサイズの重要性が高いLCD用途にとって、実現を困難にする。さらに、いくつかのデジタルコードにとって、出力電圧は、複数のDAC220及び出力バッファ230の間の不整合による大きなオフセットを有するかもしれない。
したがって、DACの少ない基準電圧ジェネレータを提供し、それによって、全体的にダイサイズ及びコストを削減することは、有益なことであるだろう。また、動的なガンマ制御がラインレートで使用できるそのようなレートで、もし、このような基準電圧ジェネレータが切り替わることができるとしたら、有益なことであるだろう。さらに、基準電圧ジェネレータの中で発生する不整合を最小化することは、有益なことであるだろう。
図3は、本発明の一実施形態による基準電圧ジェネレータ306を示す。図3に示すように、基準電圧ジェネレータ306は、本発明の一実施形態に従ってI2Cインターフェイスを実現し、2つの活性線を有するバスからシリアルデータ(SDA)及びシリアルクロック(SCL)を受信するインターフェイス制御308を含んでいる。また、図3に示すように、基準電圧ジェネレータ306は、第1のレジスタバンク310A(また、バンクAとしても参照される。)と、第2のレジスタバンク310B(また、バンクBとしても参照される。)とを含んでおり、それらのバンクはお互いに並列となっており、お互いに(図2のバンク210及び212のケースと比較して)直列とはなっていない。
また、インターフェイス制御308は、バンクA(又はバンクB)内の第1番目のmビットレジスタが表示データ1を受け入れ、第2番目のmビットレジスタが表示データ2を受け入れ、そして、第N番目のmビットレジスタが表示データNを受け入れるような態様で1からNまで循環するデジタル出力を生成するデコーダ340へ、出力を供給している。バンクA及びバンクBの両方にmビットのデータが同時に供給されている間、バッファ制御342によって、実際にそのデータを受け取る1つのバンクのみが同時に選択される。詳細は後で説明するが、本発明の一実施形態によると、制御ビットは、データを格納するのに、バンクA又はバンクBのどちらが選択されるかを示す。バンクA及びバンクBの両方にmビットのデータが同時に供給されている間、バッファ制御342によって、実際にそのデータを受け取る1つのバンクのみが同時に選択される。
図3Bに示すように、デコーダ340を持つ代わりに(または、持つのに加えて)、デジタルデマルチプレクサ350を、インターフェイス制御308とレジスタバンク310A,310Bとの間に置くことが可能である。このデジタルデマルチプレクサ350は、バンクA(又はバンクB)内の第1番目のmビットレジスタに表示データ1を供給し、第2番目のmビットレジスタに表示データ2を供給し、そして、第N番目のmビットレジスタに表示データNを供給する。本発明の一実施形態によると、デジタルデマルチプレクサ350は、バンクA又はバンクBのどちらにデータを格納すべきかを示す制御ビットに基づいて、どのバンクに特定のデータを供給するのかを認識する。あるいは、デジタルデマルチプレクサ350が、バンクA及びバンクBの両方にmビットのデータを同時に供給するが、バッファ制御342によって、実際にそのデータを受け取る1つのバンクのみが同時に選択されるようにしてもよい。
第1のレジスタバンク310A及び第2のレジスタバンク310B(すなわち、バンクA及びバンクB)の出力がマルチプレクサ(mux)312に供給され、その出力は、1つのDAC320(図2のケースのような複数のDAC、すなわちN個のDACとは対照的に)を駆動する。DAC320の出力は、アナログデマルチプレクサ(demux)322の入力に供給される。demux322の出力は、VSA1からVSANと表示された第1グループの電圧ストレージデバイス324と、VSB1からVSBNと表示された第2グループの電圧ストレージデバイス326に供給される。電圧ストレージデバイス324及び326は、これに限定されるものではないが、例えば、サンプルアンドホールド、アナログメモリセル(例えば、アナログ不揮発性メモリ(ANVM)セル)などのデバイスである。
以下に述べるように、第1グループの電圧ストレージデバイス324(VSA1〜VSAN)はレジスタバンクA(310A)に対応し、第2グループの電圧ストレージデバイス326(VSB1〜VSBN)はレジスタバンクB(310B)に対応する。VSA1及びVSB1の出力は、mux3281へ供給され、VSA2及びVSB2の出力は、mux3282へ供給され、そして、VSAN及びVSBNの出力は、mux328Nへ供給される。この編成において、マルチプレクサ3281から328Nは、バンク選択信号によって指示され、第1グループの電圧ストレージデバイス324に格納されるアナログ電圧、又は第2グループの電圧ストレージデバイス326に格納されるアナログ電圧を、出力バッファ3301〜330Nへ供給するのに使用され、その出力は1つ以上の列ドライバ(図3A及び3Bには図示せず。)へ供給される。
マルチプレクサ制御ロジック344(例えば、ステートマシーン(状態機械))が、マルチプレクサ312及びアナログデマルチプレクサ322を制御するのに使用される。mux312、制御ロジック344、demux322及び電圧ストレージデバイスの実施例は、ここで参照として取り込まれている同一出願人による米国特許第6,781,532に記載されている。アナログデマルチプレクサ322の具体的な実施例は、ここで参照として取り込まれている2002年9月5日出願(現在は、特許となっている)の同一発明者及び同一出願人による米国特許出願第10/236,340に記載されている。
インターフェイス制御308で受信されるマスターデバイスからのシリアルデータ(SDA)信号の一例(書き込み転送の間)は、図4に示されている。インターフェイス制御308によるマスターデバイスへのSDA出力の一例(読み出し転送の間)は、図5に示されている。
図4を参照して、本発明の一実施形態によれば、データ信号は、スタートコンディション402、デバイスアドレス・プラス・ライトビット404、アクノリッジビット406、制御データ408、アクノリッジビット406、表示データ4101から表示データ410N(それらのそれぞれの後にはアクノリッジビット406が続く)及びストップコンディション412を含むように示されている。デバイスアドレスは、例えば、基準電圧ジェネレータICを識別する7ビットのワードであり、リード/ライトビットが後に続く(例えば、0=所望の基準電圧に設定又はプログラムするために、マスターデバイスが基準電圧ジェネレータへデータを送信する書き込み伝送;1=基準電圧が設定又はプログラムされた前のデータを読み出すために、マスターデバイスが基準電圧ジェネレータからデータを受信する読み出し伝送)。本発明の一実施形態で使用されるマスターデバイスの一例は、これに限定されるものではないが、単純なEEPROM、又はより複雑なタイミングコントローラ、ASIC又はFPGAを含んでいる。
本発明の一実施形態によれば、制御データ408は、1バイトのワードである。ここで、第1番目の最下位ビット(LSB)は、クロック遅延があるかどうかを示し(例えば、0=クロック遅延なし;1=3.5μsのクロック遅延)、第2番目のLSBは、バンクAかバンクBのどちらに書き込むのかを示し(例えば、0=バンクA、1=バンクB)、第3番目のLSBは、バンクAかバンクBのどちらから読み出すのかを示し(例えば、0=バンクA、1=バンクB)、第4番目のLSBは、内部か外部のどちらのオシレータを使用するのかを示し(例えば、0=内部、1=外部)、4つの最上位ビット(MSB)はドントケア(無関係)である。
再び図3Aを参照して、動作において、インターフェイス制御308は、例えばマスターデバイスから、SDA及びSCL信号を受信する。たいがい、このようなシリアルデータは、すでにガンマ補正されている。書き込み動作の間、N多重レベル電圧信号(OUT1〜OUTN)を列ドライバへ供給するのに使用され、制御ビット(制御データ408の)は、バッファ制御342に供給され、入力される表示データが第1のバンク310Aか第2のバンク310B(すなわち、バンクA又はバンクB)のどちらに格納されるのかを制御ビットから検出することができる。
図3Aを参照して、インターフェイス制御308は、バンクA及びバンクBの両方へ並行して同時にmデータビットを供給するが、バッファ制御342によってどちらが選択されるかに従って、バンク(310A又は310B)の1つのみが、N個のmビット表示データを、そのN個のmビットレジスタに格納する(例えば、N=14、m=8)。デコーダ340は、選択されたバンクA又はバンクB内のどのmビットレジスタが表示データを受け取るかを制御し、例えば、選択されたバンク内の第1番目のmビットレジスタが表示データ1を受け取り、選択されたバンク内の第2番目のmビットレジスタが表示データ2を受け取り、そして、選択されたバンク内の第N番目のmビットレジスタが表示データNを受け取る。このようにして、入力されるSDA信号の制御データは、入力される表示データ(1からN)がバンクAかバンクBのどちらを更新するのかを決定するのに使用される。この機構は、マスターデバイスが、バンクBを一定に保ちながらバンクAに書き込み、または、バンクAを一定に保ちながらバンクBに書き込みを行うことを可能にする。
また、図3Bを参照して、インターフェイス制御308が、demux350へ並行して同時にmデータビットを供給し、バッファ制御342によってどちらが選択されるかに従って、demux350が、バンクA又はバンクBへmデータビットを供給し、バンクの1つのみが、N個のmビット表示データを、そのN個のmビットレジスタに格納する(例えば、N=14、m=8)。demux350は、選択されたバンクA又はバンクB内のどのmビットレジスタが表示データを受け取るかを制御し、例えば、選択されたバンク内の第1番目のmビットレジスタが表示データ1を受け取り、選択されたバンク内の第2番目のmビットレジスタが表示データ2を受け取り、そして、選択されたバンク内の第N番目のmビットレジスタが表示データNを受け取る。図3Aを参照して上述したのと同様にして、入力されるSDA信号の制御データは、入力される表示データ(1からN)がバンクAかバンクBのどちらを更新するのかを決定するのに使用される。さらに、この機構は、マスターデバイスが、バンクBを一定に保ちながらバンクAに書き込み、または、バンクAを一定に保ちながらバンクBに書き込みを行うことを可能にする。
図3A及び図3Bを参照して、一定に保たれているレジスタバンクは、他のバンクが更新されている間、DAC320を駆動するのに使用される。例えば、バンクBが新しい表示データで更新されている間に、バンクA内のデジタルデータは、1つのDAC320によってアナログ電圧に変換され、添字Aを持つ電圧ストレージデバイス内に格納される(すなわち、第1グループの電圧ストレージデバイス324に)。そして、バンクAが新しい表示データで更新されている間に、バンクBのデジタルデータは、1つのDAC320によってアナログ電圧に変換され、添字Bを持つ電圧ストレージデバイス内に格納される(すなわち、第2グループの電圧ストレージデバイス326に)。
より、具体的には、mux312は、mビットDAC320のm入力に供給されるmビットを同時に選択する。2mの異なるアナログ出力の1つがmビットDAC320の出力で生成され(m入力に基づいて)、demux322を介して電圧ストレージデバイスの1つへ供給される。常に、バンク選択信号によって制御されるmux3281〜328Nは、第1グループの電圧ストレージデバイス324(すなわち、VSA1〜VSAN)か、第2グループの電圧ストレージデバイス326(すなわち、VSB1〜VSBN)のどちらからのアナログ電圧が、出力バッファ3301〜330Nへ供給されるのかを決定し(増幅されるのか、増幅されないのかは、実施形態による)、列ドライバを駆動するのに使用される。第1グループの電圧ストレージデバイス324(すなわち、VSA1〜VSAN)が更新されている間、mux3281〜328Nは、第2グループの電圧ストレージデバイス326(すなわち、VSB1〜VSBN)内のアナログ電圧が、出力バッファ3301〜330Nへ供給されるようにし、また、逆の場合と同様である。
図3A及び3Bを参照して説明した本発明の多重基準電圧ジェネレータ306の利点は、出力ごとに1つのDAC(すなわち、N個の出力に対して、N個の別個のDAC)を使用する代わりに、1つのDAC320と複数の電圧ストレージデバイスが使用され、それにより、コストを節約することができ、ダイサイズを削減することができることである。また、1つのDAC320を使用することにより、特定のデジタル表示データの入力にとって、DAC320は、いかなる不整合も生じない(しかし、出力バッファ330が整合していない場合は、依然として、ある程度の不整合が発生するであろう。)。さらに、アナログ電圧は、電圧ストレージデバイス324又は326のグループを介して、常に利用できるように準備されているので、バンクA・バンクB間の切り替えの整定時間(セットリングタイム)は、出力バッファ330の整定時間によってのみ制限される。
図6に示した別の実施形態において、1つのDAC320を使用する代わりに、1対のDAC320A及び320Bが使用され、一方はバンクAに対応し、他方はバンクBに対応する。2つのDACは、1つのDACの場合より、高コストとなり、ダイスペースを上げることになるが、2つのDACは、N個のDACの場合より、低コストとなり、ダイスペースを下げることになる。ここで、Nは3以上である(例えば、Nは14)。
一実施形態において、第1のレジスタバンク310A(すなわち、バンクA)へ書き込まれる表示データは、第1のガンマ曲線に対応し、第2のレジスタバンク310B(すなわち、バンクB)へ書き込まれる表示データは、第2のガンマ曲線に対応し、それにより、2つの異なるガンマ曲線(例えば、フレーム単位)間の高速な切り替えを可能にする。また、本発明の実施形態は、表示データの各ワードを表示するのに2つ以上の画素(例えば、1対の画素)が使用される環境で有用である(すなわち、同じ表示データにおいて、2つ以上の方法で補正されたガンマが、2つ以上画素を駆動するのに使用される。)。このような環境において、各画素は、それに対応する異なるガンマを有し、または各画素は、ライン単位で更新されるようなそれに対応する動的なガンマを有するかもしれない。
本発明の一実施形態によると、N個の電圧出力の半分(例えば、OUT1〜OUTN/2)は、正の電圧極性を有し、他の半分(例えば、OUTN/2+1〜OUTN)は、負の極性を有している。例えば、14個の電圧出力がある場合(すなわち、N=14の場合)、OUT1〜OUT7は正の極性を有し、OUT8〜OUT14は負の極性を有する。各画素に対応する容量がダメージを受けないように、画素電圧の極性がフレームごとに反転するように、基準電圧ジェネレータ302により駆動される列ドライバは、1フレームの間、正の電圧出力OUT1〜OUT7を受け取り、次のフレームの間に、負の電圧出力OUT8〜OUT14を受け取る、等々。このような実施形態において、基準電圧ジェネレータ302はまた、VCOMとして知られている中間電圧を出力するであろう。レジスタ310A及び310Bの各バンクにおいて、14個のレジスタの半分は(ここで、N=14)、正の表示データを格納し、他の半分は、最初の半分に格納されたものを反転した負のデータを格納するであろう。これは、VCOM電圧の周辺で、アナログ電圧OUT1〜OUT7とOUT8〜OUT14とを完全に対称的にするであろう。すなわち、電圧がVCOMより大きい場合、VCOMに対して正であると考えられ、電圧がVCOMより小さい場合、VCOMに対して負であると考えられる。
他の実施形態によると、半分の各バンク310A及び310B内のレジスタの数を減らすために、正(負)の表示データのみが、バンク310A及び310B内に格納され、バンク310A,310BとDAC320の間で表示データの適当なデジタル反転が行われる(mux312のどちらかで)。言い換えれば、アナログ電圧はVCOM周辺で完全に対称的であるので、2の補数の単純な演算機能を使用するだけで、レジスタの半分のデジタルデータ(例えば、データレジスタの上半分)は、レジスタの他の半分(例えば、データレジスタの下半分)によって格納されるであろうデジタルデータに変換することができる。
上に示すように、OUT14のデジタルデータは、OUT1の2の補数であり、OUT13は、OUT2の2の補数である、等々。図3A及び3Bには、特に示していないが、本発明の特定の実施形態によれば、上述の機能を実行する機能ブロック(各レジスタバンク内のレジスタの数を半分にするもの)は、バンク310A,310Bとmux312の間、または、mux312とDAC320の間に置かれる。
上述したように、図6の実施形態では、バンク310A及び310Bの1つとそれぞれ関連して、一対のDAC320A及び320Bが使用される(この例として、Nが例えば14のとき、N個のDACより依然として少ない)。各DACは、それ自体の基準電圧を有する。例えば、それぞれ、上部のDAC320Aの基準は、VrefH_U=14.16V及びVrefL_U=8Vであり、下部のDAC320Bの基準は、VrefH_L=7.28V及びVrefL_L=1.12Vである。
本発明の一実施形態において、上部のDAC出力は、(VrefH_U−VrefL_U)×(デジタルデータ)/256+VrefL_Uの機能を実現し、下部のDAC出力は、(VrefH_L−VrefL_L)×(デジタルデータ)/256+VrefL_Lの機能を実現する。また、一対のDAC320A及び320Bは、図3Bの実施形態でも使用することができる。
この機能の実現の代わりの方法は、例えば、VrefH_L=1.12V及びVrefL_L=7.28Vのように、下部のDAC320Bの出力電圧基準を交換することである。このようにすることにより、デジタルデータは、算術的に変化する必要がなくなる。以下の表2は、この例を示している。
図7は、上述した基準電圧ジェネレータ306の一部分を示している。より具体的には、図7は、mux328へ供給されるバンク選択信号は、一方が第1の電圧ストレージデバイス324に格納され、他方が第2の電圧ストレージデバイス326に格納されている、2つの異なる電圧レベルの間を選択するのに使用されることを示している。mux328によって選択された電圧は、選択された電圧のバッファリング(緩衝)されたもの(及び任意的に増幅されたもの)を出力するバッファ330へ供給される。
また、図7に示すように(前述の図には示されていないが)、バイアス電流(Ibias)がバッファ330へ供給される。このバイアス電流(Ibias)の大きさは、少なくとも部分的に、バッファ330のスルーレート及び整定時間を制御し、一般に、高バイアス電流は、高速なスルーレート及び整定時間となる。
図7の実施形態の潜在的な問題は、充分に高速なスルーレート及び整定時間をバッファ330が有するようにするために、充分な高バイアス電流を供給することは、好ましくない大量の電力を消費するかもしれないということである。このことは、消費電力の最小化と、それによる電池の再充電又は電池交換までの時間の最大化の要求がある電池駆動型の携帯機器で、特に問題となる。本発明の以下の実施形態は、このようなバイアス電流に起因する電力消費を削減する。
本発明の以下の実施形態は、高速なスルーレート及び整定時間は、バッファ330の出力がある状態から別の状態へ(例えば、ある電圧から別の電圧へ)遷移する時に重要であり、このような遷移がない時には必ずしも重要ではない、という事象を利用している。より具体的には、本発明の特定の実施形態によれば、バッファ330へ供給されるバイアス電流は、バッファ330への入力(したがって、バッファ330からの対応する出力)があるレベルから別のレベルへ遷移する時に増加し、バッファ330へ供給されるバイアス電流は、バッファ330への入力(したがって、バッファ330からの対応する出力)が遷移していない時に減少する。別の言い方をすれば、バッファの出力が遷移している時に相対的に高いバイアス電流(IbiasH)が使用され、バッファの出力が遷移していない時に相対的に低いバイアス電流(IbiasL)が使用される。ここで、IbiasH=M×IbiasLである(例えば、M=4)。例えば、バッファ330への入力が、第1のレベルから第2のレベルへすでに遷移し、所定期間、第2のレベルに留まった後、バッファ330への入力(したがって、バッファ330からの対応する出力)があるレベルから別のレベルへ遷移しないものである。別の例として、バッファ330への入力が、第2のレベルから第1のレベルへすでに遷移し、所定期間、第1のレベルに留まった後、バッファ330への入力(したがって、バッファ330からの対応する出力)があるレベルから別のレベルへ遷移しないものである。以下で説明する図8は、このような実施形態の一実施例を示す。
図8を参照して、ワンショット802及びバイアス電流セレクタ804が、図7の構成要素に追加されている。ワンショット802は、バッファ330への入力、及びバッファ330からの出力がある電圧から別の電圧へ遷移することを示すバンク選択信号を受信する。バンク選択信号、ワンショットの一例の遅延素子による信号出力、ワンショット802による信号出力、及びバイアス電流セレクタ804による信号出力のタイミング図の一例とともに、ワンショット802の例示的な詳細を図9に示す。上で述べたように、バンク選択信号は、ある電圧から別の電圧への遷移を示す。
図8及び図9を参照して、この例では、ワンショット802は、バンク選択信号の立ち上がりエッジ及びバンク選択信号の立ち下がりエッジに応答して、短いパルスを生成する。ここで、バンク選択信号の立ち上がりエッジ及び立ち下がりエッジの両方とも、電圧レベルの変化を示す。バイアス電流セレクタ804は、ワンショット802によるパルス信号出力を受信し、それに応答して、バイアス電流出力のレベルを変更する。より具体的には、ワンショット信号がロウからハイへ変化したとき、バイアス電流セレクタ804は、IbiasLからIbiasHへバイアス電流を増加させ、ワンショット信号がハイからロウへ変化したとき、バイアス電流セレクタ804は、IbiasHからIbiasLへバイアス電流を減少させる。一実施形態において、IbiasHは、少なくともIbiasLの2倍であるが、必ずしもそうでなくてもよい。
本発明の一実施形態において、バイアス電流の追加のレベルを生成するために、2つ以上のワンショット802及びバイアス電流セレクタ804を使用してもよい。この一例を図10及び図11に示す。図10を参照して、2つのワンショット802a及び802bと、2つのバイアス電流セレクタ804a及び804bが、バッファ330への入力及びバッファ330からの出力が、ある電圧から別の電圧へ遷移していることを示す同じバンク選択信号を受信するように示されている。バンク選択信号、ワンショット802a及び802bの一例の遅延素子による信号出力、ワンショット802a及び802bによる信号出力、及び2つのバイアス電流セレクタ804a及び804bによる電流信号出力の和であるトータル出力バイアス電流(Ibiastotal)のタイミング図の一例とともに、ワンショット802a及び802bの例示的な詳細を図11に示す。この例において、タイミングからも分かるように、ワンショット802bの遅延素子(dlay_b)は、ワンショット802aの遅延素子(dlay_a)よりも大きな遅延を生成する。これにより、ワンショット802bのパルス出力は、ワンショット802aのパルス出力よりも長い時間、ハイ状態にあることになるであろう。同様に、これにより、タイミング図に示すように、トータルバイアス電流(Ibiastotal)は、3つ以上のレベルを持つことになるであろう。
この実施形態において、最も高いバイアス電流レベル(IbiasH)は、バッファ330への入力、及びバッファ330からの対応する出力があるレベルから別のレベルへ遷移する時に、スルーレートを増加させるのに使用される。しかし、バッファ330への入力、及びバッファ330からの対応する出力があるレベルから別のレベルへ遷移しない(例えば、バッファの入力及び出力が遷移を終えた後)と知られている時、低いバイアスレベル(IbiasL)へ直接下げるのではなく、バッファ330の内部ノードがよりなだらかに整定するのを補助するために中間バイアスレベル(IbiasM)が使用される(直接IbiasHからIbiasLへの比較的急な降下を有するものとは対照的に)。これは、バッファ330(又は他のデバイス)の内部ノードが、整定するのにいくらかの時間がかかるところにおいて、有用である。3つのバイアス電流レベルのうち、最も消費電力の少ない低バイアスレベル(IbiasL)は、中間バイアスレベル(IbiasM)の後に続く。中間バイアスレベル(IbiasM)の供給は、高バイアス電流レベル(IbiasH)の供給よりも電力消費が少なく、低バイアスレベル(IbiasL)の供給は、さらに電力消費が少ない。したがって、実践ごとに、バイアス電流を低バイアスレベル(IbiasL)に保つことは、有益である。
図10及び図11の例において、バイアス電流セレクタ804bは、IbiasL3電流又はゼロ電流に等しいIbiasL4を生成する。もし、バイアス電流セレクタ804bによって生成される第4番目のバイアス電流が、ゼロ電流以外の電流であった場合、追加のレベルがIbiastotalに追加される。加えて、または代わりに、必要に応じて、バイアス電流Ibiastotalにさらに多くのレベルを提供するために、さらなるワンショット802(異なる遅延を有する)及びさらなるバイアス電流セレクタ804を追加することが可能である。
図10及び図11の実施形態において、バイアス電流は、バッファ330への入力、及びバッファ330からの対応する出力が、あるレベルから別のレベルへ遷移するときの低バイアスレベル(IbiasL)から高バイアス電流レベル(IbiasH)への比較的急なジャンピング(跳ね上がり)として説明された。バイアス電流レベルを充分に高速に切り換えることができれば、高バイアス電流レベル(IbiasH)へのジャンプの存在の前に、低バイアスレベル(IbiasL)から中間バイアスレベル(IbiasM)へのジャンプが存在するように、中間バイアス電流レベルもまた使用することが可能である。これは、必要に応じて、バッファ330の内部ノードの整定を補助するのに有用である。
バンク選択信号は、バッファ(又は、後述するように、他の同様なデバイス)への入力及びバッファからの出力が、あるレベルから別のレベルへ遷移する時を特定する制御信号の一例に過ぎない。言い換えれば、他の制御信号が可能であり、本発明の要旨の範囲内である。また、複数のワンショットがあるところで、各ワンショットが個別の制御信号、又は共通の制御信号の遅延したものを受信することが可能である。さらに、図9及び図11は、ワンショットの単なる一例を示しているに過ぎない。これに限定されるものではないが、フリップフロップにより実現されるワンショットのような他のワンショットを使用することも可能であり、本発明の要旨の範囲内である。
バイアス電流セレクタ804を実現する様々な方法がある。例えば、電流乗算器又は増幅器(例えば、ワンショットの出力が高いとき、IbiasHを生成するためにIbiasLを増加するような電流乗算器又は増幅器)を使用してバイアス電流セレクタ804を実現することも可能である。バイアス電流セレクタ804を実現するのに多くの他の技術が使用可能であることを、当業者の一人は、この記載から、理解するであろう。
以上、ディスプレイ(表示装置)を駆動するのに使用されるシステム内のバッファを駆動するのに使用される電力を削減する方法について説明したが、ここで、あるレベルから別のレベルへ遷移するバッファへの入力に応答して、バッファからの対応する出力が、あるレベルから別のレベルへ遷移する。ディスプレイを駆動又は制御するのに使用される、他の種類のデバイスを持つ同様な技術を使用することが可能であるが、ここで、そのデバイスは、あるレベルから別のレベルへ遷移するそのデバイスへの入力に応答して、デバイスからの対応する出力があるレベルから別のレベルへ遷移する。例えば、本発明の一実施形態はまた、デジタル−アナログ(D/A)変換器、アナログ−デジタル(A/D)変換器、電圧−電流(V2I)変換器、及び/又は電流−電圧(I2V)変換器による電力消費の量を削減するのに使用することも可能である。なぜなら、これらのデバイスのそれぞれは、バイアス電流を引き込み、これらのデバイスのそれぞれは、あるレベルから別のレベルへ遷移する入力及び出力を含んでいるからである。図1に戻って参照して、これに限定されるものではないが、例えば、基準電圧ジェネレータ106内に、又は列ドライバ194内に、このようなデバイスを置くことが可能である。
図7〜図11を参照して説明された本発明の実施形態は、図3〜図6を参照して説明された実施形態上で改良するのに有用であるが、図7〜図11の実施形態は、このような使用に限定されるものではない。むしろ、図7〜図11を参照して説明した実施形態は、ディスプレイを駆動又は制御するのに使用されるシステム内のデバイスによって消費される電力を削減するのに有用であるが、ここで、あるレベルから別のレベルへ遷移するデバイスへの入力に応答して、デバイスからの対応する出力があるレベルから別のレベルへ遷移する。
上記の説明は、本発明の好ましい実施形態である。これらの実施形態は、図解及び説明の目的のために提供されたが、本発明を、開示された形態に限定し、他を排除することを意図するものではない。当業者にとって、多くの変更や変形が明らかであろう。実施形態は、本発明の原理及びその実践的用途について最良の説明をするために、また、それにより、当業者が本発明を理解することができるように、選択され、説明された。わずかな変更及び変形は、本発明の要旨及び精神に含まれるものであると考えられる。当然のことながら、以下の特許請求の範囲及びそれらの均等物によって、本発明の要旨が画定されるものである。
Claims (23)
- 表示装置を駆動又は制御するのに使用されるシステム内のデバイスによって消費される電力を減らす方法であって、
あるレベルから別のレベルへ遷移する前記デバイスへの入力に応答して、前記デバイスからの対応する出力が、あるレベルから別のレベルへ遷移し、
前記デバイスのスルーレート及び/又は整定時間は、前記デバイスへ供給されるバイアス電流によって影響を受け、
前記デバイスへの入力、及び前記デバイスからの対応する出力が、あるレベルから別のレベルへ遷移する時に、第1のバイアス電流レベルを前記デバイスへ供給し、
前記デバイスへの入力、及び前記デバイスからの対応する出力が、あるレベルから別のレベルへ遷移しない時に、前記第1のバイアス電流レベルより低い第2のバイアス電流レベルを前記デバイスへ供給し、
前記デバイスへの前記第1のバイアス電流レベルの供給は、前記デバイスへの前記第2のバイアス電流レベルの供給のときより高速なスルーレート及び/又は整定時間を前記デバイスが有することを可能にすることを特徴とする方法。 - 請求項1記載の方法において、
前記デバイスへ供給される前記バイアス電流が、前記第1のバイアス電流レベルから前記第2のバイアス電流レベルへ下げられるとき、
前記第1のバイアス電流レベルより低く、かつ前記第2のバイアス電流レベルより高い追加のバイアス電流レベルを、短時間、供給し、
前記追加のバイアス電流レベルは、前記第1のバイアス電流レベルから前記第2のバイアス電流レベルへの急な降下があった場合より緩やかに、前記デバイスの内部ノードを整定することを補助するのに使用されることを特徴とする方法。 - 請求項1記載の方法において、
前記第2のバイアス電流レベルは、前記第1のバイアス電流レベルの少なくとも半分であることを特徴とする方法。 - 請求項1記載の方法において、
前記デバイスへの前記入力、及び前記デバイスからの対応する前記出力は、前記デバイスへの前記入力が第1のレベルから第2のレベルへ遷移し、所定期間、前記第2のレベルに留まった後、あるレベルから別のレベルへ遷移しないことを特徴とする方法。 - 請求項1記載の方法において、
前記デバイスの入力が、あるレベルから別のレベルへ遷移する時を特定する制御信号を受信し、
前記制御信号をワンショットの入力に供給し、それにより、前記ワンショットの出力にワンショットパルス信号を生成し、
前記ワンショットパルス信号は、あるレベルから別のレベルへ遷移する前記デバイスへの入力と概ね同時に起こるリーディングエッジと、前記リーディングエッジ後の遅延で発生するトレーリングエッジとを有するパルスを含み、
前記デバイスに供給される前記バイアス電流が、前記第1のバイアス電流レベルを有する時を特定するために、及び前記デバイスに供給される前記バイアス電流が、前記第2のバイアス電流レベルを有する時を特定するために、前記ワンショットパルス信号を使用することを特徴とする方法。 - 請求項1記載の方法において、
前記デバイスは、バッファ、デジタル−アナログ変換器、アナログ−デジタル変換器、電圧−電流変換器、及び電流−電圧変換器のうち、いずれかであることを特徴とする方法。 - 表示装置を駆動又は制御するのに使用されるシステム内のデバイスによって消費される電力を減らす装置であって、
あるレベルから別のレベルへ遷移する前記デバイスへの入力に応答して、前記デバイスからの対応する出力が、あるレベルから別のレベルへ遷移し、
表示装置を駆動又は制御するのに使用されるシステム内のデバイスであって、前記デバイスは入力及び出力を含み、前記デバイスのスルーレート及び/又は整定時間は前記デバイスへ供給されるバイアス電流によって影響を受ける前記デバイスと、
前記デバイスへの前記入力があるレベルから別のレベルへ遷移する時を特定する制御信号を受信するワンショットと、
前記ワンショットからの出力に応答して、第1のバイアス電流レベル、又は前記第1のバイアス電流レベルより低い第2のバイアス電流レベルを前記デバイスへ供給するバイアス電流セレクタと、を有し、
前記デバイスは、前記デバイスに前記第2のバイアス電流レベルが供給された時と比較して、前記デバイスに前記第1のバイアス電流レベルが供給された時に、より高速なスルーレート及び/又は整定時間を有することを特徴とする装置。 - 請求項7記載の装置において、
前記デバイスへの入力があるレベルから別のレベルへ遷移する時を特定する制御信号を受信する第2のワンショットと、
前記第2のワンショットからの出力に応答して、第3のバイアス電流レベル又は第4のバイアス電流レベルを前記デバイスへ供給する第2のバイアス電流セレクタと、をさらに有し、
前記第3又は第4のバイアス電流レベルは、前記バイアス電流セレクタからの前記第1又は第2のバイアス電流レベルの出力に加えられることを特徴とする装置。 - 請求項8記載の装置において、
前記第2のバイアス電流セレクタへ供給される前記制御信号は、前記第1のバイアス電流セレクタへ供給される前記制御信号と同じであることを特徴とする装置。 - 請求項8記載の装置において、
前記第4のバイアス電流レベルは、実質的にゼロ電流レベルであることを特徴とする装置。 - 請求項7記載の装置において、
前記第2のバイアス電流レベルは、前記第1のバイアス電流レベルの少なくとも半分であることを特徴とする装置。 - 請求項7記載の装置において、
前記制御信号に応答して、前記ワンショットは、あるレベルから別のレベルへ遷移する前記デバイスへの前記入力と概ね同時に起こるリーディングエッジと、前記リーディングエッジ後の遅延で発生するトレーリングエッジとを有するパルスを含むワンショットパルス信号を出力し、
前記遅延は、前記ワンショットによって決められることを特徴とする装置。 - 請求項7記載の装置において、
前記デバイスへの前記入力、及び前記デバイスからの対応する前記出力は、前記デバイスへの前記入力が第1のレベルから第2のレベルへ遷移し、所定期間、前記第2のレベルに留まった後、あるレベルから別のレベルへ遷移しないことを特徴とする装置。 - 請求項7記載の装置において、
前記デバイスは、バッファ、デジタル−アナログ変換器、アナログ−デジタル変換器、電圧−電流変換器、及び電流−電圧変換器のうち、いずれかであることを特徴とする装置。 - 表示装置を駆動又は制御するのに使用されるシステム内のデバイスによって消費される電力を減らす方法であって、
あるレベルから別のレベルへ遷移する前記デバイスへの入力に応答して、前記デバイスからの対応する出力が、あるレベルから別のレベルへ遷移し、
前記デバイスのスルーレート及び/又は整定時間は、前記デバイスへ供給されるバイアス電流によって影響を受け、
表示装置を駆動又は制御するのに使用される前記システム内の前記デバイスへ、少なくとも2つのバイアス電流レベルの1つを選択的に供給し、
前記デバイスは、入力及び出力を含み、
前記デバイスへの入力、及び前記デバイスからの対応する出力があるレベルから別のレベルへ遷移する時、第1のバイアス電流レベルが前記デバイスへ供給され、
前記デバイスへの前記入力、及び前記デバイスからの対応する前記出力があるレベルから別のレベルへ遷移しない時、前記第1のバイアス電流レベルより低い第2のバイアス電流レベルが前記デバイスへ供給され、
前記デバイスは、前記デバイスに前記第2のバイアス電流レベルが供給された時と比較して、前記デバイスに前記第1のバイアス電流レベルが供給された時に、より高速なスルーレート及び/又は整定時間を有することを特徴とする方法。 - 請求項15記載の方法において、
さらに、前記第1のバイアス電流レベルから前記第2のバイアス電流レベルへの変化の間に、前記第1のバイアス電流レベルより低く、かつ前記第2のバイアス電流レベルより高い少なくとも1つの追加のバイアス電流レベルを前記デバイスへ供給し、
前記追加のバイアス電流レベルは、前記第1のバイアス電流レベルから前記第2のバイアス電流レベルへの急な降下があった場合より緩やかに、前記デバイスの内部ノードを整定することを補助するのに使用されることを特徴とする方法。 - 請求項15記載の方法において、
さらに、制御信号に基づいて、前記デバイスへの前記入力があるレベルから別のレベルへ遷移する時を確認し、
前記選択的に供給することを制御するのに同じ制御信号を使用することを特徴とする方法。 - 請求項15記載の方法において、
前記デバイスへの前記入力、及び前記デバイスからの対応する前記出力は、前記デバイスへの前記入力が第1のレベルから第2のレベルへ遷移し、所定期間、前記第2のレベルに留まった後、あるレベルから別のレベルへ遷移しないことを特徴とする方法。 - 請求項15記載の方法において、
前記デバイスは、バッファ、デジタル−アナログ変換器、アナログ−デジタル変換器、電圧−電流変換器、及び電流−電圧変換器のうち、いずれかであることを特徴とする方法。 - 請求項15記載の方法において、
前記第2のバイアス電流レベルは、前記第1のバイアス電流レベルの少なくとも半分であることを特徴とする方法。 - 請求項1記載の方法において、
さらに、前記デバイスへの前記入力が、第1の電圧ストレージデバイスによって格納される電圧であるか、第2の電圧ストレージデバイスによって格納される電圧であるかを特定する選択信号を受信し、
前記第1のバイアス電流レベルを前記デバイスへ供給するステップは、前記第1の電圧ストレージデバイスによって格納される電圧から前記第2の電圧ストレージデバイスによって格納される電圧へ、又は前記第2の電圧ストレージデバイスによって格納される電圧から前記第1の電圧ストレージデバイスによって格納される電圧へ、前記デバイスへの前記入力が変化したことを前記選択信号が特定した時に起こり、
前記第2のバイアス電流レベルを前記デバイスへ供給するステップは、前記第1の電圧ストレージデバイスによって格納される電圧から前記第2の電圧ストレージデバイスによって格納される電圧へ、又は前記第2の電圧ストレージデバイスによって格納される電圧から前記第1の電圧ストレージデバイスによって格納される電圧へ、前記デバイスへの前記入力が変化し、前記入力が、所定期間、同じレベルに留まった後に起こることを特徴とする方法。 - 請求項7記載の装置において、
前記デバイスへの前記入力が、第1の電圧ストレージデバイスによって格納される電圧であるか、第2の電圧ストレージデバイスによって格納される電圧であるかを特定する選択信号を、前記ワンショットが受信し、
前記第1の電圧ストレージデバイスによって格納される電圧から前記第2の電圧ストレージデバイスによって格納される電圧へ、又は前記第2の電圧ストレージデバイスによって格納される電圧から前記第1の電圧ストレージデバイスによって格納される電圧へ、前記デバイスへの前記入力が変化したことを前記選択信号が特定した時に、前記バイアス電流セレクタが前記第1のバイアス電流レベルを前記デバイスへ供給し、
前記第1の電圧ストレージデバイスによって格納される電圧から前記第2の電圧ストレージデバイスによって格納される電圧へ、又は前記第2の電圧ストレージデバイスによって格納される電圧から前記第1の電圧ストレージデバイスによって格納される電圧へ、前記デバイスへの前記入力が変化し、前記入力が、所定期間、同じレベルに留まった後に、前記バイアス電流セレクタが前記第2のバイアス電流レベルを前記デバイスへ供給することを特徴とする装置。 - 請求項15記載の方法において、
さらに、前記デバイスへの前記入力が、第1の電圧ストレージデバイスによって格納される電圧であるか、第2の電圧ストレージデバイスによって格納される電圧であるかを特定する選択信号を受信し、
前記第1の電圧ストレージデバイスによって格納される電圧から前記第2の電圧ストレージデバイスによって格納される電圧へ、又は前記第2の電圧ストレージデバイスによって格納される電圧から前記第1の電圧ストレージデバイスによって格納される電圧へ、前記デバイスへの前記入力が変化したことを前記選択信号が特定した時に、前記第1のバイアス電流レベルが前記デバイスへ供給され、
前記第1の電圧ストレージデバイスによって格納される電圧から前記第2の電圧ストレージデバイスによって格納される電圧へ、又は前記第2の電圧ストレージデバイスによって格納される電圧から前記第1の電圧ストレージデバイスによって格納される電圧へ、前記デバイスへの前記入力が変化し、前記入力が、所定期間、同じレベルに留まった後に、前記第2のバイアス電流レベルが前記デバイスへ供給されることを特徴とする方法。
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