以下、本発明の好適な実施の形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
1.ドライバ
図1に、本実施形態のドライバ10(集積回路装置)の回路構成例を示す。なお、本実施形態のドライバ10は、図1の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
電気光学パネル400(電気光学装置)は、複数のデータ線(例えば、ソース線)と、複数の走査線(例えば、ゲート線)と、データ線および走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子(狭義には、液晶素子、EL素子)の光学特性を変化させることによって表示動作を実現する。この電気光学パネル400(狭義には、表示パネル)は、例えば、TFT、TFDなどのスイッチ素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお、電気光学パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外の例えば有機EL(Electro Luminescence)や無機ELなどの発光素子を用いたパネルであってもよい。
メモリ20(表示データRAM)は、画像データを記憶する。メモリセルアレイ22は、複数のメモリセルを含み、少なくとも1フレーム(1画面)分の画像データ(表示データ)を記憶する。ローアドレスデコーダ24(MPU/LCDローアドレスデコーダ)は、ローアドレスについてのデコード処理を行い、メモリセルアレイ22のワード線の選択処理を行う。カラムアドレスデコーダ26(MPUカラムアドレスデコーダ)は、カラムアドレスについてのデコード処理を行い、メモリセルアレイ22のビット線の選択処理を行う。ライト/リード回路28(MPUライト/リード回路)は、メモリセルアレイ22への画像データのライト処理や、メモリセルアレイ22からの画像データのリード処理を行う。
ロジック回路40(ドライバ用ロジック回路)は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路40は、例えば、ゲートアレイ(G/A)などの自動配置配線により形成できる。
制御回路42は、各種制御信号を生成したり、装置全体の制御を行う。具体的には、階調電圧生成回路110に対して、階調特性(γ特性)を調整するための階調調整データ(γ補正データ)を出力したり、電源回路90に対して、電源電圧を調整するための電源調整データを出力する。また、ローアドレスデコーダ24、カラムアドレスデコーダ26、ライト/リード回路28を用いたメモリへのライト/リード処理を制御する。
表示タイミング制御回路44は、表示タイミングを制御するための各種の制御信号を生成し、メモリ20から電気光学パネル側への画像データの読み出しを制御する。ホスト(MPU)インターフェース回路46は、ホストからのアクセス毎に内部パルスを発生してメモリ20にアクセスするホストインターフェースを実現する。RGBインターフェース回路48は、ドットクロックにより動画のRGBデータをメモリ20に書き込むRGBインターフェースを実現する。なお、ホストインターフェース回路46、RGBインターフェース回路48のいずれか一方のみを設ける構成としてもよい。
データドライバ50は、電気光学パネル400(電気光学装置)のデータ線を駆動するためのデータ信号(電圧、電流)を供給する回路である。具体的には、データドライバ50は、メモリ20から画像データ(階調データ、表示データ)を受け、階調電圧生成回路110から複数(例えば、256段階)の階調電圧(基準電圧)を受ける。そして、これらの複数の階調電圧の中から、画像データ(階調データ)に対応する電圧(データ電圧)を選択して、電気光学パネル400のデータ線に出力する。
走査ドライバ70は、電気光学パネル400の走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号(イネーブル入出力信号)を順次シフトし、このシフトされた信号をレベル変換した信号を走査信号(走査電圧)として電気光学パネル400の各走査線に出力する。なお、走査ドライバ70に走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。
電源回路90は、各種の電源電圧を生成する回路である。具体的には、入力電源電圧や内部電源電圧を内蔵する昇圧回路が含む昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧する。そして、昇圧により得られた電圧をデータドライバ50、走査ドライバ70、階調電圧生成回路110などに供給する。
階調電圧生成回路(γ補正回路)110は、階調電圧を生成してデータドライバ50に供給する回路である。具体的には、階調電圧生成回路110は、高電位側電圧と低電位側電圧の間を抵抗分割し、抵抗分割ノードに階調電圧を出力するラダー抵抗回路を含むことによって構成される。また、階調調整データが書き込まれる階調レジスタ部や書き込まれた階調調整データに基づいて、抵抗分割ノードに出力される階調電圧を可変に設定(制御)する階調電圧設定回路などを含むことができる。
図2に、本実施形態のドライバの詳細な構成例を示し、特に、当該ドライバに含まれる階調電圧生成回路およびデータドライバ(ソースドライバ)の構成例を示す。
データドライバ50は、階調電圧を生成する階調電圧生成回路110から複数の階調電圧V0〜V33を受ける。また、メモリ内蔵のドライバの場合には、例えば、図1のメモリ20から階調データGDを受ける。そして、電気光学パネル400(電気光学装置)の複数のデータ線SL1〜SLm(mは、2以上の整数)を駆動する。なお、本実施形態における階調数は、任意である。また、メモリ非内蔵のドライバの場合には、外部から階調データGDが供給される。
階調電圧生成回路110は、データドライバ50に供給する複数の階調電圧V0〜V33(V1〜V32)を生成する。本実施形態では、階調電圧生成回路110は、ラダー抵抗回路112とサンプルホールド部114とを含む。
ラダー抵抗回路112は、階調電圧生成用の高電位側電源VGMH(広義には、第1の電源)と、階調電圧生成用の低電位側電源VGML(広義には、第2の電源)との間に設けられる。ラダー抵抗回路112は、直列に接続された複数の抵抗回路(可変抵抗)R0〜R32を有し、これらの複数の抵抗回路R0〜R32で抵抗分割された複数の分割ノードN1〜N32における各電圧が分割電圧VD1〜VD32となる。
サンプルホールド部114は、ラダー抵抗回路112の分割ノードN1〜N32における分割電圧VD1〜VD32をサンプリングして、ホールドする。本実施形態では、サンプルホールド部114は、ラダー抵抗回路112の分割ノードN1〜N32における分割電圧VD1〜VD32に対応した階調電圧生成用サンプルホールド回路SH1〜SH32を備える。このようにして、サンプルホールド部114は、ラダー抵抗回路112の分割ノードN1〜N32における分割電圧VD1〜VD32を、それらに対応する階調電圧生成用サンプルホールド回路SH1〜SH32でサンプリングして、ホールドする。そして、これらの階調電圧生成用サンプルホールド回路SH1〜SH32がホールドした分割電圧VD1〜VD32を階調電圧生成回路110で生成された複数の階調電圧V1〜V32として出力する。
一方、データドライバ50は、液晶パネルなどの電気光学パネル400(電気光学装置)のデータ線を駆動するものであり、本実施形態では、D/A変換回路52−1〜52−m、データ線駆動回路54−1〜54−mを含む。なお、図2のように、各データ線に対応して1つのD/A変換回路および1つのデータ線駆動回路を設けてもよいし、1つのD/A変換回路を複数のデータ線駆動回路(例えば、1または複数ピクセル分のデータ線駆動回路)で共用する構成にしてもよい。また、データ線駆動回路が複数のデータ線を時分割に駆動するようにしてもよい。さらに、データドライバ50の一部または全部を電気光学パネル上に一体に形成してもよい。
D/A変換回路52−1〜52−mは、例えば、図1に示すメモリ20から階調データGD(画像データ、表示データ)を受ける。そして、階調電圧V1〜V32の中から階調データGDに対応した階調電圧を選択して、選択階調電圧VSL1〜VSLmとしてデータ線駆動回路54−1〜54−mに出力する。
データ線駆動回路54−1〜54−mは、データドライバ用サンプルホールド回路DSH1〜DSHmを含む。これらのサンプルホールド回路DSH1〜DSHmは、D/A変換回路52−1〜52−mからの選択階調電圧VSL1〜VSLm(データ電圧)をサンプリングして、ホールドする。そして、サンプリングしてホールドした選択階調電圧VSL1〜VSLmを電気光学パネル400のデータ線SL1〜SLmに供給することによって、当該データ線SL1〜SLmを駆動する。
2.階調電圧生成回路
階調電圧生成回路110は、図2に示すように、直列接続された複数の抵抗回路(可変抵抗)R0〜R32を有するラダー抵抗回路112と、抵抗回路R0〜R32の各分割ノードN1〜N32における分割電圧VD1〜VD32をサンプリングして、ホールドする階調電圧生成用サンプルホールド回路SH1〜SH32を備えるサンプルホールド部114を含む。ラダー抵抗回路112を構成する各抵抗回路R0〜R32は、例えば、複数の抵抗素子と複数のスイッチ素子を含み、各抵抗回路R0〜R32の抵抗値が可変となるように構成される。この場合の当該抵抗値の調整は、例えば、図示しない調整レジスタを用いて行われる。
このような構成のラダー抵抗回路112の抵抗回路R0〜R32により抵抗分割された第1〜第32の分割ノードN1〜N32の電圧がラダー抵抗回路112の分割電圧VD1〜VD32となる。これらの分割電圧VD1〜VD32は、当該分割電圧VD1〜VD32の各々に対応する階調電圧生成用サンプルホールド回路SH1〜SH32に出力され、サンプリングされてからホールドされる。
サンプルホールド部114の階調電圧生成用サンプルホールド回路SH1〜SH32の出力が、階調電圧V1〜V32として、データドライバ50のD/A変換回路52−1〜52−mに出力される。すなわち、階調電圧生成回路110は、ラダー抵抗回路112からの複数の分割電圧VD1〜VD32を複数の階調電圧生成用サンプルホールド回路SH1〜SH32がサンプリングしてホールドし、これらホールドした複数の分割電圧VD1〜VD32を複数の階調電圧V1〜V32として出力する。このようにして、本実施形態では、階調電圧生成回路110からデータドライバ50に階調電圧を所望のタイミングで供給できるようになる。
2.1.第1の構成例
本実施形態の階調電圧生成回路の第1の構成例を図3に示す。第1の構成例では、ラダー抵抗回路110Aには、正極用および負極用の階調電圧を生成するために、2つの電源VGMH、VGMLの間に第1および第2のラダー抵抗回路112AL、112ARが2つ並列して設けられている。これらのラダー抵抗回路112AL、112ARの各々は、複数(図3に示す例では33個)の抵抗回路RAL0〜RAL32、RAR0〜RAR32が直列に接続されて構成されている。
第1のラダー抵抗回路112ALは、電源VGMH、VGMLの間に設けられる。そして抵抗回路RAL0〜RAL32により抵抗分割された分割ノード(第1のラダー抵抗側分割ノード)NAL1〜NAL32における電圧が分割電圧VDAL1〜VDAL32となる。これらの分割ノードNAL1〜NAL32は、接続のオン/オフを切り替えるラダー抵抗用スイッチ素子(第1のラダー抵抗用スイッチ素子)SWL1〜SWL32を介して、サンプルホールド部114Aの階調電圧生成用サンプルホールド回路SHA1〜SHA32に接続される。
また、第1のラダー抵抗回路112ALの一端が第1の電源接続用スイッチ素子SWA1によって、電源VGMHとの接続のオン/オフを切り替えられる。一方、第1のラダー抵抗回路112ALの他端は、第2の電源接続用スイッチ素子SWA2によって、電源VGMLとの接続のオン/オフを切り替えられる。
一方、第2のラダー抵抗回路112ARは、電源VGML、VGMHの間に設けられる。そして、抵抗回路RAR0〜RAR32により抵抗分割された分割ノード(第2のラダー抵抗側分割ノード)NAR1〜NAR32における電圧が分割電圧VDAR1〜VDAR32となる。これらの分割ノードNAR1〜NAR32は、接続のオン/オフを切り替えるラダー抵抗用スイッチ素子(第2のラダー抵抗用スイッチ素子)SWR1〜SWR32を介して、サンプルホールド部114Aの階調電圧生成用サンプルホールド回路SHA1〜SHA32に接続される。
また、第2のラダー抵抗回路112ARの一端が第3の電源接続用スイッチ素子SWA3によって、電源VGMLとの接続のオン/オフを切り替えられる。一方、第2のラダー抵抗回路112ARの他端は、第4の電源接続用スイッチ素子SWA4によって、電源VGMHとの接続のオン/オフを切り替えられる。
第1の構成例では、第1および第2の電源接続用スイッチ素子SWA1、SWA2がオンの場合には、第1のラダー抵抗用スイッチ素子SWL1〜SWL32がオンになると共に、第3および第4の電源接続用スイッチ素子SWA3、SWA4と第2のラダー抵抗用スイッチ素子SWR1〜SWR32がオフになる。反対に、第1および第2の電源接続用スイッチ素子SWA1、SWA2がオフである場合には、第1のラダー抵抗用スイッチ素子SWL1〜SWL32がオフであると共に、第3および第4の電源接続用スイッチ素子SWA3、SWA4と第2のラダー抵抗用スイッチ素子SWR1〜SWR32がオンになる。
すなわち、第1のラダー抵抗回路112ALと電源VGMH、VGMLおよび階調電圧生成用サンプルホールド回路SHA1〜SHA32との接続がオンの場合に、第2のラダー抵抗回路112ARと電源VGML、VGMHおよび階調電圧生成用サンプルホールド回路SHA1〜SHA32との接続がオフになるように切り替えられる。このようにして、第1のラダー抵抗回路112ALに電流を流し、当該第1のラダー抵抗回路112ALの分割電圧VDAL1〜VDAL32がサンプルホールド部114Aの階調電圧生成用サンプルホールド回路SHA1〜SHA32でサンプリング、ホールドされる。このとき、第1のラダー抵抗回路112ALは、分割電圧VDAL1〜VDAL32を例えば正極用の階調電圧V1〜V32としてデータドライバ50に供給する。
反対に、第1のラダー抵抗回路112ALと電源VGMH、VGMLおよび階調電圧生成用サンプルホールド回路SHA1〜SHA32との接続がオフの場合に、第2のラダー抵抗回路112ARと電源VGML、VGMHおよび階調電圧生成用サンプルホールド回路SHA1〜SHA32との接続がオンになるように切り替えられる。このようにして、第2のラダー抵抗回路112ARに電流を流し、当該第2のラダー抵抗回路112ARの分割電圧VDAR1〜VDAR32がサンプルホールド部114Aの階調電圧生成用サンプルホールド回路SHA1〜SHA32でサンプリング、ホールドされる。このとき、第2のラダー抵抗回路112ARは、分割電圧VDAR1〜VDAR32を例えば負極用の階調電圧V1〜V32としてデータドライバ50に供給する。
すなわち、第1の構成例では、第1のラダー抵抗回路112ALの分割電圧VDAL1〜VDAL32を階調電圧V1〜V32としてデータドライバ50に供給する場合に、第2のラダー抵抗回路112ARに流れる電流をオフにする。反対に、第2のラダー抵抗回路112ARの分割電圧VDAR1〜VDAR32を階調電圧V1〜V32としてデータドライバ50に供給する場合に、第1のラダー抵抗回路112ALに流れる電流をオフにする。このように、2つのラダー抵抗回路112AL、112ARの何れか一方の分割電圧がサンプルホールド部114に供給されている期間において、何れか他方のラダー抵抗回路に流れる電流をオフにすることによって、階調電圧生成回路110Aの低消費電力化が図れるようになる。
2.2.第2の構成例
本実施形態の階調電圧生成回路の第2の構成例を図4に示す。第2の構成例では、階調電圧生成回路110Bには、2つの電源VGMH、VGMLの間にラダー抵抗回路112Bが1つ設けられている。当該ラダー抵抗回路112Bは、複数(図4に示す例では33個)の抵抗回路RB0〜RB32が直列に接続されて構成されている。
第2の構成例のラダー抵抗回路112Bは、抵抗回路RB0〜RB32により抵抗分割された分割ノードNB1〜NB32における電圧が分割電圧VDB1〜VDB32となる。これらの分割ノードNB1〜NB32は、サンプルホールド部114Bの各階調電圧生成用サンプルホールド回路SHB1〜SHB32に接続される。
また、ラダー抵抗回路112Bの一端が第1の電源接続用スイッチ素子SWB1によって、電源VGMHとの接続のオン/オフを切り替えられる。一方、ラダー抵抗回路112Bの他端は、第2の電源接続用スイッチ素子SWB2によって、電源VGMLとの接続のオン/オフを切り替えられる。
さらに、第2の構成例では、ラダー抵抗回路112Bの他端と電源VGMHとの間に第3の電源接続用スイッチ素子SWB3が設けられ、当該第3の電源接続用スイッチ素子SWB3によって、ラダー抵抗回路112Bの他端と電源VGMHとの接続のオン/オフを切り替えられるようになっている。すなわち、第3の電源接続用スイッチ素子SWB3は、電源VGMH側のノードNBV1とラダー抵抗回路112Bの他端との間に設けられている。
また、ラダー抵抗回路112Bの他端と電源VGMLとの間に第4の電源接続用スイッチ素子SWB4が設けられ、当該第4の電源接続用スイッチ素子SWB4によって、ラダー抵抗回路112Bの他端と電源VGMLとの接続のオン/オフを切り替えられるようになっている。すなわち、第4の電源接続用スイッチ素子SWB4は、電源VGML側のノードNBV2とラダー抵抗回路112Bの一端との間に設けられている。
第2の構成例では、第1および第2の電源接続用スイッチ素子SWB1、SWB2がオンの間は、第3および第4の電源接続用スイッチ素子SWB3、SWB4がオフとなる。反対に、第1および第2の電源接続用スイッチ素子SWB1、SWB2がオフの間は、第3および第4の電源接続用スイッチ素子SWB3、SWB4がオンとなる。
すなわち、ラダー抵抗回路112Bの一端と電源VGMH、およびラダー抵抗回路112Bの他端と電源VGMLとの接続がオンの場合に、ラダー抵抗回路112Bの他端と電源VGMH、およびラダー抵抗回路112Bの一端と電源VGMLとの接続がオフになるように切り替えられる。このように各電源接続用スイッチ素子SWB1〜SWB4の切り替え操作をすると、分割ノードNB1〜NB32における分割電圧VDB1〜VDB32がサンプルホールド部114Bの階調電圧生成用サンプルホールド回路SHB1〜SHB32でサンプリング、ホールドされてから、階調電圧V1〜V32としてデータドライバ50に供給される。その際に、電流がラダー抵抗回路112Bの一端から他端に向かって流れるので、分割ノードNB1〜NB32で発生する電圧は、当該ラダー抵抗回路112Bの一端側に向かうほど高電位となるように分割電圧VDB1〜VDB32が発生する。
一方、ラダー抵抗回路112Bの一端と電源VGMH、およびラダー抵抗回路112Bの他端と電源VGMLとの接続がオフの場合に、ラダー抵抗回路112Bの一端と電源VGML、およびラダー抵抗回路112Bの他端と電源VGMHとの接続がオンになるように切り替えられる。このように各電源接続用スイッチ素子SWB1〜SWB4の切り替え操作をすると、分割ノードNB1〜NB32における分割電圧VDB1〜VDB32がサンプルホールド部114Bの階調電圧生成用サンプルホールド回路SHB1〜SHB32でサンプリング、ホールドされてから、階調電圧V1〜V32としてデータドライバ50に供給される。その際に、電流がラダー抵抗回路112Bの他端から一端に向かって流れるので、分割ノードNB1〜NB32で発生する電圧は、当該ラダー抵抗回路112Bの他端側に向かうほど高電位となるように分割電圧VDB1〜VDB32が発生する。
以上説明したように、第2の構成例では、ラダー抵抗回路112Bの両端側に設けられた各電源接続用スイッチ素子SWB1〜SWB4のオン/オフを切り替えることによって、反対方向の階調電圧を生成することができるようになる。すなわち、1つのラダー抵抗回路112Bで正極用および負極用の階調電圧V1〜V32を生成することができるようになる。
2.3.階調電圧生成用サンプルホールド回路
階調電圧生成回路110のサンプルホールド部114に備わる階調電圧生成用サンプルホールド回路SH1〜SH32(SHA1〜SHA32、SHB1〜SHB32)の各々は、いわゆるフリップアラウンド型サンプルホールド回路により構成できる。ここでフリップアラウンド型サンプルホールド回路は、例えば、サンプリング期間において、入力電圧に応じた電荷をサンプリング用キャパシタに蓄積することによって、当該入力電圧をサンプリングする回路である。そして、ホールド期間において、このサンプリング用キャパシタのフリップアラウンド型動作を行って、蓄積された電荷に対応する電圧をその出力ノードに出力する回路である。
本実施形態では、階調電圧生成用サンプルホールド回路は、図5に示すように、演算増幅器OPS1、階調電圧サンプリング用キャパシタCSS1、階調電圧サンプリング用スイッチ素子SWS1、帰還用スイッチ素子SWS2、およびフリップアラウンド用スイッチ素子SWS3を含む。また、階調電圧生成用サンプルホールド回路は、階調電圧サンプルホールド出力用スイッチ素子SWS4を含む。なお、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの変形実施も可能である。また、スイッチ素子SWS1、SWS2、SWS3、SWS4は、例えば、トランスファーゲートなどのCMOSトランジスタにより構成できる。
演算増幅器OPS1の非反転入力端子(広義には、第2の入力端子)には、アナログ基準電源電圧AGNDが設定される。
スイッチ素子SWS1およびキャパシタCSS1は、階調電圧生成用サンプルホールド回路の入力ノードNSn(nは1〜32の整数)と演算増幅器OPS1の反転入力端子(広義には、第1の入力端子)との間に設けられる。
帰還用スイッチ素子SWS2は、演算増幅器OPS1の出力端子(出力ノードNC2)と演算増幅器OPS1の反転入力端子との間に設けられる。
フリップアラウンド用スイッチ素子SWS3は、スイッチ素子SWS1とキャパシタCSS1との間の接続ノードNC1と、演算増幅器OPS1の出力端子(出力ノードNC2)との間に設けられる。
図6(A)、図6(B)を用いて、フリップアラウンド型の階調電圧生成用サンプルホールド回路について更に詳細に説明する。
図6(A)に示すように、キャパシタCSS1には、サンプリング期間において、階調電圧生成用サンプルホールド回路の入力ノードNSnと接続される分割ノードN1〜N32の分割電圧VDn(nは1≦n≦32の整数)に応じた電荷が蓄積される。
また、図6(A)に示すように、サンプリング期間では、演算増幅器OPS1の出力が当該演算増幅器OPS1の反転入力端子のノードNEGに帰還される。一方、演算増幅器OPS1の非反転入力端子(第2の入力端子)は、アナログ基準電源電圧AGNDに設定される。従って、演算増幅器OPS1のイマジナリーショート機能により、キャパシタCSS1の一端が接続されるノードNEGは、アナログ基準電源電圧AGNDに設定される。これにより、キャパシタCSS1には、分割電圧VDnに応じた電荷が蓄積されるようになる。
なお、AGNDは、演算増幅器OPS1の高電位側電源電圧VDDと低電位側電源電圧VSSの間(中間)の電圧に設定(調整)される。具体的には、例えば、AGND=VSS+(VDD+VSS)/MLに設定される。そして、VSS=0V、ML=2とすると、AGND=(VDD+VSS)/2になる。このとき、係数MLは、必ずしもML=2である必要はなく、表示特性等に応じて適宜調整することができ、少なくともML>1であればよい。
また、電源電圧VDDは、例えば、演算増幅器OPS1が有する高電位側のP型トランジスタのソースに供給される電圧であり、電源電圧VSSは、低電位側のN型トランジスタのソースに供給される電圧である。演算増幅器OPS1は、これらのVDD、VSSを動作電源電圧として動作する。
図6(B)に示すように、ホールド期間においては、階調電圧生成用サンプルホールド回路は、サンプリング期間において、キャパシタCSS1に蓄積された電荷に応じた出力電圧VQGn(=VS)を出力する。具体的には、その一端にノードNEGが接続されるキャパシタCSS1の他端を演算増幅器OPS1の出力端子に接続するフリップアラウンド型動作を行うことで、CSS1に蓄積された電荷に応じた出力電圧VQGnを出力する。
以上のようなフリップアラウンド型のサンプルホールド回路により、階調電圧生成用サンプルホールド回路を構成すれば、いわゆるオフセットフリーを実現できる。
例えば、演算増幅器OPS1の反転入力端子と非反転入力端子の間に発生するオフセット電圧をVOFとし、説明を簡素化するためにAGNDを仮に0Vとし、サンプリング期間での入力電圧をVDn=VIとし、キャパシタCSS1の容量値をCSとする。すると、サンプリング期間において蓄積される電荷Qは下式のように表される。
Q=(VI−VOF)×CS (1)
一方、ホールド期間でのノードNEGの電圧をVXとし、出力電圧をVQGnとすると、ホールド期間において蓄積される電荷Q’は下式のように表される。
Q’=(VQGn−VX)×CS (2)
また、演算増幅器OPS1の増幅率をAとすると、VQGnは下式のように表される。
VQGn=−A×(VX−VOF) (3)
すると、電荷保存の法則によりQ=Q’となるため、下式が成立する。
(VI−VOF)×CS=(VQGn−VX)×CS (4)
従って、上式(3)、(4)により、
VQGn=VI−VOF+VX=VI−VOF+VOF−VQG/A
が成立する。
このため、階調電圧生成用サンプルホールド回路の出力電圧VQGは、下式のように表される。
VQGn={1/(1+1/A)}×VI (5)
上式(5)から明らかなように、階調電圧生成用サンプルホールド回路の出力電圧VQGnは、オフセット電圧VOFに依存せず、オフセットをキャンセルできるため、オフセットフリーを実現できる。
例えば、高い駆動能力を備えるボルテージフォロワ接続された演算増幅器を介して、データドライバに階調電圧を供給して、当該データドライバが電気光学装置のデータ線を駆動する場合に、出力電圧VQGnにオフセット電圧VOFが表れると、階調電圧供給線間で出力電圧VQGnがばらついてしまい、表示品質が劣化する。
この点、フリップアラウンド型のサンプルホールド回路を用いれば、オフセットをキャンセルできるため、ラダー抵抗回路の分割電圧を階調電圧としてデータドライバに供給する際に、階調電圧供給線間の電圧のバラツキを最小限に抑えることができる。従って、バラツキの少ない高精度の階調電圧V1〜V32をデータドライバ50に供給でき、表示品質を向上できる。また、D/A変換回路によりデータ線を直接駆動するDAC駆動が不要になるため、高速駆動や制御の簡素化を実現できる。
次に、図7(A)、図7(B)を用いて、本実施形態の階調電圧生成用サンプルホールド回路の詳細な動作説明をする。
図7(A)に示すように、サンプリング期間においては、スイッチ素子SWS1および帰還用スイッチ素子SWS2がオンになると共に、フリップアラウンド型用スイッチ素子SWS3がオフになる。これにより、図6(A)で説明したフリップアラウンド型サンプルホールド回路による入力電圧のサンプリング動作を実現できる。
一方、図7(B)に示すようにホールド期間においては、スイッチ素子SWS1および帰還用スイッチ素子SWS2がオフになると共に、フリップアラウンド用スイッチ素子SWS2がオンになる。これにより、図6(B)で説明したフリップアラウンド型サンプルホールド回路のホールド動作を実現できる。
また、出力用スイッチ素子SWS4は、演算増幅器OPS1の出力端子と階調電圧生成用サンプルホールド回路の出力ノードとの間に設けられる。そして、図7(A)に示すように、サンプリング期間においては、出力用スイッチ素子SWS4は、オフになる。これにより、階調電圧生成用サンプルホールド回路の出力がハイインピーダンス状態になり、サンプリング期間中の不確定な電圧が後段に伝達されるのを防止できる。
一方、図7(B)に示すように、ホールド期間においては、出力用スイッチ素子SWS4は、オンになる。これにより、サンプリング期間においてサンプリングされた階調電圧である電圧を出力できる。このようにすれば、スイッチ素子SWS1や帰還用スイッチ素子SWS2を用いて入力電圧に対応する電荷をキャパシタCSS1に蓄積することによって、当該入力電圧のサンプリングを実現し、フリップアラウンド用スイッチ素子SWS3を用いて、キャパシタCSS1のフリップアラウンド動作を実現できる。
2.4.演算増幅器
本実施形態の階調電圧生成用サンプルホールド回路(SH1〜SH32)は、そのホールド期間において、大きな寄生容量を有するデータ線を駆動する必要があり、その駆動負荷は高負荷になる。そこで、階調電圧生成用サンプルホールド回路の演算増幅器OPS1については、AB級増幅動作が可能な増幅器により構成する。
図8に、本実施形態の演算増幅器OPS1の構成例を示す。この演算増幅器OPS1は、AB級の増幅動作が可能な演算増幅器であり、トランジスタTS1、TS2、TS3、TS4、TS5により構成される差動部(差動段)と、トランジスタTS6、TS7、TS8、TS9により構成される出力部(出力段)を含む。
出力部に設けられるトランジスタTS6、TS7、TS8、TS9のうち、VDD(高電位側電源)と演算増幅器OPS1の出力ノードNSH2との間に設けられトランジスタTS6は、そのゲートが差動部の出力により制御される駆動トランジスタとして機能する。一方、出力ノードNSH2とVSS(低電位側電源)との間に設けられるトランジスタTS7、TS8、TS9は、階調電圧生成用サンプリング期間から階調電圧生成用ホールド期間になった場合に、流れる電流が増加する低電位側トランジスタ部TSUとして機能する。
また、差動部の出力ノードNSH1と低電位側トランジスタ部TSUの入力ノードNSH3との間には、キャパシタCCP2が設けられ、バイアス電圧BSが印加されるバイアスノードNBSと低電位側トランジスタ部TSUの入力ノードNSH3との間には、トランジスタTS10が設けられる。
当該トランジスタTSH10は、バイアス電圧BSの印加のオン・オフを制御するためのイネーブル信号ENABがゲートに入力され、階調電圧用サンプリング期間ではオンになる。これにより、図8の演算増幅器OPS1は、その出力部のトランジスタTS7及びトランジスタTS8のゲートにバイアス電圧BSが入力されるようになるため、A級増幅動作の増幅器として機能する。一方、トランジスタTSH10は、階調電圧用ホールド期間ではオフになる。これによりトランジスタTS7及びトランジスタTS8のゲートノードNSH3(低電位側トランジスタ部の入力ノード)がフローティング状態になり、キャパシタCCP2により、ノードNSH1の電圧変動に応じてノードNSH2(出力ノード)の電圧も変動して、演算増幅器OPS1がAB級増幅動作の増幅器として機能するようになる。すなわち、トランジスタTSH10は、ゲートにバイアス電圧BSの印加のオン・オフを制御するためのイネーブル信号ENABを入力することにより、バイアス電圧BSをトランジスタTS7及びトランジスタTS8のゲートへの印加のオン・オフを切り替えるバイアス電圧印加制御トランジスタとして機能する。そして、バイアス電圧BSのトランジスタTS7及びトランジスタTS8のゲートへの印加のオン・オフを切り替えることによって、A級の演算増幅器とAB級の演算増幅器とを切り替えることができる。
また、図8に示すように、上記のトランジスタのうち、トランジスタTS8(第2のトランジスタ)は、出力ノードNSH2と第1のノードNSH4との間に設けられ、トランジスタTS9(第3のトランジスタ)は、当該第1のノードNSH4とVSSとの間に設けられる。すなわち、トランジスタTS8のソースとトランジスタTS9のドレインが第1のノードNSH4で接続され、これらトランジスタTS8及びトランジスタTS9は、トランジスタTS7(第1のトランジスタ)と、出力ノードNSH2とVSSとの間に並列に設けられる。
そして、トランジスタTS8のゲートは、低電位側トランジスタ部TSUの入力ノードNSH3に接続されているので、トランジスタTSH10のゲートに入力されるイネーブル信号ENABのオン・オフに基づいて、バイアス電圧BSの印加がオン・オフと切り替わる。このようにトランジスタTS8(第2のトランジスタ)を設けることによって、トランジスタTS7(第1のトランジスタ)が供給する電流の不足分を補うことができるようになる。
一方、トランジスタTS9(第3のトランジスタ)のゲートには、電流制御信号ENAB3が入力され、当該電流制御信号ENAB3に基づいて、低電位側トランジスタ部TSUに流れる電流のオン・オフを切り替えることができる。すなわち、トランジスタTS9のゲートに電流制御信号ENAB3として、後述する図13に示すような動作波形の電流制御信号ENAB3_U、ENAB3_M、ENAB3_Dを入力することによって、演算増幅器OPS1の動作が切り替えられる。すなわち、トランジスタTS9のゲートに電流制御信号ENAB3_Uが入力されると図10に示す第1のタイプの演算増幅器OPS1Aとなり、ENAB3_Mが入力されると図11に示す第2のタイプの演算増幅器OPS1Bとなり、ENAB3_Dが入力されると図12に示す第3のタイプの演算増幅器OPS1Cとなる。
前述したように、本実施形態では、複数の階調電圧生成用サンプルホールド回路として第1〜第32の階調電圧生成用サンプルホールド回路SH1〜SH32が設けられている。これらの階調電圧生成用サンプルホールド回路SH1〜SH32のうち、図9に示すように、第1〜第4の階調電圧生成用サンプルホールド回路SH1〜SH4のそれぞれは、第1の差動部と第1の出力部を有する第1のタイプの演算増幅器OPS1A(図10)を含む。これに対して、第5〜第28の階調電圧生成用サンプルホールド回路SH5〜SH28のそれぞれは、第2の差動部と第2の出力部を有する第2のタイプの演算増幅器OPS1B(図11)を含む。そして、第29〜第32の階調電圧生成用サンプルホールド回路SH29〜SH32のそれぞれは、第3の差動部と第3の出力部を有する第3のタイプの演算増幅器OPS1C(図12)を含む。
第3のタイプの演算増幅器OPS1Cの第3の出力部は、図12に示すように、VDD(高電位側電源)と第3のタイプの演算増幅器OPS1Cの第3の出力ノードNSH2Cとの間に設けられ、そのゲートが第3の差動部の出力により制御される第3の駆動トランジスタTS6Cを含む。また、当該第3の出力部は、第3の出力ノードNSH2CとVSS(低電位側電源)との間に設けられ、第1の期間(正極期間)TC1において、階調電圧生成用サンプリング期間TA1から階調電圧生成用ホールド期間TA2になった場合に、流れる電流が増加する第3の低電位側トランジスタ部TSUCを含む。
一方、第1のタイプの演算増幅器OPS1Aの第1の出力部は、図10に示すように、VDD(高電位側電源)と第1のタイプの演算増幅器OPS1Aの第1の出力ノードNSH2Aとの間に設けられ、そのゲートが第1の差動部の出力により制御される第1の駆動トランジスタTS6Aを含む。また、当該第1の出力部は、第1の出力ノードNSH2AとVSS(低電位側電源)との間に設けられ、第1の期間(正極期間)TC1に後続の第2の期間TC2において、階調電圧生成用サンプリング期間TA4から階調電圧生成用ホールド期間TA5になった場合に、流れる電流が増加する第1の低電位側トランジスタ部TSUAを含む。
他方、第2のタイプの演算増幅器OPS1Bの第2の出力部は、図11に示すように、VDD(高電位側電源)と第2のタイプの演算増幅器OPS1Bの第2の出力ノードNSH2Bとの間に設けられ、そのゲートが第2の差動部の出力により制御される第2の駆動トランジスタTS6Bを含む。また、当該第2の出力部は、第2の出力ノードNSH2BとVSS(低電位側電源)との間に設けられ、流れる電流が固定される第2の低電位側トランジスタ部TSUBを含む。
このように、本実施形態では、演算増幅器OPS1のゲートに入力する電流制御信号ENAB3を切り替える。このため、第1の期間TC1では、第3のタイプの演算増幅器OPS1Cの第3のトランジスタTS9Cを電流制御信号ENAB3_Dによりオンにして、第1、第2のトランジスタTS7C、TS8Cに流す電流を増加することにより、低電位側の階調電圧を短時間で低い電圧に設定することができる。一方、第2の期間TC2では、第1のタイプの演算増幅器OPS1Aの第3のトランジスタTS9Aを電流制御信号ENAB3_Uによりオンにして、第1、第2のトランジスタTS7A、TS8Aに流す電流を増加することにより、低電位側の階調電圧を短時間で低い電圧に設定できるようになる。また、第2のタイプの演算増幅器OPS1Bの第3のトランジスタTS9Bを電流制御信号ENAB3_Mによりオンにして、第5〜第28の階調電圧生成用サンプルホールド回路SH5〜SH28のそれぞれに流れる電流を一定値にすることができ、無駄な電力消費を防止できる。
次に、本実施形態の演算増幅器OPS1の動作について、図13を用いて説明する。演算増幅器OPS1の出力部の駆動トランジスタTS6は、高電位側に設けられていることにより、十分な電流供給能力を備える一方、第1のトランジスタTS7は、少ない電流しか流せないため、電流供給能力が弱い。このため、本実施形態では、第2のトランジスタTS8を設けて、低電位側トランジスタ部TSUに流れる電流を増加させる。
まず、第1の期間(正極期間)TC1のサンプリング期間TA1において、E1に示すように、トランジスタTS10のゲートに印加するイネーブル信号ENABをアクティブにする。これにより、演算増幅器OPS1は、バイアス電圧BSが低電位側トランジスタ部の第1のトランジスタTS7及び第2のトランジスタTS8に印加されて、通常のA級オペアンプとして動作する。
その後、サンプリング期間TA1からホールド期間TA2に切り替わると、E2に示すように、トランジスタTS10のゲートに入力されるイネーブル信号ENABを非アクティブになってオフになる。これにより、ノードNSH1の電位が上下すると、キャパシタCCP2によって、ノード(出力ノード)NSH2の電位も上下するため、AB級オペアンプとして動作する。
また、第1の期間TC1では、ホールド期間TA2に切り替わると、E7に示すように、第3のトランジスタTS9のゲートに入力される信号ENAB3_Dがアクティブになって、第3のタイプの演算増幅器OPS1Cの低電位側トランジスタ部TSUCに流れる電流が増加する。
その後、ホールド期間TA2からスリープ期間TA3に切り替わると、第3のトランジスタTS9Cのゲートに入力される信号ENAB3_Dが非アクティブになって、オフになる。
このように、第1の期間(正極期間)TC1では、階調電圧V29〜V32は、低い電圧に設定される。ところが、電流供給能力が低い低電位側トランジスタ部TSUCを用いて、階調電圧V29〜V32を短時間で低い電圧に設定することは難しい。このため、図12に示すように、第3のタイプの演算増幅器OPS1Cの制御トランジスタ(第3のトランジスタ)TS9Cを信号ENAB3_Dによりオンにして、第1、第2のトランジスタTS7C、TS8Cに電流を流して、電流を増加する。これにより、低電位側の階調電圧V29〜V32を短時間で低い電圧に設定できる。
次に、第1の期間TC1の後続の第2の期間TC2に入って、サンプル期間TA4になると、E3に示すように、トランジスタTS10のゲートにイネーブル信号ENABをアクティブにする。これにより、演算増幅器OPS1は、バイアス電圧BSが低電位側トランジスタ部の第1のトランジスタTS7及び第2のトランジスタTS8に印加されて、通常のA級オペアンプとして動作する。
その後、サンプリング期間TA4からホールド期間TA5に切り替わると、E4に示すように、トランジスタTS10のゲートに入力されるイネーブル信号ENABを非アクティブになってオフになる。これにより、ノードNSH1の電位が上下すると、キャパシタCCP2によって、ノード(出力ノード)NSH2の電位も上下するため、AB級オペアンプとして動作する。
また、第2の期間TC2では、ホールド期間TA5に切り替わると、E5に示すように、第3のトランジスタTS9のゲートに入力される信号ENAB3_Uがアクティブになって、第1のタイプの演算増幅器OPS1Aの低電位側トランジスタ部TSUAに流れる電流が増加する。
その後、ホールド期間TA5からスリープ期間TA6に切り替わると、第3のトランジスタTS9Aのゲートに入力される信号ENAB3_Uが非アクティブになって、オフになる。
このように、第2の期間(負極期間)TC2では、階調電圧V1〜V4(第1〜第iの階調電圧)は、正負が逆転するので高い電圧に設定される。ところが、電流供給能力が低い低電位側トランジスタ部TSUAを用いて、階調電圧V1〜V4を短時間で低い電圧に設定することは難しい。このため、図10に示すように、第1のタイプの演算増幅器OPS1Aの制御トランジスタ(第3のトランジスタ)TS9Aを信号ENAB3_Uによりオンにして、第1、第2のトランジスタTS7A、TS8Aに電流を流して、電流を増加する。これにより、階調電圧V1〜V4を短時間で低い電圧に設定できる。
なお、階調電圧V5〜V28は、図11に示すように制御トランジスタ(第3のトランジスタ)TS9Bを信号ENAB3_Mによりオンにする第2のタイプの演算増幅器OPS1Bによって供給される。第2のタイプの演算増幅器OPS1Bでは、信号ENAB3_Mは、常にLレベルであるため、電流増加が行われない。
以上、説明したように、本実施形態では、演算増幅器OPS1がホールド期間のAB級動作時に流れる電流を増加させる。具体的には、演算増幅器OPS1の出力部から流れる低電位側の電流を増加させるための回路機構となる低電圧側トランジスタ部TSUとして、VSS(低電圧側電源)に閾値電圧を加えた分の大きさの電圧を出力する可能性のある4階調分を追加するために、第1のトランジスタTS7に加えて、第2及び第3のトランジスタTS8、TS9を付加した。
これによって、演算増幅器OPS1がNチャンネルのトランジスタの差動入力となっていることより、階調電圧生成回路からデータドライバに供給する階調電圧のうち、低電位側(VSS側)の階調電圧への到達時間が余分にかかる従来の課題を解決し、階調電圧を供給する際の遅延を抑制する。すなわち、階調電圧生成回路からデータドライバに階調電圧を供給する際に、低電位側の階調電圧への到達時間を短縮して、適正に階調電圧を供給できるようになる。
なお、本実施形態では、演算増幅器OPS1の出力部からの電流を増加する制御は、ガンマ階調の極性反転信号と同期することが出来る。また、本実施形態では、階調電圧生成回路が32階調分の階調電圧を生成し、低電位側の少ない電流を増加させるために、4階調分の電圧を追加する場合、すなわち、N=32、i=4、j=29の場合について、説明しているが、これらN、i、jの数値は、1≦i<j≦Nの関係を満たしていれば、本実施形態の説明における数値に限定されない。
2.5.階調電圧生成回路の動作
ここで、本実施形態の動作を説明するための信号波形例を図14(A)、図14(B)に示す。図14(A)は、第1の構成例の階調電圧生成回路110A側の信号波形例であり、図14(B)は、データドライバ50側の信号波形例である。
図3に示す第1の構成例では、例えば正極性用の階調電圧(ガンマ補正電圧)を供給する第1のラダー抵抗回路112ALの電流のオン・オフ(イネーブル・ディスエーブル)を切り替える第1および第2の電源接続用スイッチ素子SWA1、SWA2がオンのとき、例えば負極性用の階調電圧(ガンマ補正電圧)を供給する第2のラダー抵抗回路112ARに流れる電流のオン・オフを切り替える第3および第4の電源接続用スイッチ素子SWA3、SWA4がオフになる。以下、第1のラダー抵抗回路112ALの電源接続用スイッチ素子SWA1、SWA2をオン、第2のラダー抵抗回路112ARの電源接続用スイッチ素子SWA3、SWA4をオフの状態から、スイッチ素子SWA1、SWA2をオフ、スイッチ素子SWA3、SWA4をオンの状態に切り替えた場合の動作について説明する。
まず、図14(A)のA1に示すように、第1のラダー抵抗回路112ALの電源接続用スイッチ素子となる第1および第2の電源接続用スイッチ素子SWA1、SWA2をオンにする。その後、A2およびA3に示すように、階調電圧生成用サンプルホールド回路SHA1〜SHA32のサンプリング用スイッチ素子SWS1および帰還用スイッチ素子SWS2をオンにする(図7(A)参照)。一方、このときフリップアラウンド用スイッチ素子SWS3は、A4に示すように、オフにする(図7(A)参照)。こうすることによって、第1のラダー抵抗回路112ALに電流が流れて、当該第1のラダー抵抗回路112ALの分割電圧VDAL1〜VDAL32をサンプリングするサンプリング期間TA1が開始される。
そして、第1のラダー抵抗回路112ALの分割電圧VDAL1〜VDAL32のサンプリング期間TA1が終了したら、A5、A6に示すように、階調電圧サンプリング用スイッチ素子SWS1および帰還用スイッチ素子SWS2をオフに切り替える(図7(B)参照)。そして、A7に示すように、フリップアラウンド用スイッチ素子SWS3をオンに切り替えて、ホールド期間TA2に移行する(図7(B)参照)。こうして、第1のラダー抵抗回路112ALの分割電圧VDAL1〜VDAL32が階調電圧生成用サンプルホールド回路によってホールドされるようになる。なお、図14(A)のA5、A6に示すように、階調電圧サンプリング用スイッチ素子SWS1は、帰還用スイッチ素子SWS2がオフになった後にオフに切り替わる。このようにスイッチ素子SWS1、SWS2を切り替えれば、チャージインジェクションの悪影響を最小限に抑えることができる。
その後、A8に示すように、フリップアラウンド用スイッチ素子SWS3をオフに切り替え、第1のラダー抵抗回路112ALの分割電圧VDAL1〜VDAL32を階調電圧生成用サンプルホールド回路でホールドするホールド期間TA2が終了する。そして、A9に示すように、演算増幅器OPS1に入力されるスリープ信号SLP_Gがアクティブ(Hレベル)になって、当該サンプルホールド回路の演算増幅器OPS1がスリープモードに設定され、階調電圧生成用サンプルホールド回路がスリープ期間TA3に移行する。その際に、階調電圧生成用サンプルホールド回路がスリープ期間TA3に移行すると、第1のラダー抵抗回路112ALに流れる電流をカットするために、第1のラダー抵抗回路112ALへの電流の入力をオフにする。すなわち、階調電圧生成用サンプルホールド回路がスリープ期間TA3に移行した際には、A10に示すように、第1のラダー抵抗回路112ALの第1および第2の電源接続用スイッチ素子SWA1、SWA2をオフにする。このように、階調電圧生成用サンプルホールド回路がスリープ期間TA3に移行した際に、第1のラダー抵抗回路112ALへの電流の入力をオフにすることによって、階調電圧生成回路110の消費電力を低減できるようになる。
本実施形態では、後で詳述する図14(B)のB8、B9に示すように、データドライバ用サンプルホールド回路(DSH1〜DSHm)によりサンプリングが行われるデータドライバ用サンプリング期間TB2が終了後、B10に示すように、当該サンプルホールド回路によるデータドライバ用ホールド期間TB3が開始する。そして、当該データドライバ用ホールド期間TB3の開始後に、図14(A)のA8に示すように、階調電圧生成用サンプルホールド回路(SHA1〜SHA32)の演算増幅器OPS1に入力されるスリープ信号SLP_Gがアクティブ(Hレベル)になって、演算増幅器OPS1がスリープモードに設定される。こうして、当該階調電圧生成用サンプルホールド回路がスリープ期間TA3に移行する。このように、階調電圧が不要となる期間中において、消費電力の大きい演算増幅器OPS1をスリープモードにすることによって、ドライバ10の消費電力の低減が図れる。なお、スリープモードとは、例えば、演算増幅器OPS1をディスイネーブル状態、または低消費電力状態に設定するモードで、具体的には、演算増幅器OPS1にバイアス電圧を入力する電源をオフにするか、当該電圧を低減する。
当該スリープモードが所定時間を経過すると、A11に示すように、第2のラダー抵抗回路112ARの第3および第4の電源接続用スイッチ素子SWA3、SWA4をオンにする。こうして、第2のラダー抵抗回路112ARに電流を流すことにより生成される分割電圧VDAR1〜VDAR32を、サンプルホールド部114Aに入力させてサンプリングする。その後、A12に示すように、演算増幅器OPS1に入力されるスリープ信号SLP_Gが非アクティブ(Lレベル)となって、スリープ期間TA3が終了する。そして、演算増幅器OPS1のスリープモード解除後に、A13、A14に示すように、階調電圧生成用サンプルホールド回路の階調電圧サンプリング用スイッチ素子SWS1および帰還用スイッチ素子SWS2をオンに切り替えて、サンプリング期間TA4に移行する。当該サンプリング期間TA4において、階調電圧生成回路110のサンプルホールド回路は、第2のラダー抵抗回路112ARで生成される分割電圧VDAR1〜VDAR32をサンプリングする。
そして、A15、A16に示すように、階調電圧サンプリング用スイッチ素子SWS1および帰還用スイッチ素子SWS2をオフにした後に、A17に示すように、フリップアラウンド用スイッチ素子SWS3をオンに切り替える。こうすることによって、第2のラダー抵抗回路112ARの分割電圧VDAR1〜VDAR32のサンプリング期間TA4が終了して、ホールド期間TA5に移行する。こうして、第2のラダー抵抗回路112ARの分割電圧VDAR1〜VDAR32が階調電圧生成用サンプルホールド回路によってホールドされるようになる。なお、前述したように、階調電圧サンプリング用スイッチ素子SWS1は、チャージインジェクションの悪影響を最小限に抑えるために、帰還用スイッチ素子SWS2がオフになった後にオフになる。
その後、A17に示すように、フリップアラウンド用スイッチ素子SWS3をオフに切り替え、階調電圧生成用サンプルホールド回路が分割電圧VDAR1〜VDAR32をホールドするホールド期間TA5が終了する。そして、A18に示すように、演算増幅器OPS1に入力されるスリープ信号SLP_Gがアクティブ(Hレベル)になって、階調電圧生成回路110のサンプルホールド回路の演算増幅器OPS1がスリープモードに設定され、当該階調電圧生成用サンプルホールド回路がスリープ期間TA6に移行する。その際に、階調電圧生成用サンプルホールド回路がスリープ期間TA6に移行すると、第2のラダー抵抗回路112ARに流れる電流をカットするために、第2のラダー抵抗回路112ARへの電流の入力をオフにする。すなわち、階調電圧生成用サンプルホールド回路がスリープ期間TA6に移行した際には、A19に示すように、第2のラダー抵抗回路112ARの第3および第4の電源接続用スイッチ素子SWA3、SWA4をオフにする。このように、階調電圧生成用サンプルホールド回路がスリープ期間TA6に移行した際に、第2のラダー抵抗回路112ARへの電流の入力をオフにすることによって、階調電圧生成回路110の消費電力を低減できるようになる。
なお、図14(A)では、第1の構成例の階調電圧生成回路110A側の信号波形例について図示しているが、図4に示す第2の構成例の階調電圧生成回路110B側の動作の信号波形例も同様な動作形態を示す。すなわち、図14(A)における第1〜第4の電源接続用スイッチ素子SWA1〜SWA4を第2の構成例における第1〜第4の電源接続用スイッチ素子SWB1〜SWB4にそれぞれ置き換えれば、図14(A)は、第2の構成例の階調電圧生成回路110B側の信号波形例について図示するものとなる。
3.データドライバ用サンプルホールド回路
データドライバ50に備わるデータ線駆動回路54−1〜54−mに含まれるデータドライバ用サンプルホールド回路DSH1〜DSHmの各々は、いわゆるフリップアラウンド型サンプルホールド回路により構成できる。
本実施形態では、データドライバ用サンプルホールド回路は、図15に示すように、演算増幅器OPD1、第1、第2の選択階調電圧サンプリング用キャパシタCSD1、CSD2、第1、第2の選択階調電圧サンプリング用スイッチ素子SWD1、SWD2、帰還用スイッチ素子SWD3、および第1、第2のフリップアラウンド用スイッチ素子SA1、SA2を含む。また、データドライバ用サンプルホールド回路は、サンプルホールド出力用スイッチ素子SQGを含む。なお、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの変形実施も可能である。また、スイッチ素子SWD1、SWD2、SWD3、SA1、SA2、SQGは、例えば、トランスファーゲートなどのCMOSトランジスタにより構成できる。
演算増幅器OPD1の非反転入力端子(第2の入力端子)には、アナログ基準電源電圧AGNDが設定される。なお、本実施形態の演算増幅器OPD1は、AB級増幅動作が可能な増幅器により構成でき、具体的には、図9に示す階調電圧生成用サンプルホールド回路に備わる演算増幅器OPS1と同様の構成になる。
第1、第2の選択階調電圧サンプリング用スイッチ素子SWD1、SWD2、および第1、第2の選択階調電圧サンプリング用キャパシタCSD1、CSD2は、データドライバ用サンプルホールド回路の入力ノードと演算増幅器OPD1の反転入力端子(第1の入力端子)との間に設けられる。
帰還用スイッチ素子SWD3は、演算増幅器OPD1の出力端子と演算増幅器OPD1の反転入力端子との間に設けられる。
第1のフリップアラウンド用スイッチ素子SA1は、第1の選択階調電圧サンプリング用スイッチ素子SWD1と第1の選択階調電圧サンプリング用キャパシタCSD1との間の第1の接続ノードND1と、演算増幅器OPD1の出力端子との間に設けられる。
一方、第2のフリップアラウンド用スイッチ素子SA2は、第2の選択階調電圧サンプリング用スイッチ素子SWD2と第2の選択階調電圧サンプリング用キャパシタCSD2との間の第2の接続ノードND2と、演算増幅器OPD1の出力端子との間に設けられる。
3.1.データドライバ用サンプルホールド回路の動作
図16(A)、図16(B)を用いて、本実施形態のフリップアラウンド型のデータドライバ用サンプルホールド回路について更に詳細に説明する。
第1の選択階調電圧サンプリング用キャパシタCSD1は、演算増幅器OPD1の反転入力端子(第1の入力端子)と第1の入力ノードNDSHn1との間に設けられる。そして、図16(A)に示すように、当該キャパシタCSD1には、サンプリング期間において第1の入力ノードNDSHn1の入力電圧VDn1(第1の階調電圧、第1の選択階調電圧)に応じた電荷が蓄積される。
第2の選択階調電圧サンプリング用キャパシタCSD2は、演算増幅器OPD1の反転入力端子と第2の入力ノードNDSHn2との間に設けられる。そして、当該キャパシタCSD2には、サンプリング期間において第2の入力ノードNDSHn2の入力電圧VDn2(第2の階調電圧、第2の選択階調電圧)に応じた電荷が蓄積される。
なお、図16(A)に示すように、サンプリング期間では、演算増幅器OPD1の出力が当該演算増幅器OPD1の反転入力端子のノードNEGに帰還される。また、演算増幅器OPD1の非反転入力端子(第2の入力端子)は、アナログ基準電源電圧AGNDに設定される。従って、演算増幅器OPD1のイマジナリーショート機能により、キャパシタCSD1、CSD2の一端が接続されるノードNEGは、AGNDに設定される。これにより、キャパシタCSD1、CSD2には、それぞれ入力電圧VDn1、VDn2に応じた電荷が蓄積されるようになる。
図16(B)に示すように、ホールド期間においては、データドライバ用サンプルホールド回路は、サンプリング期間において、第1、第2の選択階調電圧サンプリング用キャパシタCSD1、CSD2に蓄積された電荷に応じた出力電圧VQG(=VS)を、その出力ノードに出力する。具体的には、その一端にノードNEGが接続されるキャパシタCSD1、CSD2の他端を、演算増幅器OPD1の出力端子に接続するフリップアラウンド型動作を行うことで、キャパシタCSD1、CSD2に蓄積された電荷に応じた出力電圧VQGを出力する。
図17(A)、図17(B)を用いて、フリップアラウンド型のサンプルホールド回路を用いたデータドライバ用サンプルホールド回路の詳細な動作説明をする。
図17(A)に示すように、サンプリング期間においては、第1、第2の選択階調電圧サンプリング用スイッチ素子SWD1、SWD2および帰還用スイッチ素子SWD3がオンになると共に、第1および第2のフリップアラウンド用スイッチ素子SA1、SA2がオフになる。これにより、図16(A)で説明したフリップアラウンド型サンプルホールド回路のサンプリング動作を実現できる。
一方、図17(B)に示すように、ホールド期間においては、サンプリング用スイッチ素子SWD1、SWD2、および帰還用スイッチ素子SWD3がオフになると共に、第1および第2のフリップアラウンド型用スイッチ素子SA1、SA2がオンになる。これにより、図16(B)で説明したフリップアラウンド型サンプルホールド回路のホールド動作を実現できる。
また、出力用スイッチ素子SQGは、演算増幅器OPD1の出力端子(出力ノードND3)とデータドライバ用サンプルホールド回路の出力ノードとの間に設けられる。そして、図17(A)に示すように、サンプリング期間においては、出力用スイッチ素子SQGは、オフになる。これにより、データドライバ用サンプルホールド回路の出力がハイインピーダンス状態になり、サンプリング期間中の不確定な電圧が後段に伝達されるのを防止できる。
一方、図17(B)に示すように、ホールド期間においては、出力用スイッチ素子SQGは、オンになる。これにより、サンプリング期間において生成された選択階調電圧である電圧VQGを出力できる。
以上の本実施形態のデータドライバによれば、データドライバ用サンプルホールド回路がD/A変換回路から、例えば時分割に入力された隣り合う第1、第2の階調電圧(V1とV2、V2とV3、V3とV4等)に基づいて、第1、第2の階調電圧の間の階調電圧((V1+V2)/2、(V2+V3)/2、(V3+V4)/2等)を生成できる。このため、階調電圧生成回路が生成する階調電圧の個数を削減できるようになり、階調電圧線の本数を削減すると共に、D/A変換回路の回路規模を縮小できる。
例えば、階調データが6ビットであり、階調数が26=64階調である場合に、従来の手法では、階調電圧生成回路は、64個の階調電圧を生成する必要があり、D/A変換回路には、これらの64個の階調電圧の中から階調データに応じた階調電圧を選択するセレクタ群が必要になる。従って、階調電圧生成回路やD/A変換回路の大規模化を招く。また、階調電圧線の本数も64本になるため、配線領域の、占有面積も大きくなる。
この点、本実施形態のデータドライバによれば、データドライバ用サンプルホールド回路により、第1、第2の選択階調電圧の間の階調電圧が生成されるため、階調電圧生成回路は、例えば、32個の階調電圧を生成すればよく、D/A変換回路には、これらの32個の階調電圧の中から電圧を選択するセレクタ群を設ければ済む。従って、従来の手法と比べて回路規模の大幅な削減が可能になり、また、階調電圧線の本数も32本にすることができるので、配線領域の面積も大幅に削減できる。なお、実際には、データドライバ用サンプルホールド回路が第1、第2の選択階調電圧の間の階調電圧を生成するため、上記の場合に階調電圧線は、32本よりも多い本数(例えば、33本や34本)になる。
3.2.データドライバの動作
ここで、図14(B)を用いて、本実施形態のデータドライバの動作を詳述する。本実施形態では、図14(B)に示すように、階調電圧生成用サンプルホールド回路の演算増幅器OPS1がサンプリング期間TA1、ホールド期間TA2の間、データドライバ用サンプルホールド回路は、スリープ期間TB1となっている。すなわち、図14(B)のB1に示すように、データドライバ用サンプルホールド回路の演算増幅器OPD1に入力されるスリープ信号SLP_Dがアクティブ(Hレベル)となって、スリープモードに設定され、データドライバ用サンプルホールド回路がスリープ期間TB1となっている。データドライバ50では、データドライバ用サンプルホールド回路のスリープ期間中TB1に、B2に示すように、メモリ20であるRAMのリード信号がオンになり、データドライバ50のD/A変換回路(52−1〜52−m)が当該RAMの階調データGDをリードする。その後、B3に示すように、当該演算増幅器OPD1に入力されるスリープ信号SLP_Dが非アクティブ(Lレベル)となって、スリープ期間TB1が終了する。
上記スリープ期間TB1の間に、D/A変換回路から選択階調電圧VSL〜VSLmがデータ線駆動回路に供給されると、B4、B5、B6に示すように、データドライバ用サンプルホールド回路のスイッチ素子SWD1、SWD2および帰還用スイッチ素子SWD3をオンにする。こうして、D/A変換回路から供給された選択階調電圧VSL〜VSLmを当該サンプルホールド回路でサンプリングするサンプリング期間TB2が開始される(図17(A)参照)。
当該サンプリング期間TB2が開始してから所定時間が経過した後に、B7、B8、B9に示すように、第1、第2の選択階調電圧サンプリング用スイッチ素子SWD1、SWD2、および帰還用スイッチ素子SWD3をオフにして、サンプリング期間TB2が終了する。そして、B10に示すように、第1、第2のフリップアラウンド用スイッチ素子SA1、SA2をオンに切り替えて、データドライバ用サンプルホールド回路がホールド期間TB3に移行する(図17(B)参照)。当該ホールド期間TB3において、データドライバ用サンプルホールド回路にサンプリングした選択階調電圧を電気光学パネル400のデータ線に供給して、電気光学パネル400のデータ線を駆動させる。なお、B8、B9に示すように、第1の選択階調電圧サンプリング用スイッチ素子SWD1は、帰還用スイッチ素子SWD3がオフになった後にオフになる。このようにすれば、チャージインジェクションの悪影響を最小限に抑えることができる。
なお、第1の選択階調電圧サンプリング用スイッチ素子SWD1の入力ノードと、第2の選択階調電圧サンプリング用スイッチ素子SWD2の入力ノードを共通接続にして、この共通接続された入力ノードに第1、第2の選択階調電圧を時分割に入力させる構成としてもよい。すなわち、第1の選択階調電圧が入力されている期間では、第1、第2の選択階調電圧サンプリング用スイッチ素子SWD1、SWD2を共にオンにする。そして、第2の選択階調電圧が入力されている期間では、第1の選択階調電圧サンプリング用スイッチ素子SWD1をオフにして、第2の選択階調電圧サンプリング用スイッチ素子SWD2をオンにしたままにする。その後、ホールド期間TB3の開始前に、第2の選択階調電圧サンプリング用スイッチ素子SWD2をオフに切り替えて、第1、第2の選択階調電圧サンプリング用スイッチ素子SWD1、SWD2が共にオフになるようにすれば、サンプリング期間TB2において2つの選択階調電圧を時分割で入力できる。
また、上記ホールド期間TB3の間に、B11に示すように、走査ドライバ70からの走査信号SG_Gがアクティブになって、電気光学パネル400の対応する走査線が選択される。その後、B12に示すように、当該走査信号SG_Gを非アクティブにして、B13に示すように、第1、第2のフリップアラウンド用スイッチ素子SA1、SA2をオフに切り替えて、ホールド期間TB3を終了させる。当該ホールド期間TB3の終了後に、B14に示すように、演算増幅器OPD1に入力されるスリープ信号SLP_Dをアクティブ(Hレベル)にする。そして、データドライバ用サンプルホールド回路の演算増幅器OPD1がスリープモードTB4になる。このように、データドライバ用ホールド期間TB3の終了後に、データドライバ用サンプルホールド回路をスリープモードTB4に設定することによって、データドライバ50の低消費電力化が図れる。その後、データドライバ用サンプルホールド回路では、上述したようにして、サンプリング期間TB5、ホールド期間TB6、およびスリープ期間TB7が同様にして繰り返される。
以上説明したように、本実施形態では、階調電圧生成回路110から供給された階調電圧を階調電圧生成用サンプルホールド回路がサンプリングしてホールドを開始すると、データドライバ50から電気光学パネル400を駆動するのに必要な階調電圧が確保される。このため、当該必要な階調電圧が確保された後は、階調電圧生成回路110からの階調電圧の供給が不要となり、当該階調電圧が不要となる期間に、階調電圧生成回路110をスリープモードとすることによって、階調電圧生成回路110の消費電力の低減を図ることができる。その際に、階調電圧生成回路110に含まれる階調電圧生成用サンプルホールド回路、特に駆動電力が大きい演算増幅器OPS1をスリープモードに設定させることによって消費電力を大幅に低減できる。
4.電子機器
図18(A)、図18(B)に本実施形態の集積回路装置(ドライバ)10を含む電子機器の構成例を示す。なお、図18(A)、図18(B)の構成要素の一部を省略したり、他の構成要素(例えば、カメラ、操作部または電源等)を追加するなどの種々の変形実施が可能である。また、本実施形態の電子機器500は、携帯電話機には限定されず、デジタルカメラ、PDA、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
図18(A)、図18(B)において、ホストデバイス410は、例えば、MPU、ベースバンドエンジンなどである。このホストデバイス410は、本実施形態のドライバである集積回路装置10の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また、図18(B)の画像処理コントローラ420は、ホストデバイス410に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
図18(A)の場合には、集積回路装置(ドライバ)10としてメモリ内蔵のものを用いることができる。即ち、この場合には、集積回路装置10は、ホストデバイス410からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、電気光学パネル(電気光学装置)400を駆動する。一方、図18(B)の場合には、集積回路装置10としてメモリ非内蔵のものを用いることができる。即ち、この場合には、ホストデバイス410からの画像データは、画像処理コントローラ420の内蔵メモリに書き込まれる。そして、集積回路装置10は、画像処理コントローラ420の制御の下で、電気光学パネル(電気光学装置)400を駆動する。
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義または同義な異なる用語(第1の入力端子、第2の入力端子、アナログ基準電源電圧、第1の電源、第2の電源等)と共に記載された用語(反転入力端子、非反転入力端子、AGND、VSS、VDD、VGMH、VGML等)は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。またデータドライバ、D/A変換回路、スイッチ回路、データ線駆動回路、階調電圧生成用サンプルホールド回路、データドライバ用サンプルホールド回路、集積回路装置(ドライバ)、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。