JP2010286738A - 表示装置および電子機器 - Google Patents

Abstract

【課題】高開口率で画素サイズを小さくすることができる表示装置、およびそれを備える電子機器を提供する。
【解決手段】１ビットメモリ回路を２個有する画素１０と、画像データが２ビットのデータ信号Ｄａｔａとして供給されるデータ信号線Ｌ１と、クロック信号ＣＫが供給されるクロックラインＬ２と、各１ビットメモリ回路とデータ信号線Ｌ１とを電気的に接続するための書込選択信号Ｇａｔｅ０が供給される書込選択ラインＬ３とを備える表示装置であって、各１ビットメモリ回路は、書込選択信号Ｇａｔｅ０の供給時にクロック信号ＣＫのタイミングに基づいて、入力データを取得して保持するＤ−ＦＦ１およびＤ−ＦＦ２であり、Ｄ−ＦＦ１およびＤ−ＦＦ２は、書込選択信号Ｇａｔｅ０の供給時に最前段のＤ−ＦＦ１の入力がデータ信号線Ｌ１と電気的に接続されるように、縦続接続されている。
【選択図】図１

Description

本発明は、メモリ機能を有する表示装置、およびそれを備える電子機器に関するものであり、特に、高開口率で画素サイズを小さくする技術に関するものである。

近年、画素数の増加に伴い、携帯電話などに使用されるディスプレイの消費電力の増加が問題になっている。そこで、画素内に１ビットまたは多ビットラッチ回路によって画像データを保持することで、特に静止画像時にアクティブマトリクスの駆動回路を常時動作させることなく、低消費電力を実現する表示方法が提案されている。

上記表示方法としては、２値データのみ保持するラッチ回路のデータから多階調を表示するために、大きく分けて２つの方法が提案されている。１つ目は、１画素を複数のサブ画素に分割して各ビットの重みをサブ画素の大きさで表現し、多階調出力する方法である（例えば、特許文献１参照）。特許文献１に記載の表示装置では、図１１に示すように、画素１００は、表示領域１０３が複数のサブ画素１０１Ａ〜１０１Ｅに分割されているとともに、メモリに保持したデータに応じて駆動する画素回路１０２Ａ〜１０２Ｅがサブ画素１０１Ａ〜１０１Ｅに対応して設けられた構成を有している。

２つ目は、１画素を各ビットの重みに応じて時分割駆動し、多階調出力する方法である（例えば、特許文献２参照）。次いで、図１２を参照しながら、特許文献２に記載の画像表示装置について簡単に説明する。

図１２は、特許文献２に記載の画像表示装置の画素１１０の構成を示す回路図である。

図１２に示すように、画素１１０内には、制御信号に従って、画像データを取得し保持するとともに、該画像データを読み出して液晶セル１１２へ信号を印加させる画素回路１１１が設けられている。画素回路１１１には、画像データをデジタル保持するメモリ（主にＳＲＡＭによるラッチ１１３）が、ビット数分（図では２ビット分）形成されている。書込選択ライン１１４に供給する信号でタイミング制御しつつ、信号線１１５からの各ビットデータが、書込制御トランジスタ１１６を通して、ラッチ１１３へ保存される。

一方、読出選択ライン１１７に供給する信号によって読出制御トランジスタ１１８・１１９を制御し、ラッチ１１３の保持データ（２値、ＡとＢ）でスイッチ回路１２０・１２１を制御することによって、ＶＣＯＭ同相または逆相の信号が液晶セル１１２へ印加される。このとき、上位ビット程、長時間選択し、下位ビット程、ビットの重みに合わせて短時間選択するように時分割駆動する。これにより、画素１１０内に構成された多ビットのラッチ１１３によって、多階調表示を行うことが可能となっている。

特開２００５−１４８４２４号公報（平成１７年６月９日公開） 特開２００７−１４７９３２号公報（平成１９年６月１４日公開）

しかしながら、上記従来の表示方法すなわち表示装置（画像表示装置）では、高開口率で画素サイズを小さくすることが困難であるという問題点を有している。

つまりは、特許文献１に記載の表示装置のように多階調出力する場合、最下位ビットの最も面積が小さいサブ画素（図１１中のサブ画素１０１Ａ）の加工精度と、階調数とによって画素サイズが決定してしまう。

また、特許文献２に記載の画像表示装置のように多階調出力する場合、信号線１１５、ＶＤＤ電源ライン、ＶＳＳ電源ライン、ＶＣＯＭ同相ライン、並びにＶＣＯＭ逆相ラインの他に、ビット毎に、画像データの書き込みおよび読み出しを制御するための書込選択ライン１１４および読出選択ライン１１７が必要となる。

このため、ｎビットの１つの画素１１０に接続するライン数は計２ｎ＋５本必要となり、画素１１０を小さくすることができない。このことは、ビット数が高くなるほど顕著になり、多ビット化した場合はアクティブマトリクスの駆動回路への接続本数が増大し、開口率をさらに低下させるため、画素１１０を小さくすることが一層困難となる。

さらに、時分割するためのタイミングジェネレータが複雑化する上に、画像を表示する際に読出選択ライン１１７を随時駆動する必要があるため、消費電力が上昇するという問題もある。

本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、高開口率で画素サイズを小さくすることができる表示装置、およびそれを備える電子機器を提供することにある。

本発明の表示装置は、上記課題を解決するために、１ビットのデータを保持する１ビットメモリ回路をＮ個（Ｎ：２以上の整数）有する画素と、画像データがＮビットのシリアルデータとして供給されるデータ信号線と、上記画素の各１ビットメモリ回路と上記データ信号線とを電気的に接続するための書込信号が供給される書込走査信号線と、上記画素の各１ビットメモリ回路にそれぞれ書き込まれた各ビットデータを読み出すための読出信号が供給される読出走査信号線とを備える表示装置であって、クロック信号が供給されるクロック信号線を備え、上記１ビットメモリ回路は、上記書込信号が供給されているときに上記クロック信号のタイミングに基づいて、入力データを取得して保持するＤ型フリップフロップであり、上記各Ｄ型フリップフロップは、上記書込信号が供給されているときに最前段のＤ型フリップフロップの入力が上記データ信号線と電気的に接続されるように、縦続接続されていることを特徴としている。

上記の構成によれば、クロック信号に基づいて、最前段のＤ型フリップフロップは、データ信号線からシリアルデータを随時取得し保持するとともに、その他のＤ型フリップフロップは、１つ前のＤ型フリップフロップから保持されていたデータを随時取得し保持する。それゆえ、書込信号が供給されているときにＮ個のクロック信号が所定のタイミングで供給されることによって、データ信号線に供給されているシリアルデータが、各Ｄ型フリップフロップに１ビットずつ保持される。

よって、各Ｄ型フリップフロップへのシリアルデータの書き込みは、クロック信号で制御することが可能となるので、各Ｄ型フリップフロップへシリアルデータを送るタイミングを制御するために、書込走査信号線をＤ型フリップフロップ毎に設ける必要がない。

したがって、書込走査信号線を、ビット数に関わらず、１画素当り１本とすることが可能となり、１画素当りの信号線数を減少させることが可能となる。それゆえ、高開口率で画素サイズを小さくすることが可能となる。

なお、Ｄ型フリップフロップを用いるときのトランジスタ数の増加を抑制するために、本発明の表示装置は、上記Ｄ型フリップフロップのサンプル部は、キャパシタを用いてデータを保持するように構成されていることが望ましい。

また、本発明の表示装置は、上記Ｄ型フリップフロップ毎に設けられ、該Ｄ型フリップフロップが保持するデータのビットの重みに応じたキャパシタンスを有するキャパシタをさらに備え、上記各キャパシタは、一方の端子が、液晶容量に電圧を印加するための画素電極に接続されているとともに、他方の端子には、上記読出信号が供給されているときに、対応する上記Ｄ型フリップフロップの保持するデータに応じた電圧が印加されることが好ましい。

上記の構成によれば、各キャパシタによってＤＡ変換された、シリアルデータに基づく出力が画素電極に供給される。よって、読出走査信号線を、反転信号ライン１本とすることが可能となり、１画素当りの信号線数をさらに削減することが可能となる。また、低フレームレートとすることが可能であり、低消費電力化が可能である。

さらに、本発明の表示装置は、上記各Ｄ型フリップフロップに用いる高側参照電源および低側参照電源は、上記画素電極の出力に設定された最大値および最小値に合わせて設定されていることが好ましい。

上記の構成によれば、画素電極の電位振幅を、この差分内で調整することが可能となる。さらには、各Ｄ型フリップフロップの出力が画素信号値となるので、余分にＶＣＯＭ同相信号やＶＣＯＭ逆相信号を用意する必要が無い。その結果、１画素当りの信号線数が、ビット数によらず６本となり、多階調とした際の高精細化の困難を解決することが可能となる。

また、本発明の表示装置は、上記画素電極は、抵抗を介して参照電位に接続されていることが好ましい。これにより、所望の信号中心電位を中心に画素電極の電位を変化させることが可能となる。

また、本発明の表示装置は、一方の端子が上記画素電極に接続され、他方の端子が上記各Ｄ型フリップフロップに用いる低側参照電源に接続される調整用キャパシタをさらに備えることが好ましい。これにより、調整用キャパシタのキャパシタンスを変更することで、画素電極の信号振幅を調整することが可能となる。

本発明の電子機器は、上記課題を解決するために、上記表示装置をディスプレイとして備えていることを特徴としている。

上記の構成によれば、高開口率で画素サイズを小さくすることが可能な表示装置を備えることにより、高画質で画像を表示することができる電子機器を提供することが可能となる。

以上のように、本発明の表示装置は、１ビットのデータを保持する１ビットメモリ回路をＮ個（Ｎ：２以上の整数）有する画素と、画像データがＮビットのシリアルデータとして供給されるデータ信号線と、上記画素の各１ビットメモリ回路と上記データ信号線とを電気的に接続するための書込信号が供給される書込走査信号線と、上記画素の各１ビットメモリ回路にそれぞれ書き込まれた各ビットデータを読み出すための読出信号が供給される読出走査信号線とを備える表示装置であって、クロック信号が供給されるクロック信号線を備え、上記１ビットメモリ回路は、上記書込信号が供給されているときに上記クロック信号のタイミングに基づいて、入力データを取得して保持するＤ型フリップフロップであり、上記各Ｄ型フリップフロップは、上記書込信号が供給されているときに最前段のＤ型フリップフロップの入力が上記データ信号線と電気的に接続されるように、縦続接続されている構成である。

それゆえ、書込信号が供給されているときにＮ個のクロック信号が所定のタイミングで供給されることによって、データ信号線に供給されているシリアルデータが、各Ｄ型フリップフロップに１ビットずつ保持されることにより、各Ｄ型フリップフロップへのシリアルデータの書き込みは、クロック信号で制御することが可能となる。よって、各Ｄ型フリップフロップへシリアルデータを送るタイミングを制御するために、書込走査信号線をＤ型フリップフロップ毎に設ける必要がない。

したがって、書込走査信号線を、ビット数に関わらず、１画素当り１本とすることが可能となり、１画素当りの信号線数を減少させることが可能となる。それゆえ、高開口率で画素サイズを小さくすることができるという効果を奏する。

本発明における表示装置の実施の一形態を示すものであり、画素の構成を示す回路図である。 上記画素を駆動しているときの各信号の波形を示すタイミングチャートである。 上記表示装置の全体構成を示すブロック図である。 上記画素に構成されるＤ−ＦＦの一構成例を示す回路図である。 上記画素に構成されるＤ−ＦＦの他の構成例を示す回路図である。 上記画素に構成されるＤ−ＦＦのさらに他の構成例を示す回路図である。 本発明における表示装置の他の実施の形態を示すものであり、画素の構成を示す回路図である。 上記画素を駆動しているときの各信号の波形を示すタイミングチャートである。 Ｎビットのデータを、Ｎ個のキャパシタによりＤＡ変換する様子を示す回路図である。 上記画素における画素電極の電位変化を示す図である。 従来の表示装置の画素の構成を示す平面図である。 従来の別の表示装置の画素の構成を示す回路図である。

〔実施の形態１〕
本発明の一実施形態について図面に基づいて説明すれば、以下の通りである。

図３は、本実施の形態の液晶表示装置２１の一構成例を示すブロック図である。

液晶表示装置２１（表示装置）は、例えば携帯電話などの携帯端末（電子機器）に搭載されているディスプレイデバイスであり、図３に示すように、表示パネル２１ａ、およびフレキシブルプリント基板（ＦＰＣ）２１ｂを備えている。

フレキシブルプリント基板２１ｂは、アプリケーションプロセッサなどのＣＰＵに制御される３線のシリアルインタフェースバスI/F BUSを通したシリアル伝送によって、シリアルデータＳＩ、シリアルチップセレクト信号ＳＣＳ、および、シリアルクロックＳＣＬＫを受け、これらをＦＰＣ端子２１ｃを通して表示パネル２１ａに供給する。このシリアル伝送は、マイクロコントローラなど他の制御手段によって制御されてもよい。また、フレキシブルプリント基板２１ｂは、外部から供給される高側電源ＶＤＤ、および、低側電源ＶＳＳを、ＦＰＣ端子２１ｃを通して表示パネル２１ａに供給する。

表示パネル２１ａは、各種回路がモノリシックに作り込まれたものであり、アクティブエリア２２、バイナリドライバ２３、ゲートドライバ２４、タイミングジェネレータおよびＩ／Ｆ部２５、並びに、Ｖｃｏｍドライバ２６を備えている。バイナリドライバ２３、ゲートドライバ２４、タイミングジェネレータおよびＩ／Ｆ部２５、および、Ｖｃｏｍドライバ２６は、表示ドライバを構成している。

アクティブエリア２２は、ＲＧＢの画素１０が、ｎ×ＲＧＢ×ｋ（ｎ，ｋ：正の整数）のマトリクス状に配置された領域である。各画素１０は、詳細には後述するように、供給された画像データ（表示データ）を保持するメモリ（画素メモリ）を有するように構成されている。

バイナリドライバ２３は、画像データをＮビット（Ｎ：２以上の整数）のデータ信号Ｄａｔａ（シリアルデータ）として、データ信号線を通してアクティブエリア２２に供給する回路であり、シフトレジスタ２３ａおよびデータラッチ２３ｂを備えている。また、バイナリドライバ２３は、タイミングジェネレータおよびＩ／Ｆ部２５から供給される信号に基づいて、クロック信号ＣＫを、クロックライン（クロック信号線）を通してアクティブエリア２２に供給する。データ信号線は、水平方向１ラインの画素１０の数に対応しており、ｎ本備えられている。クロックラインは、各画素１０にクロック信号ＣＫを供給できるように配されていればよく、垂直ライン毎に備えてもよいし、各垂直ラインに対し共通に１本（枝分かれ状を含む）備えることもできる。

ゲートドライバ２４は、アクティブエリア２２の画像データを供給すべき画素１０を、書込選択ライン（書込走査信号線）に通す書込選択信号Ｇａｔｅ０（書込信号）によって選択する。書込選択ラインは、垂直方向１ラインの画素１０の数に対応しており、ｋ本備えられている。

また、ゲートドライバ２４は、読出選択ライン（読出走査信号線）に通す読出選択信号Ｒｅａｄ１（読出信号）と、別の読出選択ラインに通す読出選択信号Ｒｅａｄ０（読出信号）とによって、画素メモリより画像データを読み出す。読出選択ラインおよび別の読出選択ラインは、各画素１０に読出選択信号Ｒｅａｄ１・Ｒｅａｄ０を供給できるように配されていればよく、水平ライン毎にそれぞれ備えてもよいし、各水平ラインに対し共通に１本（枝分かれ状を含む）ずつ備えることもできる。

タイミングジェネレータおよびＩ／Ｆ部２５は、フレキシブルプリント基板２１ｂから供給される信号を基に、バイナリドライバ２３、ゲートドライバ２４、および、Ｖｃｏｍドライバ２６に供給する信号を生成する。

Ｖｃｏｍドライバ２６は、タイミングジェネレータおよびＩ／Ｆ部２５から入力されるフレーム信号ＦＲＡＭＥと、高側電源ＶＤＤおよび低側電源ＶＳＳとから、コモン信号ＶＣＯＭ、ＶＣＯＭ同相信号、および、ＶＣＯＭ逆相信号を生成して、アクティブエリア２２に供給する。コモン信号ＶＣＯＭは、１フレームごとに正極性と負極性とが切り替わるパルス波形をなす。ＶＣＯＭ同相信号は、コモン信号ＶＣＯＭと同相のパルス波形をなす。ＶＣＯＭ逆相信号は、コモン信号ＶＣＯＭに対して位相が反転したパルス波形をなす。

次に、図１を参照しながら、アクティブエリア２２に配置された各画素１０の構成を詳細に説明する。なお、以下では、説明の便宜上、ある１つの画素１０を参照してその構成を説明するが、アクティブエリア２２に配置された各画素１０は、同一の構成を有している。

図１は、画素１０の一構成例を示す回路図である。

図１に示すように、画素１０は、Ｄ−ＦＦ（Delay flip-flop：Ｄ型フリップフロップ）１、Ｄ−ＦＦ２、スイッチ回路１１〜１５、並びに、画素電極１６を備えている。画素１０は、２ビット階調に対応するように構成されている。

Ｄ−ＦＦ１およびＤ−ＦＦ２は、１ビットのデータ（１または０）を保持する回路（１ビットメモリ回路）である。Ｄ−ＦＦ１およびＤ−ＦＦ２は、スイッチ回路１１がオンに切り替えられている間、クロックラインＬ２のクロック信号ＣＫのタイミングに基づいて、Ｄ端子の入力データをラッチする。Ｄ−ＦＦ１およびＤ−ＦＦ２は縦続接続されており（Ｄ−ＦＦ１のＱ端子はＤ−ＦＦ２のＤ端子に接続されており）、前段のＤ−ＦＦ１の出力が後段のＤ−ＦＦ２の入力となっている。

つまりは、Ｄ−ＦＦ１およびＤ−ＦＦ２は、データ信号線Ｌ１に供給される、画素１０に対する２ビットのデータ信号Ｄａｔａを、ビット毎に保持するメモリとして備えられている。Ｄ−ＦＦ１は上位ビット（２^１）のデータを保持し、Ｄ−ＦＦ２は下位ビット（２^０）のデータを保持する。

また、Ｄ−ＦＦ１およびＤ−ＦＦ２は、高側電源ＶＤＤと低側電源ＶＳＳとの間に挿入されており、「１」のデータとして、高側電源ＶＤＤに対応する高（Ｈｉｇｈ）レベルの信号を保持・出力し、「０」のデータとして、低側電源ＶＳＳに対応する低（Ｌｏｗ）レベルの信号を保持・出力する。

スイッチ回路１１は、ゲートドライバ２４から供給される書込選択信号Ｇａｔｅ０に基づいてオン／オフが切り替えられる回路であり、ＮＭＯＳトランジスタＭ１・Ｍ２並びにＰＭＯＳトランジスタＭ３により構成されている。ＮＭＯＳトランジスタＭ１は、データ信号線Ｌ１とＤ−ＦＦ１のＤ端子との間に挿入され、ゲートが書込選択ラインＬ３に接続されている。ＮＭＯＳトランジスタＭ２は、クロックラインＬ２と、Ｄ−ＦＦ１のＣＫ端子およびＤ−ＦＦ２のＣＫ端子との間に挿入され、ゲートが書込選択ラインＬ３に接続されている。ＰＭＯＳトランジスタＭ３は、Ｄ−ＦＦ１のＣＫ端子およびＤ−ＦＦ２のＣＫ端子と、低側電源ＶＳＳとの間に挿入され、ゲートが書込選択ラインＬ３に接続されている。

これにより、ゲートドライバ２４によって書込選択信号Ｇａｔｅ０が高レベルに切り替えられている間は、ＮＭＯＳトランジスタＭ１・Ｍ２はオンになるとともに、ＰＭＯＳトランジスタＭ３はオフになる（スイッチ回路１１：オン）。よって、データ信号線Ｌ１とＤ−ＦＦ１のＤ端子とが電気的に接続されるとともに、クロックラインＬ２と、Ｄ−ＦＦ１のＣＫ端子およびＤ−ＦＦ２のＣＫ端子とが電気的に接続される。

一方、ゲートドライバ２４によって書込選択信号Ｇａｔｅ０が低レベルに切り替えられている間は、ＮＭＯＳトランジスタＭ１・Ｍ２はオフになるとともに、ＰＭＯＳトランジスタＭ３はオンになる（スイッチ回路１１：オフ）。よって、データ信号線Ｌ１とＤ−ＦＦ１のＤ端子とが電気的に遮断されるとともに、Ｄ−ＦＦ１のＣＫ端子およびＤ−ＦＦ２のＣＫ端子と、低側電源ＶＳＳとが電気的に接続される。

スイッチ回路１２は、ゲートドライバ２４から供給される読出選択信号Ｒｅａｄ１に基づいてオン／オフが切り替えられる回路であり、ＮＭＯＳトランジスタＭ４・Ｍ５により構成されている。ＮＭＯＳトランジスタＭ４は、Ｄ−ＦＦ１のＱＢ端子とスイッチ回路１４・１５との間に挿入され、ゲートが読出選択ラインＬ５に接続されている。ＮＭＯＳトランジスタＭ５は、Ｄ−ＦＦ１のＱ端子とスイッチ回路１４・１５との間に挿入され、ゲートが読出選択ラインＬ５に接続されている。

これにより、ゲートドライバ２４によって読出選択信号Ｒｅａｄ１が高レベルに切り替えられている間は、ＮＭＯＳトランジスタＭ４・Ｍ５はオンになる（スイッチ回路１２：オン）。よって、Ｄ−ＦＦ１のＱ端子およびＱＢ端子と、スイッチ回路１４・１５とが電気的に接続される。

一方、ゲートドライバ２４によって読出選択信号Ｒｅａｄ１が低レベルに切り替えられている間は、ＮＭＯＳトランジスタＭ４・Ｍ５はオフになる（スイッチ回路１２：オフ）。よって、Ｄ−ＦＦ１のＱ端子およびＱＢ端子と、スイッチ回路１４・１５とが電気的に遮断される。

スイッチ回路１３は、ゲートドライバ２４から供給される読出選択信号Ｒｅａｄ０に基づいてオン／オフが切り替えられる回路であり、ＮＭＯＳトランジスタＭ６・Ｍ７により構成されている。ＮＭＯＳトランジスタＭ６は、Ｄ−ＦＦ２のＱＢ端子とスイッチ回路１４・１５との間に挿入され、ゲートが読出選択ラインＬ４に接続されている。ＮＭＯＳトランジスタＭ７は、Ｄ−ＦＦ１のＱ端子とスイッチ回路１４・１５との間に挿入され、ゲートが読出選択ラインＬ４に接続されている。

これにより、ゲートドライバ２４によって読出選択信号Ｒｅａｄ０が高レベルに切り替えられている間は、ＮＭＯＳトランジスタＭ６・Ｍ７はオンになる（スイッチ回路１３：オン）。よって、Ｄ−ＦＦ２のＱ端子およびＱＢ端子と、スイッチ回路１４・１５とが電気的に接続される。

一方、ゲートドライバ２４によって読出選択信号Ｒｅａｄ０が低レベルに切り替えられている間は、ＮＭＯＳトランジスタＭ６・Ｍ７はオフになる（スイッチ回路１３：オフ）。よって、Ｄ−ＦＦ２のＱ端子およびＱＢ端子と、スイッチ回路１４・１５とが電気的に遮断される。

スイッチ回路１４は、Ｄ−ＦＦ１およびＤ−ＦＦ２の出力信号（Ｑ，ＱＢ）に基づいてオン／オフが切り替えられるＣＭＯＳ回路であり、ＰＭＯＳトランジスタＭ８およびＮＭＯＳトランジスタＭ９により構成されている。スイッチ回路１４は、ＶＣＯＭ同相信号が供給されるＶＣＯＭ同相ラインと画素電極１６との間に挿入され、ＰＭＯＳトランジスタＭ８のゲートが、ＮＭＯＳトランジスタＭ５・Ｍ７に接続されるとともに、ＮＭＯＳトランジスタＭ９のゲートが、ＮＭＯＳトランジスタＭ４・Ｍ６に接続されている。

これにより、ＮＭＯＳトランジスタＭ４〜Ｍ７（スイッチ回路１２・１３）がオンに切り替えられている間は、Ｄ−ＦＦ１およびＤ−ＦＦ２の出力信号（Ｑ，ＱＢ）に基づいて、ＰＭＯＳトランジスタＭ８およびＮＭＯＳトランジスタＭ９が、オンまたはオフになる。オンになる場合（スイッチ回路１４：オン）、ＶＣＯＭ同相ラインと画素電極１６とが電気的に接続され、ＶＣＯＭ同相信号が画素電極１６に供給される。

一方、ＮＭＯＳトランジスタＭ４〜Ｍ７（スイッチ回路１２・１３）がオフに切り替えられている間は、ＰＭＯＳトランジスタＭ８およびＮＭＯＳトランジスタＭ９は、スイッチ回路１２・１３がオンであった直前の状態を保持する。

スイッチ回路１５は、Ｄ−ＦＦ１およびＤ−ＦＦ２の出力信号（Ｑ，ＱＢ）に基づいてオン／オフが切り替えられるＣＭＯＳ回路であり、ＰＭＯＳトランジスタＭ１０およびＮＭＯＳトランジスタＭ１１により構成されている。スイッチ回路１５は、ＶＣＯＭ逆相信号が供給されるＶＣＯＭ逆相ラインと画素電極１６との間に挿入され、ＰＭＯＳトランジスタＭ１０のゲートが、ＮＭＯＳトランジスタＭ４・Ｍ６に接続されるとともに、ＮＭＯＳトランジスタＭ１１のゲートが、ＮＭＯＳトランジスタＭ５・Ｍ７に接続されている。

これにより、ＮＭＯＳトランジスタＭ４〜Ｍ７（スイッチ回路１２・１３）がオンに切り替えられている間は、Ｄ−ＦＦ１およびＤ−ＦＦ２の出力信号（Ｑ，ＱＢ）に基づいて、ＰＭＯＳトランジスタＭ１０およびＮＭＯＳトランジスタＭ１１が、オンまたはオフになる。オンになる場合（スイッチ回路１５：オン）、ＶＣＯＭ逆相ラインと画素電極１６とが電気的に接続され、ＶＣＯＭ逆相信号が画素電極１６に供給される。

一方、ＮＭＯＳトランジスタＭ４〜Ｍ７（スイッチ回路１２・１３）がオフに切り替えられている間は、ＰＭＯＳトランジスタＭ１０およびＮＭＯＳトランジスタＭ１１は、スイッチ回路１２・１３がオンであった直前の状態を保持する。

画素電極１６は、表示すべき画像（画像データ）に応じた電圧を、液晶容量１７に印加するためのものである。液晶容量１７は、画素電極１６と、コモン信号ＶＣＯＭが印加されるコモン電極との間に構成されている。

次に、図１および図２を参照しながら、上記構成を有する画素１０の駆動方法について説明する。

図２は、画素１０を駆動しているときの各信号の波形を示すタイミングチャートである。図２に示すように、１フレーム期間に、画素１０へ画像データを書き込む期間Ｔ１と、画素１０の画像データを読み出す期間Ｔ２とが設定されている。なお、期間Ｔ１では、画像データを読み出さない。

まず、画素１０へ画像データを書き込む期間Ｔ１の画素１０の駆動方法について説明する。

期間Ｔ１では、ゲートドライバ２４は、書込選択ラインＬ３を１水平走査期間ずつ順次選択して、書込選択信号Ｇａｔｅ０を高レベルに切り替える。書込選択信号Ｇａｔｅ０が高レベルに変化している間、書込選択ラインＬ３に接続された水平方向１ラインの各画素１０では、スイッチ回路１１がオンとなり、Ｄ−ＦＦ１およびＤ−ＦＦ２に画像データが書込み可能となる。

そして、この１ライン内水平走査期間に、バイナリドライバ２３は、データ信号線Ｌ１およびクロックラインＬ２を通して、選択されている水平方向１ラインの各画素１０に対し、２ビット分のクロック信号ＣＫおよび画像データであるデータ信号Ｄａｔａを順次送信する。

具体的に説明すると、書込選択信号Ｇａｔｅ０が高レベルに変化している間、バイナリドライバ２３は、データ信号線Ｌ１を通して、２ビットのデータ信号Ｄａｔａ（デジタル信号）を、下位ビット（２^０）、上位ビット（２^１）の順で順次送信する。またこのとき、バイナリドライバ２３は、クロックラインＬ２を通して、下位ビット（２^０）のデータ信号Ｄａｔａを送信している間に１つ目のクロック信号ＣＫを送信し、上位ビット（２^１）のデータ信号Ｄａｔａを送信している間に２つ目のクロック信号ＣＫを送信する。

一方、Ｄ−ＦＦ１は、ＣＫ端子に供給される１つ目のクロック信号ＣＫの立上りのタイミングに基づいて、Ｄ端子に供給されているデータ信号Ｄａｔａ、すなわち下位ビット（２^０）のデータ信号Ｄａｔａをラッチする。

また同時に、Ｄ−ＦＦ２は、ＣＫ端子に供給される１つ目のクロック信号ＣＫの立上りのタイミングに基づいて、Ｄ端子に供給されているＤ−ＦＦ１のＱ端子の出力データをラッチする。このときのＤ−ＦＦ１のＱ端子の出力データは、前水平走査時の保持データである。

続いて、Ｄ−ＦＦ１は、ＣＫ端子に入力される２つ目のクロック信号の立上りのタイミングに基づいて、Ｄ端子に供給されているデータ信号Ｄａｔａ、すなわち上位ビット（２^１）のデータ信号Ｄａｔａをラッチする。

また同時に、Ｄ−ＦＦ２は、ＣＫ端子に入力される２つ目のクロック信号の立上りのタイミングに基づいて、Ｄ端子に供給されているＤ−ＦＦ１のＱ端子の出力データ、すなわち下位ビット（２^０）のデータをラッチする。

これにより、画素１０内部のＤ−ＦＦ１およびＤ−ＦＦ２によって、供給するクロック信号ＣＫの立上りのタイミングで、画像データが取得され保持される。Ｄ−ＦＦ１のＱ端子およびＱＢ端子は、上位ビット（２^１）のデータを保持する２^１ノードとなる。Ｄ−ＦＦ２のＱ端子およびＱＢ端子は、下位ビット（２^０）のデータを保持する２^０ノードとなる。

水平方向１ラインの他の画素１０に対して同時に画像データの書き込みを行った後、ゲートドライバ２４は、書込選択信号Ｇａｔｅ０を低レベルに切り替える。なお、図２は、水平方向１ラインの各画素１０に対し、同時に画像データの書き込みを行う場合を示しているが、画像データの書き込みは順次行ってもよい。そして、次の水平方向１ラインを選択して、画素１０内に画像データを書き込んでいく。その結果、全ての画素１０に画像データが書き込まれる。

このように、液晶表示装置２１では、画素１０内部にＤ−ＦＦ１およびＤ−ＦＦ２を持つため、クロック信号ＣＫによって画像データの書き込みを制御することが可能となる。それゆえ、図１２に示した従来の画像表示装置のように、各ビット（２^１ノード、２^０ノード）へ画像データを送るタイミングを制御するための書込選択ラインＬ３を、ビット毎に設ける必要がない。

また、液晶表示装置２１では、静止画のように画像データが変化しない場合は、書き込み操作を行わないことで、低消費電力化が可能となっている。

次いで、画素１０の画像データを読み出す期間Ｔ２の画素１０の駆動方法について説明する。

期間Ｔ２では、ゲートドライバ２４は、読出選択ラインＬ４・Ｌ５をビットの重みに合わせたタイミングで走査し、ＶＣＯＭ同相信号・ＶＣＯＭ逆相信号をビットの重みに合わせて選択する。ここでは、２ビットであるので、ゲートドライバ２４によって、読出選択ラインＬ４・Ｌ５を走査し、上位ビット（２^１）のデータを２／３フレーム期間、下位ビット（２^０）のデータを１／３フレーム期間、スイッチ回路１４・１５に送信する。

読出選択信号Ｒｅａｄ０・Ｒｅａｄ１が高レベルに変化している間、読出選択ラインＬ４・Ｌ５に接続された水平方向１ラインの各画素１０では、スイッチ回路１２・１３がオンとなり、Ｄ−ＦＦ１およびＤ−ＦＦ２の保持データを読み出すことが可能となる。読み出したデータに応じてスイッチ回路１４・１５がオンまたはオフとなり、画素電極１６に、ＶＣＯＭ同相信号またはＶＣＯＭ逆相信号が供給される。

具体的に説明すると、まず、ゲートドライバ２４は、読出選択信号Ｒｅａｄ１を高レベルに切り替える。読出選択信号Ｒｅａｄ１が高レベルに変化している間、スイッチ回路１２がオンになり、上位ビット（２^１）のデータ（Ｄ―ＦＦ１の保持データ（Ｑ，ＱＢ））がスイッチ回路１４・１５に供給される。これにより、上位ビット（２^１）のデータに応じて、スイッチ回路１４・１５のいずれか一方がオンとなる。スイッチ回路１４がオンとなる場合はＶＣＯＭ同相信号が、スイッチ回路１５がオンとなる場合はＶＣＯＭ逆相信号が、画素電極１６に供給される。

例えば、読出選択信号Ｒｅａｄ１の走査時に、上位ビット（２^１）のデータが（Ｄ−ＦＦ１：Ｑ＝１、ＱＢ＝０）の場合、スイッチ回路１５がオンとなり、ＶＣＯＭ逆相信号が画素電極１６に供給される。よって、２／３フレーム期間、液晶容量１７には高い信号レベルが印加される。

続いて、２／３フレーム期間経過後、ゲートドライバ２４は、読出選択信号Ｒｅａｄ１を低レベルに切り替えるとともに、読出選択信号Ｒｅａｄ０を高レベルに切り替える。読出選択信号Ｒｅａｄ０が高レベルに変化している間、スイッチ回路１３がオンとなり、下位ビット（２^０）のデータ（Ｄ―ＦＦ２の保持データ（Ｑ，ＱＢ））がスイッチ回路１４・１５に供給される。これにより、下位ビット（２^０）のデータに応じて、スイッチ回路１４・１５のいずれか一方がオンとなる。スイッチ回路１４がオンとなる場合はＶＣＯＭ同相信号が、スイッチ回路１５がオンとなる場合はＶＣＯＭ逆相信号が、画素電極１６に供給される。

例えば、読出選択信号Ｒｅａｄ０の走査時に、下位ビット（２^０）が（Ｄ−ＦＦ２：Ｑ＝０、ＱＢ＝１）の場合、スイッチ回路１４がオンとなり、ＶＣＯＭ同相信号が画素電極１６に供給される。よって、１／３フレーム期間、液晶容量１７には低い信号レベルが印加される。なお、図２のように下位ビット（２^０）を表示する１／３フレーム期間に読出選択信号Ｒｅａｄ０・Ｒｅａｄ１を低レベルに切り替え、スイッチ回路１２・１３を遮断した上で、Ｄ−ＦＦ１・Ｄ−ＦＦ２へのデータ書込みを行っている。

このように、画素１０において２^１ノードおよび２^０ノードに保持されているデータを、読出選択信号Ｒｅａｄ０・Ｒｅａｄ１が高レベルになる時間に重みをつけて、時分割駆動により読み出すことによって、画像データを２ビット階調で表現することが可能となる。なお、読出選択ラインＬ４・Ｌ５が共通に設けられている場合、読出選択信号Ｒｅａｄ０・Ｒｅａｄ１によって、期間Ｔ２で全ての画素１０に同時に同じ電位を与えることが可能である。

以上のように、本実施の形態の液晶表示装置２１は、Ｄ−ＦＦ１およびＤ−ＦＦ２を有する画素１０と、画像データが２ビットのデータ信号Ｄａｔａとして供給されるデータ信号線Ｌ１と、クロック信号ＣＫが供給されるクロックラインＬ２と、Ｄ−ＦＦ１およびＤ−ＦＦ２とデータ信号線Ｌ１とを電気的に接続するための書込選択信号Ｇａｔｅ０が供給される書込選択ラインＬ３と、Ｄ−ＦＦ１およびＤ−ＦＦ２にそれぞれ書き込まれた各ビットデータを読み出すための読出選択信号Ｒｅａｄ０・Ｒｅａｄ１が供給される読出選択ラインＬ４・Ｌ５とを備え、Ｄ−ＦＦ１およびＤ−ＦＦ２は、書込選択信号Ｇａｔｅ０が供給されているときにクロック信号ＣＫのタイミングに基づいて、Ｄ端子の入力データを取得して保持するとともに、書込選択信号Ｇａｔｅ０が供給されているときに最前段のＤ−ＦＦ１のＤ端子がデータ信号線Ｌ１と電気的に接続されるように、縦続接続されている構成である。

これにより、クロック信号ＣＫに基づいて、Ｄ−ＦＦ１は、データ信号線Ｌ１からデータ信号Ｄａｔａを随時取得し保持するとともに、Ｄ−ＦＦ２は、Ｄ−ＦＦ１からデータ信号Ｄａｔａを随時取得し保持する。それゆえ、書込選択信号Ｇａｔｅ０が供給されているときに２個のクロック信号ＣＫが所定のタイミングで供給されることによって、データ信号線Ｌ１に供給されている２ビットのデータ信号Ｄａｔａが、Ｄ−ＦＦ１およびＤ−ＦＦ２に１ビットずつ保持される。

よって、Ｄ−ＦＦ１およびＤ−ＦＦ２へのデータ信号Ｄａｔａの書き込みは、クロック信号ＣＫで制御することが可能となるので、Ｄ−ＦＦ１およびＤ−ＦＦ２へデータ信号Ｄａｔａを送るタイミングを制御するために、書込選択ラインＬ３をＤ−ＦＦ１およびＤ−ＦＦ２毎に設ける必要がない。

したがって、書込選択ラインＬ３を、ビット数に関わらず、１画素当り１本とすることが可能となり、１画素当りの信号線数を減少させることが可能となる。それゆえ、高開口率で画素サイズを小さくすることが可能となる。

液晶表示装置２１では、１つの画素１０に、２ビットのデータを保持する場合、縦方向のデータ信号線Ｌ１およびクロックラインＬ２と、横方向の書込選択ラインＬ３並びに読出選択ラインＬ４・Ｌ５との他、ＶＣＯＭ同相ライン、ＶＣＯＭ逆相ライン、高側電源ＶＤＤを供給する電源ライン、および、低側電源ＶＳＳを供給する電源ラインの計９本の信号線が接続される。

なお、上述した液晶表示装置２１では、画素１０が２ビット階調に対応するように構成されている場合について説明したが、これに限らず、画素１０は、Ｎビット階調（Ｎ：２以上の整数）に対応するように構成することができる。

この場合、画素１０には、Ｄ−ＦＦをビット数分備え、各Ｄ−ＦＦは、書込選択信号Ｇａｔｅ０が供給されているときに最前段のＤ−ＦＦの入力（Ｄ端子）がデータ信号線Ｌ１と電気的に接続されるように、縦続接続されている構成とすればよい。

また、１つの画素１０に対し、Ｎビットの階調を保持する場合、計Ｎ＋７本の信号線が必要となっている。これに対し、例えば、図１２に示した従来の画像表示装置では、１つの画素１１０に対し、Ｎビットの階調を保持する場合、計２Ｎ＋５本の信号線が必要となっている。

それゆえ、液晶表示装置２１では、２ビットよりも細かい階調を画素１０に保持する場合、従来と比較して、１画素に接続する信号線数を削減することが可能となる。よって、ビット数が高い場合であっても、画素１０を小さくすることが可能となっている。

加えて、１水平ラインあたりの書込選択ラインを１本としたことで、アクティブエリア２２外から画素１０までの配線負荷を低減することが可能となり、画像データ書き込み時の低消費電力化が可能となる。

〔実施の形態２〕
上述した液晶表示装置２１では、画素１０にＤ−ＦＦをビット数分設けることによって、画像データの保持を行っている。ところが、Ｄ−ＦＦを用いる場合、一般的な単純ラッチ（ＳＲＡＭ）を用いた構成と比べて、１ビット当りのトランジスタ数が増加する。

図４は、一般的なＤ−ＦＦ１ａの構成を示す回路図である。図４に示すように、Ｄ−ＦＦ１ａは、スイッチ回路３１〜３４、並びに、インバータ回路３５〜３８を備えている。

スイッチ回路３１〜３４は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタからなるＣＭＯＳスイッチ回路であり、クロック信号ＣＫおよびクロック信号ＣＫの反転信号に応じてオン／オフが切り替えられる。インバータ回路３５〜３８は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタからなるＣＭＯＳインバータ回路であり、入力信号の反転信号を出力する。スイッチ回路３１・３２、並びに、インバータ回路３５・３６により、サンプル部３０ａが構成されている。

それゆえ、Ｄ−ＦＦ１ａは、計１６個のトランジスタで構成されている。また、この構成によれば、クロック信号の反転信号が必要であるため、さらにインバータ回路が必要となっている。

本実施の形態の液晶表示装置は、この点を改善するために、トランジスタ数を削減したＤ−ＦＦを備えるものである。これにより、Ｄ−ＦＦを用いるときのトランジスタ数の増加を抑制することが可能となっている。なお、本実施の形態の液晶表示装置は、Ｄ−ＦＦ以外は、前記実施の形態１の液晶表示装置２１と同一の構成を有する。

図５は、本実施の形態のＤ−ＦＦ１ｂの一構成例を示す回路図である。図５に示すように、Ｄ−ＦＦ１ｂは、スイッチ回路３１・３３・３４、インバータ回路３７・３８、並びに、キャパシタ３９を備えている。Ｄ−ＦＦ１ｂのサンプル部３０ｂは、スイッチ回路３１・３３、並びにキャパシタ３９により構成されている。

Ｄ−ＦＦ１ｂでは、Ｄ端子からＱ端子までの間に、Ｄ端子側から順に、スイッチ回路３１・３３、インバータ回路３７が挿入されている。キャパシタ３９は、スイッチ回路３１とスイッチ回路３３との間の経路上の一点と、低側電源ＶＳＳとの間に挿入されている。また、インバータ回路３８が、インバータ回路３７の出力からＱＢ端子までの間に挿入されている。スイッチ回路３４が、インバータ回路３８の出力からインバータ回路３７の入力までの間に挿入されている。

よって、Ｄ−ＦＦ１ｂは、計１０個のトランジスタで構成されており、Ｄ−ＦＦ１ａと比較して、素子数が低減されている。これは、Ｄ−ＦＦ１ｂは、初段サンプルメモリであるサンプル部３０ｂが、ＳＲＡＭでなく、キャパシタ３９を用いてデータを保持（蓄積）するＤＲＡＭとして構成されているためである。

また、さらに望ましくは、Ｄ−ＦＦ１ｂにおいてスイッチ回路３１・３３・３４を単一のトランジスタに置き換えた、図６に示すＤ−ＦＦ１ｃを備えてもよい。

図６は、Ｄ−ＦＦ１ｃの一構成例を示す回路図である。図６に示すように、Ｄ−ＦＦ１ｃは、ＰＭＯＳトランジスタ３１ａ、ＮＭＯＳトランジスタ３３ａ、ＰＭＯＳトランジスタ３４ａ、インバータ回路３７・３８、並びに、キャパシタ３９を備えている。

この構成によれば、クロック信号ＣＫの反転信号は不要となり、さらに、Ｄ−ＦＦ１ｃは計７個のトランジスタで構成されているので、トランジスタ数の増加の抑制に大きく寄与することが可能となる。特に、ビット数が高いほど、トランジスタ数の増大を防ぐことが可能となる。

〔実施の形態３〕
本発明の他の実施の形態について図面に基づいて説明する。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１，２と同じである。また、説明の便宜上、前記の実施の形態１，２の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。

本実施の形態の液晶表示装置（表示装置）は、前記実施の形態１の液晶表示装置２１の構成のうち、画素１０に替えて、画素４０を備えている。また、本実施の形態の液晶表示装置は、画素４０を備えることで、前記実施の形態１の液晶表示装置２１と比較して、１画素当りに必要な信号線数が削減されている。なお、以下では、説明の便宜上、ある１つの画素４０を参照してその構成を説明するが、アクティブエリア２２に配置された各画素４０は、同一の構成を有している。

図７は、画素４０の一構成例を示す回路図である。

図７に示すように、画素４０は、Ｄ−ＦＦ１、Ｄ−ＦＦ２、スイッチ回路１１・４１〜４４、キャパシタ４５〜４７、並びに、画素電極１６を備えている。画素４０は、２ビット階調に対応するように構成されているが、勿論２ビットに限るものではない。

Ｄ−ＦＦ１およびＤ−ＦＦ２は、高側参照電源Ｖｒｅｆと低側参照電源Ｖｒｅｆ＿ｌとの間に挿入されている。これにより、Ｄ−ＦＦ１およびＤ−ＦＦ２は、「１」のデータとして、高側参照電源Ｖｒｅｆに対応する高レベルの信号を保持・出力し、「０」のデータとして、低側参照電源Ｖｒｅｆ＿ｌに対応する低レベルの信号を保持・出力する。

スイッチ回路４１は、ゲートドライバ２４から供給される書込選択信号Ｇａｔｅ０に基づいてオン／オフが切り替えられる回路であり、ＰＭＯＳトランジスタＭ１４・Ｍ１５により構成されている。ＰＭＯＳトランジスタＭ１４は、Ｄ−ＦＦ１のＱＢ端子とスイッチ回路４３（ＮＭＯＳトランジスタＭ１８）との間に挿入され、ゲートが書込選択ラインＬ３に接続されている。ＰＭＯＳトランジスタＭ１５は、Ｄ−ＦＦ１のＱ端子とスイッチ回路４３（ＰＭＯＳトランジスタＭ１９）との間に挿入され、ゲートが書込選択ラインＬ３に接続されている。

これにより、ゲートドライバ２４によって書込選択信号Ｇａｔｅ０が低レベルに切り替えられている間は、ＰＭＯＳトランジスタＭ１４・Ｍ１５はオンになる（スイッチ回路４１：オン）。よって、Ｄ−ＦＦ１のＱ端子およびＱＢ端子と、スイッチ回路４３とが電気的に接続される。

一方、ゲートドライバ２４によって書込選択信号Ｇａｔｅ０が高レベルに切り替えられている間は、ＰＭＯＳトランジスタＭ１４・Ｍ１５はオフになる（スイッチ回路４１：オフ）。よって、Ｄ−ＦＦ１のＱ端子およびＱＢ端子と、スイッチ回路４３とが電気的に遮断される。

スイッチ回路４２は、ゲートドライバ２４から供給される書込選択信号Ｇａｔｅ０に基づいてオン／オフが切り替えられる回路であり、ＰＭＯＳトランジスタＭ１６・Ｍ１７により構成されている。ＰＭＯＳトランジスタＭ１６は、Ｄ−ＦＦ２のＱＢ端子とスイッチ回路４４（ＮＭＯＳトランジスタＭ２０）との間に挿入され、ゲートが書込選択ラインＬ３に接続されている。ＰＭＯＳトランジスタＭ１７は、Ｄ−ＦＦ２のＱ端子とスイッチ回路４４（ＰＭＯＳトランジスタＭ２１）との間に挿入され、ゲートが書込選択ラインＬ３に接続されている。

これにより、ゲートドライバ２４によって書込選択信号Ｇａｔｅ０が低レベルに切り替えられている間は、ＰＭＯＳトランジスタＭ１６・Ｍ１７はオンになる（スイッチ回路４２：オン）。よって、Ｄ−ＦＦ２のＱ端子およびＱＢ端子と、スイッチ回路４４とが電気的に接続される。

一方、ゲートドライバ２４によって書込選択信号Ｇａｔｅ０が高レベルに切り替えられている間は、ＰＭＯＳトランジスタＭ１６・Ｍ１７はオフになる（スイッチ回路４２：オフ）。よって、Ｄ−ＦＦ２のＱ端子およびＱＢ端子と、スイッチ回路４４とが電気的に遮断される。

スイッチ回路４３は、ゲートドライバ２４から供給される読出選択信号Ｒｅａｄ０に基づいてオン／オフが切り替えられる回路であり、ＮＭＯＳトランジスタＭ１８およびＰＭＯＳトランジスタＭ１９により構成されている。ＮＭＯＳトランジスタＭ１８は、スイッチ回路４１（ＰＭＯＳトランジスタＭ１４）とキャパシタ４５との間に挿入され、ゲートが読出選択ラインＬ４に接続されている。ＰＭＯＳトランジスタＭ１９は、スイッチ回路４１（ＰＭＯＳトランジスタＭ１５）とキャパシタ４５との間に挿入され、ゲートが読出選択ラインＬ４に接続されている。

これにより、スイッチ回路４１がオンに切り替えられているとともに、ゲートドライバ２４によって読出選択信号Ｒｅａｄ０が高レベルに切り替えられている間は、ＮＭＯＳトランジスタＭ１８はオンになり、ＰＭＯＳトランジスタＭ１９はオフになる。よって、Ｄ−ＦＦ１のＱＢ端子とキャパシタ４５とが電気的に接続される。

一方、スイッチ回路４１がオンに切り替えられているとともに、ゲートドライバ２４によって読出選択信号Ｒｅａｄ０が低レベルに切り替えられている間は、ＮＭＯＳトランジスタＭ１８はオフになり、ＰＭＯＳトランジスタＭ１９はオンになる。よって、Ｄ−ＦＦ１のＱ端子とキャパシタ４５とが電気的に接続される。

スイッチ回路４４は、ゲートドライバ２４から供給される読出選択信号Ｒｅａｄ０に基づいてオン／オフが切り替えられる回路であり、ＮＭＯＳトランジスタＭ２０およびＰＭＯＳトランジスタＭ２１により構成されている。ＮＭＯＳトランジスタＭ２０は、スイッチ回路４２（ＰＭＯＳトランジスタＭ１６）とキャパシタ４６との間に挿入され、ゲートが読出選択ラインＬ４に接続されている。ＰＭＯＳトランジスタＭ２１は、スイッチ回路４２（ＰＭＯＳトランジスタＭ１７）とキャパシタ４６との間に挿入され、ゲートが読出選択ラインＬ４に接続されている。

これにより、スイッチ回路４２がオンに切り替えられているとともに、ゲートドライバ２４によって読出選択信号Ｒｅａｄ０が高レベルに切り替えられている間は、ＮＭＯＳトランジスタＭ２０はオンになり、ＰＭＯＳトランジスタＭ２１はオフになる。よって、Ｄ−ＦＦ２のＱＢ端子とキャパシタ４６とが電気的に接続される。

一方、スイッチ回路４２がオンに切り替えられているとともに、ゲートドライバ２４によって読出選択信号Ｒｅａｄ０が低レベルに切り替えられている間は、ＮＭＯＳトランジスタＭ２０はオフになり、ＰＭＯＳトランジスタＭ２１はオンになる。よって、Ｄ−ＦＦ２のＱ端子とキャパシタ４６とが電気的に接続される。

キャパシタ４５は、上位ビット（２^１）のデータを入力するように構成されており、スイッチ回路４１・４３に構成されるトランジスタが全て導通状態のとき、Ｄ−ＦＦ１のＱ端子およびＱＢ端子に電気的に接続される。キャパシタ４５は、キャパシタンス２Ｃを有しており、一方の端子が、スイッチ回路４３に接続されるとともに、他方の端子が、画素電極１６に接続されている。

キャパシタ４６は、下位ビット（２^０）のデータを入力するように構成されており、スイッチ回路４２・４４に構成されるトランジスタが全て導通状態のとき、Ｄ−ＦＦ２のＱ端子およびＱＢ端子に電気的に接続される。キャパシタ４６は、キャパシタンスＣを有しており、一方の端子が、スイッチ回路４４に接続されるとともに、他方の端子が、画素電極１６に接続されている。

キャパシタ４７（調整用キャパシタ）は、キャパシタンスＣ’を有しており、一方の端子が、低側参照電源Ｖｒｅｆ＿ｌに接続されるとともに、他方の端子が、画素電極１６に接続されている。キャパシタンスＣ’は、例えばキャパシタンスＣとすることができ、任意に設定することができる。

なお、キャパシタ４５〜４７によって、画素４０内に保持された各ビットデータがＤＡ変換され、その変換により生成された出力が画素電極１６に供給することになる。キャパシタ４５・４６は、各ビットの重みによってキャパシタンスが変化させられている。このキャパシタ４５〜４７によるＤＡ変換については、詳細に後述する。

次に、図７および図８を参照しながら、上記構成を有する画素４０の駆動方法について説明する。

図８は、画素４０を駆動しているときの各信号の波形を示すタイミングチャートである。

画素４０への画像データの書き込みは、前記実施の形態１で説明した画素１０への画像データの書き込みと同様に行う。なお、画素４０では、書込選択信号Ｇａｔｅ０が高レベルに変化している間は、スイッチ回路４１・４２はオフになっている。

画像データの書き込みが終了し、書込選択信号Ｇａｔｅ０が低レベルになると（書込選択ラインＬ３の電位が下がると）、スイッチ回路４１・４２がオンになる。このようにスイッチ回路４１・４２がオン状態のときに、画素４０の画像データの読み出しを行う。

読み出し期間では、ゲートドライバ２４は、読出選択ラインＬ４を１フレーム期間ずつ反転する。ゲートドライバ２４は、読出選択ラインＬ４を通して、反転信号である読出選択信号Ｒｅａｄ０を出力する。読出選択信号Ｒｅａｄ０（反転信号）の信号レベルに応じて、ＮＭＯＳトランジスタＭ１８・Ｍ２０、並びに、ＰＭＯＳトランジスタＭ１９・Ｍ２１が、オンまたはオフとなることにより、画素４０の保持データ（Ｑ，ＱＢ）が、キャパシタ４５・４６の片方の電極へ送信される。その結果、保持データ（Ｑ，ＱＢ）に基づきＤＡ変換された信号が、画素電極１６に供給される。

例えば、読出選択信号Ｒｅａｄ０が低レベルに変換している間（反転信号：オフ）、ＰＭＯＳトランジスタＭ１９・Ｍ２１がオンとなり、ＮＭＯＳトランジスタＭ１８・Ｍ２０がオフとなる。これにより、Ｄ−ＦＦ１およびＤ−ＦＦ２の各ビットデータのうち、Ｑ端子のデータ（データに応じた電圧）が、信号Ｖ１・Ｖ０としてキャパシタ４５・４６にそれぞれ印加される（Ｑによる正出力）。その結果、キャパシタ４５〜４７によるＤＡ変換によって、上記Ｑ端子のデータに基づく信号が画素電極１６に供給される。

一方、読出選択信号Ｒｅａｄ０が高レベルに変換している間（反転信号：オン）、ＮＭＯＳトランジスタＭ１８・Ｍ２０がオンとなり、ＰＭＯＳトランジスタＭ１９・Ｍ２１がオフとなる。これにより、Ｄ−ＦＦ１およびＤ−ＦＦ２の各ビットデータのうち、ＱＢ端子のデータ（データに応じた電圧）が、信号Ｖ１・Ｖ０としてキャパシタ４５・４６にそれぞれ印加される（ＱＢによる反転出力）。その結果、キャパシタ４５〜４７によるＤＡ変換によって、上記ＱＢ端子のデータに基づく信号が画素電極１６に供給される。

ここで、図９を参照しながら、キャパシタ４５〜４７によるＤＡ変換について説明する。

図９は、Ｎビットのデータを、Ｎ個のキャパシタによりＤＡ変換する様子を示す回路図である。図９に示すように、ＮビットのデータのＤＡ変換を行う場合、Ｎ個のキャパシタ５１−ｎ、…、５１−２、５１−１と、キャパシタ５２とが備えられる。

キャパシタ５１−ｎ、…、５１−２、５１−１は、一方の端子が画素電極１６に接続されるとともに、他方の端子には信号Ｖ_Ｎ−１、…、Ｖ_１、Ｖ_０が印加される。キャパシタ５１−ｎ、…、５１−２、５１−１は、印加される信号のビットの重みに応じたキャパシタンス２^Ｎ−１Ｃ、…、２Ｃ、Ｃを有している。

キャパシタ５２は、一方の端子が画素電極１６に接続され、他方の端子が、Ｄ−ＦＦの低電圧側と同一の電位である低側参照電源Ｖｒｅｆ＿ｌに接続される。キャパシタ５２は、任意に設定可能なキャパシタンスＣ’を有している。

これら構成によるＤＡ変換によって生成される画素電極電位Ｖｏｕｔを、下記に示す。キャパシタ５２のキャパシタンスＣ’は、Ｃ’＝Ｃとしている。

なお、図９に示す構成の場合、画素電極１６はどの電極にも接続せず、浮遊電極となることがある。このため、画素電極電位Ｖｏｕｔは初期電荷Ｑ_０によって影響される。しかし、液晶容量１７が有限の抵抗値を持つことから、液晶容量１７に電圧を＋−入れ替えて（ＡＣ駆動）印加すると、平均的な液晶容量１７の印加電圧が０になるように初期電荷Ｑ_０が変化し、画素電極電位Ｖｏｕｔの信号中心電位は一定に落ち着く。

図１０に、画素４０における画素電極１６の電位変化を示す。なお、図１０では、２^０ノードおよび２^１ノードのＱがともに、１（高レベル）を保持している場合を示している。

読出選択ラインＬ４には、反転信号である読出選択信号Ｒｅａｄ０が、コモン信号ＶＣＯＭと同相で印加されている。これにより、内部保持データに合わせて、読出選択信号Ｒｅａｄ０が、高レベルのときにはＮＭＯＳトランジスタＭ１８・Ｍ２０がオンとなり、低レベルのときにはＰＭＯＳトランジスタＭ１９・Ｍ２０がオンとなることで、画素電極１６への印加電圧が反転される。上述したように初期電荷Ｑ_０によって画素電極電位Ｖｏｕｔはシフトするが、ＡＣ駆動することにより、平均的な液晶容量１７への印加電圧が０になるように信号はシフトする。

さらに必要に応じて、画素電極１６を、高抵抗Ｒｍを介して、目標信号中心電位Ｖｒｅｆ＿ｍ（参照電位）に接続してもよい。これにより、画素電極電位Ｖｏｕｔは、信号中心電位が目標信号中心電位Ｖｒｅｆ＿ｍになるように変化し、定常状態となる。よって、画素電極１６の電位を、所望の信号中心電位を中心に変化させることが可能となる。

なお、高抵抗Ｒｍは、液晶容量１７の実効抵抗よりも小さく、かつ１フレーム表示期間内に画素電極電位Ｖｏｕｔを保持できるように設定することが望ましい。但し、このような構成の場合は、目標信号中心電位Ｖｒｅｆ＿ｍと送信するための配線が増加する。

以上のように、本実施の形態の液晶表示装置は、キャパシタ４５〜４７を備え、反転信号である読出選択信号Ｒｅａｄ０が供給されているときに、キャパシタ４５〜４７によるＤＡ変換によって、Ｄ−ＦＦ１およびＤ−ＦＦの保持データに基づく信号（電圧出力）が、画素電極１６に供給（印加）される。よって、読出選択ラインを、反転信号ライン１本とすることが可能となり、１画素当りの信号線数をさらに削減することが可能となる。

さらには、前記実施の形態１の液晶表示装置２１における、人の目の積分効果を利用した時分割による表示と比べて、本実施の形態の液晶表示装置の表示は、低フレームレートとすることが可能であり、低消費電力化が可能である。

また、Ｄ−ＦＦ１およびＤ−ＦＦ２に用いる高側参照電源Ｖｒｅｆおよび低側参照電源Ｖｒｅｆ＿ｌは、高側電源ＶＤＤおよび低側電源ＶＳＳとしてもよいが、画素信号出力に合わせて設定することが好ましい。すなわち、高側参照電源Ｖｒｅｆおよび低側参照電源Ｖｒｅｆ＿ｌは、画素信号出力（画素電極１６の出力）に適した値として予め設定した、画素信号の最大値および最大値に合わせることが好ましい。これにより、画素電極１６の電位振幅を、この差分内で調整することが可能となる。

さらには、Ｄ−ＦＦ１およびＤ−ＦＦ２の出力が画素信号値となるので、余分にＶＣＯＭ同相信号やＶＣＯＭ逆相信号を用意する必要が無い。その結果、１つの画素４０に接続する信号線数は、２ビットのデータを保持する場合、縦方向のデータ信号線Ｌ１およびクロックラインＬ２と、横方向の書込選択ラインＬ３および読出選択ラインＬ４との他、高側参照電源Ｖｒｅｆを供給する電源ライン、および、低側参照電源Ｖｒｅｆ＿ｌを供給する電源ラインの計６本に削減され、ビット数に依存しない。

よって、液晶表示装置では、１画素当りの信号線数が、ビット数によらず６本（目標信号中心電位Ｖｒｅｆ＿ｍを用意する場合７本）となり、多階調とした際の高精細化の困難を解決することが可能となる。

また、上述した画素４０では、キャパシタ４５〜４７を用いてＤＡ変換を行う構成としたが、少なくともキャパシタ４５・４６、すなわちＤ−ＦＦの保持データに基づく信号が印加されるキャパシタが備えられていればよい。

但し、キャパシタ４７、すなわちＤ−ＦＦに用いる低側参照電源Ｖｒｅｆ＿ｌに接続されるキャパシタを備えることにより、そのキャパシタンスＣ’を変更することで、画素電極１６の信号振幅を調整することが可能となる。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、メモリ機能を有する画素を備え、高開口率で画素サイズを小さくすることが望まれる表示装置に関する分野に好適に用いることができるだけでなく、表示装置の製造方法に関する分野に好適に用いることができ、さらには、表示装置を備える各種電子機器に関する分野にも広く用いることができる。

１０，４０ 画素
１１〜１５，４１〜４４ スイッチ回路
１６ 画素電極
１７ 液晶容量
２１ 液晶表示装置（表示装置）
２１ａ 表示パネル
２１ｂ フレキシブルプリント基板
２２ アクティブエリア
２３ バイナリドライバ
２４ ゲートドライバ
２５ タイミングジェネレータおよびＩ／Ｆ部
２６ Ｖｃｏｍドライバ
３０ａ，３０ｂ サンプル部
３９ キャパシタ
４５，４６ キャパシタ
４７ キャパシタ
Ｄ−ＦＦ１，Ｄ−ＦＦ２ Ｄ型フリップフロップ（１ビットメモリ回路）
Ｌ１ データ信号線
Ｌ２ クロックライン（クロック信号線）
Ｌ３ 書込選択ライン（書込走査信号線）
Ｌ４，Ｌ５ 読出選択ライン（読出走査信号線）
Ｄａｔａ データ信号（シリアルデータ）
ＣＫ クロック信号
Ｇａｔｅ０ 書込選択信号（書込信号）
Ｒｅａｄ０，Ｒｅａｄ１ 読出選択信号（読出信号）
Ｖｒｅｆ 高側参照電源
Ｖｒｅｆ＿Ｉ 低側参照電源
Ｖｒｅｆ＿ｍ 目標信号中心電位（参照電位）

Claims (7)

1. １ビットのデータを保持する１ビットメモリ回路をＮ個（Ｎ：２以上の整数）有する画素と、画像データがＮビットのシリアルデータとして供給されるデータ信号線と、上記画素の各１ビットメモリ回路と上記データ信号線とを電気的に接続するための書込信号が供給される書込走査信号線と、上記画素の各１ビットメモリ回路にそれぞれ書き込まれた各ビットデータを読み出すための読出信号が供給される読出走査信号線とを備える表示装置であって、
   クロック信号が供給されるクロック信号線を備え、
   上記１ビットメモリ回路は、上記書込信号が供給されているときに上記クロック信号のタイミングに基づいて、入力データを取得して保持するＤ型フリップフロップであり、
   上記各Ｄ型フリップフロップは、上記書込信号が供給されているときに最前段のＤ型フリップフロップの入力が上記データ信号線と電気的に接続されるように、縦続接続されていることを特徴とする表示装置。
2. 上記各Ｄ型フリップフロップのサンプル部は、キャパシタを用いてデータを保持するように構成されていることを特徴とする請求項１に記載の表示装置。
3. 上記Ｄ型フリップフロップ毎に設けられ、該Ｄ型フリップフロップが保持するデータのビットの重みに応じたキャパシタンスを有するキャパシタをさらに備え、
   上記各キャパシタは、
   一方の端子が、液晶容量に電圧を印加するための画素電極に接続されているとともに、
   他方の端子には、上記読出信号が供給されているときに、対応する上記Ｄ型フリップフロップの保持するデータに応じた電圧が印加されることを特徴とする請求項１または２に記載の表示装置。
4. 上記各Ｄ型フリップフロップに用いる高側参照電源および低側参照電源は、上記画素電極の出力に設定された最大値および最小値に合わせて設定されていることを特徴とする請求項３に記載の表示装置。
5. 上記画素電極は、抵抗を介して参照電位に接続されていることを特徴とする請求項３に記載の表示装置。
6. 一方の端子が上記画素電極に接続され、他方の端子が上記各Ｄ型フリップフロップに用いる低側参照電源に接続される調整用キャパシタをさらに備えることを特徴とする請求項３に記載の表示装置。
7. 請求項１〜６のいずれか１項に記載の表示装置をディスプレイとして備えていることを特徴とする電子機器。