TWI386903B - 掃描驅動器 - Google Patents

Description

掃描驅動器

本發明是有關於一種掃描驅動器(Scan Driver)，且特別是有關於一種應用計數器(Counter)及解碼器(Decoder)來實現之掃描驅動器。

在科技發展日新月異的現今時代中，液晶顯示器已廣泛地應用在電子顯示產品上，諸如電視、電腦螢幕、筆記型電腦、行動電話或個人數位助理等。液晶顯示器包括資料驅動器(Data Driver)、掃瞄驅動器(Scan Driver)及液晶顯示面板。液晶顯示面板中具有畫素陣列，而掃瞄驅動器用以依序開啟畫素陣列中之多個畫素列，以將資料驅動器輸出之畫素資料掃瞄至畫素，進而顯示出欲顯示之影像。

以計數器(Counter)搭配解碼器(Decoder)來實現掃描驅動器的技術係已存在。傳統上，多以靜態解碼器(Static Decoder)來實現掃描驅動器。然而，由於靜態解碼器具有電路面積較大及成本較高之問題，因此如何設計出面積較小及成本較低之移位暫存器乃業界所致力之方向之一。

本發明係有關於一種掃描驅動器(Scan Driver)，相較於傳統掃描驅動器，本發明提出之掃描驅動器具有電路面積較小且成本較低之優點。

根據本發明提出一種掃描驅動器，包括電壓設定電路、計數器(Counter)電路、動態解碼器(Dynamic Decoder)、N個位準轉換(Level Shift)電路及N個輸出級電路。電壓設定電路用以在預先充電期間中設定N個節點上之N個第一電壓訊號實質上為第一位準。計數器電路產生計數資料，計數資料包括K個位元資料，計數資料之數值每隔一個固定週期遞增1或改變其計數值，K為自然數。第一邏輯電路接收K個位元資料，並對應地產生M個第一控制訊號，M為大於K之自然數。動態解碼器包括多個第一電晶體，其係排列形成N列電晶體電路，N列電晶體電路分別耦接至N個節點。第一電晶體更排列形成M行電晶體電路，在一求值期間中，M行電晶體電路分別受控於M個第一控制訊號，來決定N個第一電壓訊號之位準，N為自然數。N個位準轉換電路分別提升N個第一電壓訊號之位準以產生N個第二電壓訊號。N個輸出級電路分別接收N個第二電壓訊號，並分別輸出N個閘極訊號。

根據本發明提出一種掃描驅動器，包括電壓設定電路、計數器電路、動態解碼器及N個輸出級電路。電壓設定電路用以在預先充電期間中設定N個節點上之N個第一電壓訊號實質上為第一位準。計數器電路回應於產生計數資料，計數資料包括K個位元資料，計數資料之數值每隔一個固定週期遞增1或改變其計數值，K為自然數。第一邏輯電路接收K個位元資料，並對應地產生M個第一控制訊號。第一邏輯電路更提升M個第一控制訊號之位準以 產生M個第二控制訊號。動態解碼器包括多個第一電晶體，第一電晶體係排列形成N列電晶體電路，N列電晶體電路分別耦接至N個節點。第一電晶體更排列形成M行電晶體電路，在一求值期間中，M行電晶體電路分別受控於M個第二控制訊號來決定N個第一電壓訊號之位準，N為自然數。N個輸出級電路分別接收N個第一電壓訊號，並分別輸出N個閘極訊號。

為讓本發明之上述內容能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下：

本發明實施例提出之以動態解碼器(Dynamic Decoder)搭配計數器電路(Counter)來實現之掃描驅動器(Scan Driver)。

第一實施例

本實施例提出以應用低電壓製程之反及閘平面電路(NAND Plane Circuit)之動態解碼器實現之掃描驅動器。請參照第1圖，其繪示依照本發明第一實施例之掃描驅動器的方塊圖。掃描驅動器10包括計數器電路12、邏輯電路14、動態解碼器15、位準轉換電路18_0~18_N-1、輸出級電路20_0~20_N-1及保持(Holding)電路24_0~24_N-1，N為自然數。動態解碼器15係包括NAND平面電路16及電壓設定電路22。

請參照第2圖，其繪示乃第1圖之掃描驅動器的操作時序圖。掃描驅動器10之操作時序主要分為預先充電期間T_P及求值期間T_E。在預先充電期間T_P中，電壓設定電路22用以對節點nd_0~nd_N-1進行電壓位準設定，使節點nd_0~nd_N-1上之電壓訊號Vo_1~Vo_N-1等於第一位準。在求值期間T_E中，計數器12產生包括K個位元資料BD_0~BD_K-1之計數資料。邏輯電路14根據位元資料BD_0~BD_K-1產生M個控制訊號SC_0~SC_M-1。M個控制訊號SC_0~SC_M-1用以在求值期間T_E中，控制NAND平面電路16之N列電晶體等效地形成N個位準控制電路，以分別控制電壓Vo_0~Vo_N-1之位準。其中，M、N與K均為自然數。舉例來說，M等於2K，N等於2的K次方。接下來，以K、M及N分別等於8、16及256的例子來對掃描驅動器10之操作作進一步說明。

電壓設定電路22中包括N(=256)個電壓設定單元22_0、22_1、22_2、...及22_N-1(=255)，其分別用以在電壓設定期間T_P中設定電壓訊號Vo_0~Vo_N-1(=255)之位準至第一位準。第一位準例如等於掃描驅動器10之最高電壓之位準VDD。各電壓設定單元22_0~22_255具有相近之電路結構與操作，接下來，以第i個電壓設定單元22_i為例對其他電壓設定單元之操作做說明。其中，i為大於或等於0，小於N(=256)之整數。

電壓設定單元22_i包括電晶體T1及T2。電晶體T1 之第一輸入端接收位準VDD，第二輸入端耦接至節點nd_i，控制端接收控制訊號CTL。於預先充電期間T_P中，電晶體T1被控制訊號CTL致能，以使電壓訊號Vo_i之位準等於位準VDD。舉例來說，控制訊號CTL在預先充電期間T_P中處於低位準，電晶體T1為P型金氧半(Metal Oxide Semiconductor，MOS)電晶體，以在預先充電期間T_P被低位準之控制訊號CTL致能。

電晶體T2之第一輸入端耦接至節點nd_i，第二輸入端耦接至NAND平面電路16之第i列電晶體的輸出端，控制端接收控制訊號CTL。於預先充電期間T_P中，電晶體T2被控制訊號CTL非致能，此時電晶體T1可提供位準VDD做為電壓訊號Vo_i。於求值期間T_E中，電晶體T2被控制訊號CTL致能，此時第i列電晶體之輸出端耦接至節點nd_i，此時第i列電晶體可對應地控制電壓Vo_i之位準。電晶體T2為N型MOS電晶體，以在求值期間T_E被高位準之控制訊號CTL致能。

如第3圖中所示，若上述的nd_i為電晶體SC_15的汲極端，上述的T2電晶體可為該第i串NAND電路中的任一個N型MOS電晶體，即圖3中的控制訊號SC_1、SC_3、...及SC_15所對應控制之電晶體中之任一個均可作為上述的T2電晶體。

第1圖中的電壓設定電路22中其他之電壓設定單元與電壓設定單元22_i具有實質上相同之結構，以在預先充電期間T_P中控制對應之電壓訊號的位準等於位準 VDD，並在求值期間T_E中分別使NAND平面電路16中之256列電晶體之輸出端分別短路連接至節點nd_1~nd_255。

計數器電路12用以產生在求值期間T_E中產生所需之計數資料。舉遞增型計數器的例子來說，計數器電路12產生起始數值等於0之計數資料，並每隔一個固定週期使計數資料遞增1或改變其計數值。當計數資料之數值到達輸出個數N個之後，計數器電路12在下次開始計數前，將計數資料之數值重置為0，並重新進行計數操作。如此，計數器電路12可依序地在N個連續之求值期間T_E中或之前，輸出數值等於0~255之計數資料。

計數資料包括K(=8)個位元資料BD_1~BD_K-1(=7)，其例如分別為計數資料之最低位位元資料(Least Significant Bit，LSB)、次低位位元資料、…及最高位位元資料(Most Significant Bit，MSB)。在本實施例中，計數器電路12輸出計數資料例如為格雷碼(Gray Code)格式。

邏輯電路14用以回應於位元資料BD_0~BD_7產生M(=16)個控制訊號SC_0~SC_M-1(=15)，並根據控制訊號SC_0~SC_15分別控制NAND平面電路16中之16行電晶體之操作(每一行依解碼條件決定有沒有電晶體)。邏輯電路14中包括K(=8)個邏輯單元14_0~14_K-1(=7)，邏輯單元14_0~14_7例如為膠合邏輯(Glue Logic)電路。各邏輯單元14_0~14_7具有實質上相近之操作，接下來僅以 第j個邏輯電路14_j之操作為例作說明，j為大於或等於0，小於K(=8)之整數。

邏輯電路14_j接收位元資料BD_j，並以位元資料BD_j及位元資料BD_j之反相資料分別做為控制訊號SC_2j及SC_2j+1輸出。舉例來說，j等於0，邏輯電路14_1係接收位元資料BD_0，並分別以位元資料BD_0及位元資料BD_0之反相資料做為控制訊號SC_0及SC_1。邏輯電路14_0更分別輸出控制訊號SC_0及SC_1至M行電晶體中之第1行及第二行電晶體，以分別控制其之操作。

其他邏輯電路14_1~14_7執行與邏輯電路14_0實質上相近之操作，以分別提供位元資料BD_1~BD_7做為控制訊號SC_2、SC_4、SC_6、SC_8、SC_10、SC_12及SC_14，並分別提供位元資料BD_2~BD_7之反相訊號做為控制訊號SC_3、SC_5、SC_7、SC_9、SC_11、SC_13及SC_15。

NAND平面電路16可採用多種不同之電路結構來實現，在本實施例中以其中之所有電晶體均為N型金氧半(Metal Oxide Semiconductor，MOS)電晶體，且N列電晶體實質上為NAND型電路之情形為例作說明。各N(=256)列電晶體包括K個串聯之電晶體，且此K個電晶體之串聯電路之一端形成各N列電晶體之輸出端，另一端接收第二位準。此第二位準例如為接地位準。由於各列電晶體之操作為實質上相近，接下來，僅以N列電晶體中之第x列電 晶體之操作為例作說明，x為大於或等於0，小於256之整數。

一般來說，NAND平面電路係以N型MOS電晶體來實現，然而，NAND平面電路亦可經由邏輯轉換而改以P型MOS電晶體來實現。或者NAND平面電路亦可以串聯連接之多個電晶體來實現。

第x列電晶體包括8個電晶體、一個電壓設定用的電晶體和一個求值開關的電晶體，其分別在求值期間T_E中受控於控制訊號SC_0~SC_255中之8個控制訊號而導通或截止。第x列電晶體用以在計數資料之數值等於x時形成接地路徑，以拉低節點nd_x之位準至接地位準。在計數資料之數值不等於x時，節點nd_x之位準因T_P預先充電期間使之設定於位準VDD，第x列電晶體因為形成斷路路徑，因此節點nd_x之位準持續地處於位準VDD。

舉例來說，x等於0，第0列電晶體用以在計數資料之數值等於[00000000]₂ 時形成短路路徑。第0列電晶體中之串聯電晶體係包括閘極接收位元資料BD_0~BD_7之反相資料的電晶體，即是第0列電晶體為閘極接收控制訊號SC_1、SC_3、SC_5、SC_7、SC_9、SC_11、SC_13及SC_15之8個電晶體之串聯電路，如第3圖所示。如此，第0列電晶體可在計數資料之數值等於0及CTL使電晶體TC導通時拉低節點nd_0之位準至接地位準。

在上述操作敘述中雖僅以x等於0的情形為例作說明，然而，當x等於1~255中之其他數值時，對應之第 1~第255列電晶體亦可執行與第0列電晶體實質上相近之操作，以對應地拉低節點nd_1~nd_255之位準至接地位準。由上述操作敘述可知，在一個求值期間T_E中，係僅有一個電壓訊號處於接地位準。另外，當計數資料之數值每隔固定週期遞增1，電壓訊號Vo_0~Vo_255係依序地在255個連續地求值期間T_E中處於接地位準。

位準轉換電路18_0~18_N-1(=255)分別用以對節點nd_0~nd_255上電壓訊號Vo_0~Vo_255之位準進行轉換，以提升電壓訊號Vo_0~Vo_255之位準，並對應得到電壓訊號Vo’_0~Vo’_255。輸出級電路20_0~20_N-1(=255)分別根據位準提升週電壓訊號Vo’_0~Vo’_255輸出掃描訊號G0~G255。其中掃描訊號G0~G255例如為高位準致能訊號，輸出級電路20_0~20_255例如具有反相輸出之特性，其實質上分別以電壓訊號Vo’_0~Vo’_255之反相訊號做為掃描訊號G0~G255輸出。其中，位準轉換電路18_0~18_255及輸出端電路20_0~20_255例如為高電壓製程之電路。

本實施例之掃描驅動器10係以具有NAND平面電路16及電壓設定電路22之動態解碼器15來搭配計數器12產生掃描訊號G0~G255。相較於傳統掃描驅動器，本實施例之掃描驅動器10具有解碼器所需之電晶體數目較少、電路面積較小且成本較低之優點。

另外，本實施例之NAND平面電路16及電壓設定電路22實質上為多條N型MOS電晶體之串聯電路。如此， 在電路佈局(Layout)規劃時，可透過使彼此串聯之兩相鄰電晶體共用源極(Source)與汲極(Drain)之方式來規劃。如此，可使本實施例之掃描驅動器10與動態解碼器15之電路尺寸可進一步地縮小。

另外，由於本實施例之計數資料為格雷碼格式，當計數資料遞增時，一次係僅變動一個位元資料之數值。如此，表示邏輯電路14在任何一次計數資料之數值遞增時僅需對應地調整兩個控制訊號之位準。舉例而言，當計數資料由數值2變動到數值3時，係僅將位元資料BD_0由數值1改變為數值0。邏輯單元14係僅需對應地調整控制訊號SC_0(=位元資料BD_0)由數值1變成數值0，及調整控制訊號SC_1(=位元資料BD_0之反相訊號)由數值0變成數值1。如此，可降低邏輯電路14對NAND平面電路16進行控制時需耗損之電功率。

在本實施例中，控制訊號CTL例如為掃描驅動器10之閘極輸出致能(Gate Output Enable，GOE)訊號，其係於預先充電期間T_P為低位準，以使掃描驅動器10停止輸出掃描訊號G0~G255。GOE訊號更於求值期間T_E處於高位準，以致能掃描驅動器10輸出掃描訊號G0~G255。

本實施例之掃描驅動器10於保持電路24_0~24_N-1(=255)中更設計一迴授路徑，來維持電壓訊號Vo’_0~Vo’_255之位準，以避免電壓訊號Vo’_0~Vo’_255之位準受到動態損失(Dynamic Leakage)之影響而產生錯誤(例如在預先充電期間T_P中，高位準 之電壓訊號Vo’_1被電路中之寄生接地路徑拉低至接近接地位準)。由於各保持電路24_0~24_255均具有實質上相同之設計，因此，接下來僅以其中輸出端電路24_y為例作說明，y為大於或等於0，小於256之整數。

請參照第4圖，其繪示乃第1圖中保持電路24_y的電路圖。保持電路24_y包括反相器串聯電路25及電晶體T3。反相器串聯電路25例如由t(t=s+j)級反相器串聯而成，其輸入端接收對應之第y串NAND電路提供之電壓訊號Vo_y，其之輸出端用以提供位準轉換電路的輸入訊號。此例中的迴授路徑VC耦接到電晶體T3的閘極端，其中VC是第s級的反相器輸出，s必須為奇數，控制訊號VC為電壓訊號Vo’_y之反相訊號。t為奇數與否由輸出級相位決定。

在預先充電期間T_P中，電晶體T3持續地被低位準之控制訊號VC導通使電壓訊號Vo_y可持續地保持在高位準。而其他保持電路24_0~24_N-1亦與保持電路24_y具有實質上相近之結構與操作，以在預先充電期間T_P中使對應之電壓訊號之位準保持在高位準。

同上，如將第4圖改為第11圖，為更佳實施例；多了一個控制上拉(Pull-up)的開關T5，由控制信號CTL2決定開合，其CTL2與CTL之間的時序圖如第14圖所示，CTL2與CTL為不重疊的信號，其中不重疊的重點在：△t2>0。

如此可以避免當Vo_y由高電位轉為低電位瞬間的DC 電流耗損。

本實施例之邏輯單元如第1圖中14_0~14_K，更用以接收控制訊號XON(掃描驅動器的應用功能之一)，並回應於控制訊號XON於全部致能期間T_ON控制NAND平面電路16中所有之電晶體均為導通，以拉低電壓訊號Vo_0~Vo_N-1(=255)之位準至接地位準。其中，控制訊號XON之訊號波形如第2圖所示。如此，可得到同時處於高位準之掃描訊號G0~GN-1(=255)，即是得到全部為致能之掃描訊號G0~G255。如此，本實施例之掃描驅動器10可具有掃描訊號G0~G255全部致能(All on)之功能。

在本實施例中雖僅以如第1圖中掃描驅動器10經由邏輯單元14_0~14_K導通NAND平面電路16和電壓設定電路22中所有電晶體，以達到輸出同時處於高位準之掃描訊號G0~G255的電路設計為例作說明，然，本實施例之掃描驅動器10並不侷限於採用前述電路設計，而更可透過其他形式之電路設計來達到實質上相同之操作。

舉例來說，亦可在各個電壓設定單元22_0~22_255中設計功能電路，以回應於控制訊號XON來分別將對應之電壓訊號Vo_0~Vo_255拉低為接地位準，如此，可產生全部為致能之掃描訊號G0~G255。由於各電壓設定單元22_0~22_255中之功能電路均具有實質上相同之結構與操作，接下來以於電壓設定單元22_u中之功能電路為例作說明，u為大於或等於0，小於256之整數。

請參照第5圖，其繪示乃電壓設定單元22_u中之功 能電路的電路圖。功能電路28包括電晶體T4，第一端耦接至節點nd_u，第二端接收接地位準，控制端接收控制訊號XON。電晶體T4例如為N型MOS電晶體，以回應於高位準之控制訊號XON導通，以拉低電壓訊號Vo_u之位準至接地位準。如此，透過電晶體T4亦可有效地使電壓訊號Vo_u等於接地位準，並使掃描訊號Gu為致能。而其他電壓設定單元中之功能電路亦可執行與功能電路28實質上相同之操作，以拉所有之電壓訊號Vo_0~Vo_255至接地位準，並致能所有之掃描訊號G0~G255。

在本實施例中雖僅以計數資料為格雷碼格式的情形為例作說明，然，計數資料並不侷限於為格雷碼格式，而亦可為其他任何格式之二進位資料格式。

在本實施例中雖僅以如第1圖中NAND平面電路16和電壓設定電路22中之電晶體排列形成N列電晶體，且各N列電晶體實質上具有NAND型電路結構的情形為例作說明，然，NAND平面電路16和電壓設定電路22中之電晶體並不侷限於排列成N列，而更可透過各種電路設計技巧來更進一步簡化NAND平面電路16和電壓設定電路22之電路結構。

在一個例子中，由於NAND平面電路16和電壓設定電路22中相鄰之兩列電晶體具有相近之電路結構，因此，可透過共用NAND平面電路16和電壓設定電路22中兩列電晶體中部分之電晶體電路來進一步簡化NAND平面 電路16和電壓設定電路22之電路結構。舉例來說，NAND平面電路16中之第0列及第1列電晶體之電路結構差異僅在於其中之接收接地位準之電晶體分別為受控於控制訊號SC_1及SC_0之電晶體Ta及Tb，如第6圖所示。由於第0列及第1列電晶體中其餘之電晶體電路具有相等之結構，使用者可透過耦接節點nda及ndb，並省略電晶體Td0~Td6之電路。如此，本實施例之第0列及第1列電晶體可經由數量較少之電晶體達到實質上相同之操作。

前述電路簡化技巧亦可推及至NAND平面電路16中其他列電晶體中，以簡化各列電晶體之電路結構。在其他例子中，相似之電路簡化技巧亦可推及至使兩列以上之電晶體共用電晶體電路。

在本實施例中，雖僅以GOE訊號(掃描驅動器的應用功能之一)做為控制訊號CTL為的情形為例作說明，然，控制訊號CTL並不侷限於為GOE訊號，而更可為經由其他邏輯電路產生之訊號，例如本實施例中的CTL最好在控制訊號XON於全部致能期間，同時保持高電位，可預防如第5圖中的T1和T4同時導通而造成不必要的大電流。在本實施例中雖僅以NAND平面電路16中包含之電晶體均為N型MOS電晶體的情形為例作說明，然，NAND平面電路16亦可由P型MOS電晶體來實現。

本實施例之掃描驅動器係以具有NAND平面電路之動態解碼器及搭配計數器實現。相較於傳統掃描驅動器，本實施例之掃描驅動器具有解碼器所需之電晶體數目較 少、電路面積較小且成本較低之優點。

另外，本實施例之動態解碼器實質上為多條N型MOS電晶體之串聯電路。如此，在佈局設計時，可透過使彼此串聯之兩相鄰電晶體共用源極與汲極之方式來設計。如此，可使本實施例之掃描驅動器可進一步地縮小。

另外，由於本實施例之計數資料為格雷碼格式，當計數資料遞增時，一次係僅變動一個位元資料之數值。如此，可降低邏輯電路對動態解碼器進行控制時需耗損之電功率，使本實施例之掃描驅動器具有較為省電之優點。

第二實施例

本實施例提出以應用高電壓製程之NAND平面電路之動態解碼器實現之掃描驅動器。請參照第7圖，其繪示依照本發明第二實施例之掃描驅動器的方塊圖。本實施例之掃描驅動器30與第一實施例中之掃描驅動器10不同之處，在於本實施例之掃描驅動器30係將位準轉換電路整合於邏輯電路34中。如此，本實施例之邏輯電路34、動態解碼器35(其係包括NAND平面電路36及電壓設定電路42)及輸出級電路40_0~40_255均為高電壓製程之電路。

在本實施例之掃描驅動器30中，位準轉換電路係設置於動態解碼器35之輸入側。如此，本實施例之掃描驅動器30僅需設置K(=8)個位準轉換電路來轉換位元資料BD_0~BD_7之位準。如此，相較於第一實施例之掃描驅 動器10，掃描驅動器30所需使用之位準轉換電路之數目可大幅地自數值N(=256)下降為K(=8)。這樣一來，相較於第一實施例之掃描驅動器10，本實施例之掃描驅動器30更可進一步地縮小電路面積。而相較於傳統掃描驅動器，本實施例之掃描驅動器30亦具有解碼器所需之電晶體數目較少、電路面積較小、成本較低及解碼器之控制操作較為省電之優點。

因為動態解碼器35的輸出少了位準轉換電路，所以第1圖中保持電路可與輸出級電路結合，故輸出級電路如第12圖所示。輸出級電路的正反相位可依需求而改變。本實施例採用反相的輸出級電路(S=1,J=0)，以節省元件個數。

同上，如多了一個控制上拉(Pull-up)的開關T5，由控制信號CTL2決定開合，如第13圖所示。同前第一實施例所述，如此可以避免當Vo_y由高電位轉為低電位瞬間的DC電流耗損。

第三實施例

本實施例提出以應用低電壓製程之反或閘平面電路(NOR Plane Circuit)之動態解碼器實現之掃描驅動器。請參照第8圖，其繪示依照本發明第三實施例之掃描驅動器的方塊圖。本實施例之掃描驅動器50與第一實施例之掃描驅動器10不同之處在於其之動態解碼器55係具有NOR平面電路56，其中係具有N(=256)列以NOR行電路 結構排列之電晶體。各列電晶體均包括K(=8)個並聯之電晶體，且此8個電晶體之第一端耦接至各列電晶體之輸出端，第二端接收接地位準。由於NOR平面電路56中之各列電晶體具有實質上相同之操作，接下來以NOR平面電路56中之第z列電晶體的操作為例作說明，z為大於或等於0，小於256之整數。

一般來說，NOR平面電路係以N型MOS電晶體來實現，然而，NOR平面電路亦可經由邏輯轉換而改以P型MOS電晶體來實現。或者NOR平面電路亦可以並聯連接之多個電晶體來實現。

第z列電晶體包括8個電晶體，其分別在求值期間T_E中受控於控制訊號SC_0~SC_255中之8個控制訊號而導通或截止。第z列電晶體分別用以在計數資料之數值等於z時，等效地形成斷路路徑，使得對應之節點nd_z上之電壓訊號Vo_z可維持在位準VDD。而當計數資料之數值不等於z時，第z列電晶體係等效地形成接地電路以拉低節點nd_z上電壓訊號Vo_z之位準至接地位準。

舉例來說，z等於0，第0列電晶體用以在計數資料之數值等於[00000000]₂ 時形成斷路路徑。第0列電晶體中之串聯電晶體係包括閘極接收位元資料BD’_1~BD’_7的電晶體，即是第0列電晶體為閘極接收控制訊號SC’_0、SC’_2、SC’_4、SC’_6、SC’_8、SC’_10、SC’_12及SC’_14之8個電晶體之併聯電路，如第9圖所示。如此，第0列電晶體可在計數資料之數值等於0時形成斷路 路徑，使節點nd’_0上之電壓訊號Vo_0之位準維持在位準VDD。而在計數資料之數值不等於0時，第0列電晶體中至少一個電晶體為導通，使得第0列電晶體形成接地路徑，以拉低節點nd’_0上之電壓訊號Vo_0之位準至接地位準。

在上述操作敘述中雖僅以z等於0的情形為例作說明，然而，當z等於1~255中之其他數值時，對應之第1~第255列電晶體亦可執行與第0列電晶體實質上相近之操作，以對應地維持節點nd’_1~nd’_255之位準為位準VDD。由上述操作敘述可知，在一個求值期間T_E中，係僅有一個電壓訊號維持在位準VDD。本實施例之輸出級電路60_0~60_255例如不具有反相輸出特性，而直接以電壓訊號Vo’_0~Vo’_255做為高位準致能之掃描訊號輸出。

在本實施例中雖僅以動態解碼器55中之電壓設定電路62與第一實施例中之電壓設定電路22具有實質上相同之結構的情形為例作說明，然，本實施例之電壓設定電路62亦可省去其中之電晶體T2，僅保留電晶體T1，而將在第一例中的控制訊號CTL，加入邏輯單元電路54一同運算，則可以低壓元件完成。其中保持電路同第一實施例中所述。

綜上所述，相較於傳統掃描驅動器，本實施例之掃描驅動器50亦具有解碼器所需之電晶體數目較少、電路面積較小、成本較低之優點。

第四實施例

本實施例提出以應用高電壓製程之NOR平面電路之動態解碼器實現之掃描驅動器。請參照第10圖，其繪示依照本發明第四實施例之掃描驅動器的方塊圖。本實施例之掃描驅動器70與第三實施例中之掃描驅動器50不同之處在於本實施例之掃描驅動器70係將位準轉換電路整合於邏輯電路74中。如此，本實施例之邏輯電路74、動態解碼器75(其係包括NOR平面電路76及電壓設定電路82)及輸出級電路80_0~80_255均為高電壓製程之電路。如此，相較於第三實施例之掃描驅動器50，本實施例之掃描驅動器70更可進一步地縮小電路面積。而相較於傳統掃描驅動器，本實施例之掃描驅動器70亦具有解碼器所需之電晶體數目較少、電路面積較小、成本較低優點。其中保持電路同第二實施例中所述。

綜上所述，雖然本發明已以一較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10、30、50、70‧‧‧掃描驅動器

12、32、52、72‧‧‧計數器電路

14、34、54、74‧‧‧邏輯電路

14_0~14_K-1、34_0~34_K-1‧‧‧邏輯單元

15、35‧‧‧反及閘平面電路

55、75‧‧‧反或閘平面電路

16、36‧‧‧反及閘平面電路

22、42、62、82‧‧‧電壓設定電路

22_0~22_N-1‧‧‧電壓設定單元

nd_0~nd_N-1、nda、ndb、nd_u‧‧‧節點

18_0~18_K-1、58_0~58_K-1‧‧‧位準轉換電路

20_0~20_N-1、40_0~40_N-1、60_0~60_N-1、80_0~80_N-1‧‧‧輸出級電路

24_0~24_N-1、64_0~64_N-1‧‧‧保持電路

25‧‧‧反相器串聯電路

26‧‧‧第s級反相器

28‧‧‧功能電路

T_P‧‧‧預先充電期間

T_E‧‧‧求值期間

T_ON‧‧‧全部致能期間

T1、T2、T3、T4、Ta、Tb、Tc0~Tc6、Td0~Td6、TC‧‧‧電晶體

第1圖繪示依照本發明第一實施例之掃描驅動器的方塊圖。

第2圖繪示乃第1圖之掃描驅動器的操作時序圖。

第3圖繪示乃第1圖中動態解碼器15之第0列電晶體的電路圖。

第4圖繪示乃第1圖中保持電路24_y的電路圖。

第5圖繪示乃電壓設定單元22_u中之功能電路的電路圖。

第6圖繪示乃第1圖中反及閘平面電路16之第0列及第1列電晶體的電路圖

第7圖繪示依照本發明第二實施例之掃描驅動器的方塊圖。

第8圖繪示依照本發明第三實施例之掃描驅動器的方塊圖。

第9圖繪示乃第8圖中NOR平面電路56之第0列電晶體的電路圖。

第10圖繪示依照本發明第四實施例之掃描驅動器的方塊圖。

第11圖繪示繪示乃第1圖中保持電路24_y的另一電路圖。

第12圖繪示依照本發明第二實施例之輸出級電路20_y的電路圖。

第13圖繪示依照本發明第二實施例之輸出級電路 20_y的另一電路圖。

第14圖繪示依照本發明第一實施例之控制訊號CTL及CTL2的相關訊號時序圖。

10‧‧‧掃描驅動器

12‧‧‧計數器電路

14‧‧‧邏輯電路

14_0~14_K‧‧‧邏輯單元

16‧‧‧動態解碼器

18_0~18_K-1‧‧‧位準轉換電路

20_0~20_N-1‧‧‧輸出級電路

22‧‧‧電壓設定電路

22_0~22_N-1‧‧‧電壓設定單元

T1、T2‧‧‧電晶體

nd_0~nd_N-1‧‧‧節點

Claims (26)

1. 一種掃描驅動器(Scan Driver)，包括：一計數器(Counter)電路，用以產生一計數資料，該計數資料包括K個位元資料，該計數資料之數值每隔一個固定週期遞增1或改變其計數值，K為自然數；一第一邏輯電路，接收該K個位元資料，並對應地產生M個第一控制訊號，M為大於K之自然數；一動態解碼器(Dynamic Decoder)，包括：一電壓設定電路，用以在一預先充電期間中設定N個節點上之N個第一電壓訊號實質上為一第一位準，N為自然數；及複數個第一電晶體，係排列形成N列電晶體電路，該N列電晶體電路分別耦接至該N個節點，該些第一電晶體更排列形成M行電晶體電路，在一求值期間中，該M行電晶體電路分別受控於該M個第一控制訊號，來決定該N個第一電壓訊號之位準；N個位準轉換(Level Shift)電路，分別提升該N個第一電壓訊號之位準以產生N個第二電壓訊號；以及N個輸出級電路，分別接收該N個第二電壓訊號，並分別輸出N個閘極訊號。
2. 如申請專利範圍第1項所述之掃描驅動器，其中動態解碼器的N個輸出端分別耦接至N個保持(Holding)電路的輸入端，該N個保持電路的輸出端分別耦接至該N個位準轉換(Level Shift)電路的輸入端。
3. 如申請專利範圍第1項所述之掃描驅動器，其中該N列電晶體電路中之電晶體彼此串聯連接，該N列電晶體電路之一端分別耦接至該N個節點，另一端接收一第二位準。
4. 如申請專利範圍第1項所述之掃描驅動器，其中各該N列電晶體電路中之電晶體的第一輸入端耦接至對應之節點，第二輸入端接收一第二位準。
5. 如申請專利範圍第1項所述之掃描驅動器，其中該電壓設定電路包括：N個第二電晶體，第一輸入端分別耦接至該N個節點，第二輸入端分別接收一參考電壓，控制端接收一第二控制訊號，該N個第二電晶體於該預先充電期間中被該第二控制訊號導通，以分別提供該參考電壓制該N個節點。
6. 如申請專利範圍第5項所述之掃描驅動器，其中該電壓設定電路更包括：N個第三電晶體，第一輸入端分別耦接至該N個節點，第二輸入端分別耦接至該N個輸出端，控制端接收該第二控制訊號，該N個第三電晶體於該求值期間中被該第二控制訊號導通，以分別耦接該N個節點至該N個輸出端。
7. 如申請專利範圍第5項所述之掃描驅動器，其中該第二控制訊號為該掃描驅動器之一閘極輸出致能(Gate Output Enable，GOE)訊號。
8. 如申請專利範圍第1項所述之掃描驅動器，其中各該N個輸出級電路包括： 一反相器(Inverter)串聯電路，其中之第一級反相器之輸入端接收該N個轉換電路中對應之轉換電路提供之一第二電壓訊號，其中之第i級反相器之輸出端提供一第三控制訊號，該第三控制訊號與該第二電壓訊號實質上反相，i為奇數；及一第四電晶體，用以回應於該第三控制訊號來維持該第二電壓訊號之位準；其中，該反相器串聯電路中之最後一級反相器之輸出端用以輸出該N個閘極訊號中對應之一閘極訊號。
9. 如申請專利範圍第8項所述之掃描驅動器，更包括：一第五電晶體，與第四電晶體串聯，該第五電晶體受控於一第四控制訊號。
10. 如申請專利範圍第1項所述之掃描驅動器，更包括：一功能電路，用以在一全部致能期間設定該N個第一電壓訊號等於一特定位準，使該N個閘極訊號全部為致能。
11. 如申請專利範圍第1項所述之掃描驅動器，其中該第一邏輯電路更用以接收一控制訊號，並回應於該控制訊號於一全部致能期間控制該M行第一電晶體以設定該N個第一電壓訊號等於一特定位準，使該N個閘極訊號全部為致能。
12. 如申請專利範圍第1項所述之掃描驅動器，其中 該計數資料例如為格雷碼(Gray Code)格式。
13. 如申請專利範圍第1項所述之掃描驅動器，其中：M等於2K，該M個第一控制訊號包括該K個位元資料及K個反相位元資料；各該M行電晶體電路包括2的(K-1)次方個電晶體；及N等於2的K次方，各該N列電晶體電路包括K個電晶體。
14. 一種掃描驅動器(Scan Driver)，包括：一計數器(Counter)電路，用以產生一計數資料，該計數資料包括K個位元資料，該計數資料之數值每隔一個固定週期遞增1或改變其計數值，K為自然數；一第一邏輯電路，接收該K個位元資料，並對應地產生M個第一控制訊號，該第一邏輯電路更包括一位準轉換(Level Shift)電路，用以提升該M個第一控制訊號之位準以產生M個第二控制訊號；一動態解碼器(Dynamic Decoder)，包括：一電壓設定電路，用以在預先充電期間中設定N個節點上之N個第一電壓訊號實質上為一第一位準，N為自然數；及複數個第一電晶體，排列形成N列電晶體電路，該N列電晶體電路分別耦接至該N個節點，該些第一電晶體更排列形成M行電晶體電路，在一求值期間中，該M行電晶體電路分別受控於該M個第二控制訊號，來決定該 N個第一電壓訊號之位準；以及N個輸出級電路，分別接收該N個第一電壓訊號，並分別輸出N個閘極訊號。
15. 如申請專利範圍第14項所述之掃描驅動器，其中動態解碼器的N個輸出端耦接至N個保持(Holding)電路的輸入端，該N個保持電路的輸出端分別耦接至該N個輸出級電路的輸入端。
16. 如申請專利範圍第14項所述之掃描驅動器，其中該N列電晶體電路中之電晶體彼此串聯連接，該N列電晶體電路之一端分別耦接至該N個節點，另一端接收一第二位準。
17. 如申請專利範圍第14項所述之掃描驅動器，其中各該N列電晶體電路中之電晶體的第一輸入端耦接至對應之節點，第二輸入端接收一第二位準。
18. 如申請專利範圍第14項所述之掃描驅動器，其中該電壓設定電路包括：N個第二電晶體，第一輸入端分別耦接至該N個節點，第二輸入端分別接收一參考電壓，控制端接收一第二控制訊號，該N個第二電晶體於該預先充電期間中被該第二控制訊號導通，以分別提供該參考電壓制該N個節點。
19. 如申請專利範圍第18項所述之掃描驅動器，其中該電壓設定電路更包括：N個第三電晶體，第一輸入端分別耦接至該N個節點，第二輸入端分別耦接至該N個輸出端，控制端接收該 第二控制訊號，該N個第三電晶體於該求值期間中被該第二控制訊號導通，以分別耦接該N個節點至該N個輸出端。
20. 如申請專利範圍第18項所述之掃描驅動器，其中該第二控制訊號為該掃描驅動器之一閘極輸出致能(Gate Output Enable，GOE)訊號。
21. 如申請專利範圍第14項所述之掃描驅動器，其中各該N個輸出級電路包括：一反相器(Inverter)串聯電路，其中之第一級反相器之輸入端接收該N個第一電壓訊號中對應之一第一電壓訊號，其中之第i級反相器之輸出端提供一第三控制訊號，該第三控制訊號與該第一電壓訊號實質上反相，i為奇數；及一第四電晶體，用以回應於該第三控制訊號來維持該第一電壓訊號之位準；其中，該反相器串聯電路中之最後一級反相器之輸出端用以輸出該N個閘極訊號中對應之一閘極訊號。
22. 如申請專利範圍第21項所述之掃描驅動器，更包括：一第五電晶體，與第四電晶體串聯，該第五電晶體受控於一第四控制訊號。
23. 如申請專利範圍第14項所述之掃描驅動器，更包括：一功能電路，用以在一全部致能期間設定該N個第一電壓訊號等於一特定位準，使該N個閘極訊號全部為致 能。
24. 如申請專利範圍第14項所述之掃描驅動器，其中該第一邏輯電路更用以接收一控制訊號，並回應於該控制訊號於一全部致能期間控制該M行第一電晶體以設定該N個第一電壓訊號等於一特定位準，使該N個閘極訊號全部為致能。
25. 如申請專利範圍第14項所述之掃描驅動器，其中該計數資料例如為格雷碼(Gray Code)格式。
26. 如申請專利範圍第14項所述之掃描驅動器，其中：M等於2K，該M個第二控制訊號包括該K個位元資料及K個反相位元資料；各該M行電晶體電路包括2的(K-1)次方個電晶體；及N等於2的K次方，各該N列電晶體電路包括K個電晶體。