JP2010283343A - 半導体構造および半導体構造を製作する方法 - Google Patents

半導体構造および半導体構造を製作する方法 Download PDF

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Abstract

【課題】支持体（１０１）と支持体上に構築された少なくとも１つのブロック（１０４）とを含む半導体構造（１００）を提供する。
【解決手段】ブロックは、第１の半導体材料ベースの層（１０６１、１０６２、１０６３）と第１の材料とは異なる第２の半導体材料ベースの層（１０７１、１０７２、１０７３）とを交互に含むスタックであって、前記層（１０６１、１０６２、１０６３）が層（１０７１、１０７２、１０７３）より大きな寸法を有し、したがってスタックが横方向の歯状のプロファイル（１０８、３０８）を有する、スタックと、歯状のプロファイル（１０８）によって形成された空間を充填する複数のスペーサ（１１２１、１１２２、１１２３、１１３１、１１３２、１１３３）であって、第１の材料とは異なる第３の材料から作られるスペーサとを含む。
【選択図】図１

Description

本発明は、半導体構造、ならびにこの半導体構造を製作する方法に関する。本発明は、半導体材料（Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓなど）からのナノワイアをベースとする、またはナノチューブ、通常カーボンナノチューブ半導体をベースとする電子構成部品の分野で、特に興味深い応用例に適用される。
過去数年のうちに、ナノ物体のマイクロエレクトロニクス、たとえば半導体ナノワイア、またはＣＮＴとして知られているカーボンナノチューブへの関心が広く明らかになった。
たとえば、動作速度および消費という２つの通常両立しない要因を改善できる半導体ナノワイアチャネル構造を有する電界効果トランジスタの場合がそうである。
動作速度を増大させるためには、具体的には、トランジスタの寸法を低減させることができる。しかし、トランジスタ寸法を低減させることは、たとえば、ソースとドレインを互いに近づけてチャネルの長さをますます短くすることを含む。これは、短チャネル効果など、トランジスタの適正動作に有害な影響を招くことがある。したがって、トランジスタチャネルの長さが短縮されるにつれて、ドレインおよびソースは、通常ゲートによって制御されるチャネル導通にますます強い影響を及ぼす。「短チャネル効果」は、とりわけチャネル長およびドレイン電圧に伴って閾値電圧の低下を引き起こし、オフ状態でのトランジスタリークの増大を招く。これは、集積回路性能の改善とはほとんど両立しない。
上述の問題に対する周知の解決策は、短チャネル効果を低減できるいくつかの半導体ナノワイアから形成されたチャネルを含むトランジスタを提案することからなる。
シリコン半導体ナノワイアを形成する周知の方法は、ＶＬＳ−ＣＶＤ（気相−液相−固相−化学的気相成長）による成長である。この方法に関する最初の研究は、６０年代に登場した。この技法の原理は、基板の表面に金粒子を堆積させること、次いでアセンブリを４００℃に迫る温度まで加熱することからなる。基板上に事前に堆積させた金粒子は、３４３℃でＳｉとの共融混合物を形成する。ガス流、たとえばＳｉＣｌ４により、触媒の役割を果たすＡｕ−Ｓｉ混合物の液滴上でＳｉを還元させることができる。Ａｕ−Ｓｉ混合物の液滴は沈澱するＳｉを吸収し、その結果、Ｓｉナノワイアを成長させる。２０００年以来、ナノワイアの化学組成、結晶構造、欠陥、およびドープ条件のより良好な制御を可能にするＭＢＥ（分子線エピタキシ）およびＣＢＥ（化学ビームエピタキシ）の金属触媒作用などの研究が、この技法を補完してきた。しかし、そのようなタイプの方法では、ナノワイアの位置決め、構成、および分布の制御を得るのは非常に困難である。
前述の問題のないこのボトムアップ式の手法の代替法は、トップダウン式の手法を使用することからなる。たとえば、そのような手法は、非特許文献１に記載されている。この処理で具体的には、水平および垂直に分布させたシリコンナノワイアのマトリックスを利用するマルチチャネル電界効果トランジスタを得ることができる。これを行うため、第１のステップは、エピタキシによって、絶縁体上半導体またはＳＯＩ（シリコンオンインシュレータ）タイプの基板上に薄層のスタックから構成される超格子を成長させることからなる。たとえば、スタックは、ＳｉＧｅなどの第１の材料ベースの層とＳｉなどの第２の材料ベースの層とを交互にすることによって形成される。次いで、電子ビームリソグラフィによって、次いで異方性エッチング、次いで等方性および選択性エッチングの連続ステップによって、ナノワイアマトリックスが得られる。
しかし、この処理にも特定の難点がある。実際には、得られるナノワイアの密度は、「ピッチ」、すなわちウェーハに平行な方向の２つのワイア間の間隔によって制限される。したがって、間隔を低減させるには、フォトリソグラフィより良好な分解能を提供する電子ビームリソグラフィ（もしくは「イービーム（ｅｂｅａｍ）」リソグラフィ）または任意の他の最新式リソグラフィ技法（たとえば、極紫外線ＥＵＶリソグラフィなど）を使用することが不可欠である。しかし、電子ビームリソグラフィの場合、近接効果（電子の後方散乱）のため、ナノワイア間の距離を引き続き低減させるのは困難であると思われる。こうしてナノワイア間の間隔が比較的広いので、固定寸法のナノワイアマトリックスに対して解放される電流密度の増大は困難になる。したがって、この制限は大きな欠点をもたらし、というのは、ナノワイアマトリックストランジスタへの関心はまさに、特に従来のプレーナトランジスタに関して、単一のナノワイアによって解放される低電流密度を補償する高い電流密度を得るために高いナノワイア密度を求めることにあるからである。
この間隔の問題は、スペーサを利用してワイアの列を２倍またさらには４倍にすることによって解決することができる。そのような技法について具体的には、非特許文献２に記載されている。しかし、そのような技法は追加のステップを含み、処理をかなり複雑にする。
さらに、３次元構造を得るための上述のトップダウン式の手法では、カーボンナノチューブなどのナノチューブを組み込むことができず、ナノチューブは、成長によってのみ得られる。カーボンナノチューブを水平に組み込んだ一例が、特許文献１に記載されている。同文献によれば、ＣＮＴは基板の平面内に構成される。したがって、この技法では、３次元ＣＮＴを得ることはできない。
国際公開第２００７／１２６４１２号 国際公開第２００６／０１０６８４号
「Ｎｏｖｅｌ ３Ｄ ｉｎｔｅｇｒａｔｉｏｎ ｐｒｏｃｅｓｓ ｆｏｒ ｈｉｇｈｌｙ ｓｃａｌａｂｌｅ Ｎａｎｏ−Ｂｅａｍ ｓｔａｃｋｅｄ ｃｈａｎｎｅｌｓ ＧＡＡ （ＮＢＧ） ＦｉｎＦＥＴｓ ｗｉｔｈ ＨｆＯ２／ＴｉＮ ｇａｔｅ ｓｔａｃｋ」（Ｅｒｎｓｔら、ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ ＩＥＤＭ、９９７〜９９９頁，Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ２００６） 「Ｓｕｂ−２０ｎｍ ＣＭＯＳ ＦｉｎＦＥＴ Ｔｅｃｈｎｏｌｏｇｉｅｓ」（Ｃｈｏｉら、ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．、４２１頁、２００１年） 「Ｓｅｌｆ ａｓｓｅｍｂｌｅｄ ｍｏｎｏｌａｙｅｒｓ ｏｎ ｓｉｌｉｃｏｎ ｆｏｒ ｍｏｌｅｃｕｌａｒ ｅｌｅｃｔｒｏｎｉｃｓ」（Ａｓｗａｌら、Ａｎａｌｙｔｉｃａ ｃｈｉｍｉｃａ ａｃｔａ ２００５） 「Ｅｌｅｃｔｒｏｌｅｓｓ ｄｅｐｏｓｉｔｉｏｎ ａｎｄ ｅｌｅｃｔｒｉｃａｌ ｒｅｓｉｓｔｉｖｉｔｙ ｏｆ ｓｕｂ−１００ ｎｍ Ｃｕ ｆｉｌｍｓ ｏｎ ＳＡＭｓ： Ｓｔａｔｅ ｏｆ ｔｈｅ ａｒｔ」（Ｇｌｉｃｋｍａｎら、Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｉｎｇ ８４ （２００７） ２４６６−２４７０）
この状況において、本発明の目的は、前述の問題のない半導体構造を提供すること、そしてボトムアップ式の手法に従って３次元ナノワイアまたはカーボンナノチューブなどのナノチューブを組み込み、高密度のナノワイアまたはナノチューブを得られるようにすることである。
この目的のため、本発明は、
− 支持体と、
− 前記支持体上に構築された少なくとも１つのブロックとを含み、前記ブロックが、
第１の半導体材料ベースの層と前記第１の半導体材料とは異なる第２の半導体材料ベースの層とを交互に含むスタックであって、前記第１の半導体材料ベースの前記層が前記第２の半導体材料ベースの層より大きな寸法を有し、したがって前記スタックが横方向の歯状のプロファイル（ｔｏｏｔｈ ｐｒｏｆｉｌｅ）を有する、スタックと、
前記スタックが実質的に平坦な横方向の表面を有するように、前記歯状のプロファイルによって形成された空間を充填する複数のスペーサであって、前記第１の半導体材料とは異なる第３の材料から作られ、したがって前記ブロックの側面のそれぞれが、前記第１の材料ベースの横方向のバンドと前記第３の材料ベースの横方向のバンドとを交互に有する、スペーサとを含み、
前記ブロックの側面の少なくとも１つが、前記第１の半導体材料ベースの横方向のバンド上で排他的に、または前記第３の材料ベースの横方向のバンド上で排他的に、ナノチューブまたはナノワイアの成長を促進する材料によって部分的に覆われ、ナノチューブまたはナノワイアの成長を促進する前記材料が、前記第１の半導体材料ベースの横方向のバンドを排他的に、または前記第３の材料ベースの横方向のバンドを排他的に被覆する、半導体構造を提案する。
本発明のために、少なくとも１つの２材料垂直側面（水平基板に対して）を含むナノ構造が得られる。言い換えれば、この垂直側面は、２つの異なる材料、通常Ｓｉなどの半導体材料（第１の半導体材料）およびたとえば窒化物Ｓｉ３Ｎ４などの絶縁材料（第３の材料）から作られる交互のバンドから構成される。異なる材料のこれらの交互のバンドにより、たとえばシリコンナノワイアを成長させる金粒子（ナノドット）の形で、１列のバンド（たとえば、第１の材料であるＳｉのバンド）を、ナノチューブまたはナノワイアの成長のための触媒材料で被覆することができる。この触媒被覆は選択的であり、言い換えれば、触媒材料は、第１の材料から作られる第１の列のバンドだけを被覆し、スペーサを形成する第３の材料から作られるバンドを被覆しない。この被覆は、たとえば、シリコン表面の機能化によって、またはシリコン表面をシリコン処理すること（すなわち、ＮｉＳｉの形成）によって得ることができる。そのような構造により、垂直で横方向の表面からいくつかの高さでナノワイアまたはナノチューブを成長させることができる。
スペーサ（たとえば、金属スペーサ）によって形成されたバンド上で選択的に触媒被覆を行うことも可能であることに留意されたい。次いでこれらの触媒被覆を、金属スペーサ上の電解堆積によって得ることができる。
通常、２材料表面により、２つの材料のうちの１つをベースとするバンド上だけに触媒を堆積させることができ、次いで垂直の横方向の表面からナノワイアまたはナノチューブを成長させることができる。本発明による構造では、リソグラフィステップ（前述の非特許文献１参照）をなくすことによって、ナノワイアまたはナノチューブを成長させてマトリックスを得ることができる。このようにして、この構造により、間隔をはるかに低減させたナノワイア（リソグラフィを利用する処理に関する通常８０ｎｍに対して１０ｎｍ）を組み込むことができる。したがって、この構成により、ナノワイア組込み密度、および固定寸法のマトリックスによって解放される電流密度を増大させることができる。
本発明による構造はまた、個別に、またはすべての技術的に可能な組合せに従って考慮される、以下の特徴の１つまたは複数を有しうる。
− 材料は、ナノチューブまたはナノワイアの成長のための触媒材料である。
− 本発明による構造は互いに対向する２つのブロックを含み、したがってナノチューブまたはナノワイアの成長を促進する前記材料で被覆された前記２つのブロックの横方向のバンドが互いに対向する。
− 前記２つのブロックは複数のナノワイアまたはナノチューブによって接続され、前記ナノワイアまたは前記ナノチューブはそれぞれ、ナノチューブまたはナノワイアの成長を促進する材料で被覆された第１のブロックの横方向のバンドを、ナノチューブまたはナノワイアの成長を促進する材料で被覆された、前記第１のブロックの横方向のバンドに対向する第２のブロックの横方向のバンドに接続する。
− ナノチューブまたはナノワイアの成長を促進する前記材料は、前記バンドに沿って間隔をあけて配置された粒子または「ナノドット」の形で、前記横方向のバンドを部分的に被覆する。
− 前記第１の半導体材料ベースの前記層および／または前記第２の半導体材料ベースの前記層の厚さは、１０〜５０ｎｍの間である。
− 前記第１の半導体材料はＳｉであり、前記第２の半導体材料はＳｉＧｅである。
− 前記スペーサは絶縁材料から作られ、ナノチューブまたはナノワイアの成長を促進する前記材料は、前記第１の半導体材料ベースの横方向のバンドを排他的に被覆する。
− 前記スペーサは、ＨＴＯ（高熱酸化物）ＳｉＯ２などの第１の誘電体材料から作られる第１の部分およびＳｉ３Ｎ４タイプの窒化シリコンなどの第２の誘電体材料から作られる第２の部分によって形成され、前記第２の誘電体材料は、横方向のバンドの前記第３の材料に対応する。
− 前記スペーサの前記第３の材料は金属であり、ナノチューブまたはナノワイアの成長を促進する前記材料は、前記金属ベースの横方向のバンドを排他的に被覆する。
− 前記支持体は、ＳＯＩ（シリコンオンインシュレータ）、Ｓｉ、またはＧｅ基板などの半導体層を含む基板である。
本発明の別の目的は、
− 支持体と
− 前記支持体上に構築された少なくとも１つのブロックとを含み、前記ブロックが、
第１の半導体材料ベースの層と前記第１の半導体材料とは異なる第２の半導体材料ベースの層とを交互に含むスタックであって、前記第１の半導体材料ベースの前記層が前記第２の半導体材料ベースの層より大きな寸法を有し、したがって前記スタックが横方向の歯状のプロファイルを有する、スタックと、
前記スタックが実質的に平坦な横方向の表面を有するように、前記歯状のプロファイルによって形成された空間を充填する複数のスペーサであって、前記第１の半導体材料とは異なる第３の材料から作られ、したがって前記ブロックの側面のそれぞれが、前記第１の材料ベースの横方向のバンドと前記第３の材料ベースの横方向のバンドとを交互に有する、スペーサとを含む、半導体構造を製作する方法において、
前記第１の半導体材料ベースの横方向のバンド上で排他的に、または前記第３の材料ベースの横方向のバンド上で排他的に、前記ブロックの側面の少なくとも１つを、ナノチューブまたはナノワイアの成長を促進する材料で部分的に被覆するステップを含み、前記被覆するステップが選択的であり、したがってナノチューブまたはナノワイアの成長を促進する前記材料が、前記第１の半導体材料ベースの横方向のバンドを排他的に、または前記第３の材料ベースの横方向のバンドを排他的に被覆する、方法である。
本発明による方法はまた、個別に、またはすべての技術的に可能な組合せに従って考慮される、以下の特徴の１つまたは複数を有しうる。
− ナノチューブまたはナノワイアの成長を促進する材料は、ナノチューブまたはナノワイアの成長のための触媒材料である。
− 前記被覆するステップは、前記第１の半導体材料ベースの横方向のバンドに対する機能化ステップであり、その後に、機能化したバンド上に金属を堆積させるステップが続く。
− 前記第１の半導体材料はシリコンであり、前記被覆するステップはシリコン処理ステップである。
− 前記第３の材料は金属であり、前記被覆するステップは、前記第３の材料ベースの横方向のバンド上に金属を電解堆積させるステップである。
− 本発明による方法は、
支持体上に半導体層のスタックを形成するステップであって、前記スタックが、第１の半導体材料ベースの層と前記第１の半導体材料とは異なる第２の半導体材料ベースの層とを交互に積み重ねて含み、またその側面に、前記第２の半導体材料ベースの溝および前記第１の半導体材料ベースの突出部分によって形成された歯状のプロファイルを含む、ステップと、
前記歯状プロファイルによって形成された溝を充填するスペーサを製作するステップとを含み、
− 前記スペーサが絶縁スペーサであり、前記スペーサを製作するステップが、
歯状のプロファイルを有するスタック上に第１の誘電体材料をコンフォーマルに堆積させるステップと、
第２の誘電体材料を堆積させるステップと、
第１の誘電体材料に対して第２の誘電体材料を選択的かつ部分的に除去するステップとを含む。
本発明の別の目的は、それぞれトランジスタチャネルを形成する複数のナノワイアまたはナノチューブを含む、本発明による構造を組み込むトランジスタである。
本発明の他の特徴および利点は、添付の図を参照すれば、決して限定する目的ではなく例示を目的とする以下の記載から明らかになるであろう。
本発明の第１の実施形態による半導体構造を示す図である。 図１からの半導体構造のブロックの１つの側面図である。 図１に示す半導体構造を製作する方法の異なるステップを示す図である。 図１に示す半導体構造を製作する方法の異なるステップを示す図である。 図１に示す半導体構造を製作する方法の異なるステップを示す図である。 図１に示す半導体構造を製作する方法の異なるステップを示す図である。 図１に示す半導体構造を製作する方法の異なるステップを示す図である。 図１に示す半導体構造を製作する方法の異なるステップを示す図である。 図１に示す半導体構造を製作する方法の異なるステップを示す図である。 図１に示す半導体構造を製作する方法の異なるステップを示す図である。 図１に示す半導体構造を製作する方法の異なるステップを示す図である。 本発明の第２の実施形態による半導体構造を示す図である。 図４からの半導体構造のブロックの１つの側面図である。
すべての図で、共通の要素を同じ参照番号で記載する。
以下では直交記号［ｏ，ｉ，ｊ，ｋ］を参照する。平面［ｏ，ｉ，ｋ］は紙面を画定し、ベクトルｊは紙面に垂直である。
図１は、本発明の第１の実施形態による半導体構造１００を示す。
構造１００は、
− 支持体１０１であって、
たとえばシリコンベースの第１の半導体層１０２を含み、その上に
埋設されたＳｉＯ２ベースの酸化物層などの絶縁層１０３が構築される、支持体１０１と、
− 水平方向ｉに沿って間隔をあけて配置された２つの半導体ブロック１０４および１０５とを含む。
平面［ｏ，ｉ，ｊ］は、支持体１０１の水平面に対応する。
２つのブロック１０４および１０５はそれぞれ同一の構造を有し、垂直方向ｋに沿って積み重ねた層のスタックを含む。このスタックは、たとえばＳｉなどの第１の半導体材料ベースの１０６１、１０６２、および１０６３で示す層と、第１の半導体材料とは異なるたとえばＳｉＧｅなどの第２の半導体材料ベースの１０７１、１０７２、および１０７３で示す層とから交互に形成される。第２の材料は、第１の材料に対して選択的にエッチングできるように優先的に選択される。２つのブロック１０４および１０５はそれぞれ、たとえばＳｉ３Ｎ４のハードマスク上層１１７をさらに含む。
第１の半導体材料ベースの層１０６１、１０６２、および１０６３ならびに第２の半導体材料ベースの層１０７１、１０７２、および１０７３は通常、方向ｋに沿って１０〜５０ｎｍの間の厚さを有する。
第１の半導体材料ベースの層１０６１、１０６２、および１０６３の方向ｉに沿った長さは、第２の半導体材料ベースの層１０７１、１０７２、および１０７３の長さより長くなるように選択され、したがって交互の層１０６１、１０６２、および１０６３ならびに交互の層１０７１、１０７２、および１０７３は、歯状または凹んだ横方向のプロファイルを有する。図１では、このプロファイルを破線１０８で示す。
その結果、各ブロック１０４および１０５は、その２つの側面１１０および１１１のそれぞれに、ＳｉＧｅの「溝」とＳｉの突出する起伏部分（ｒｅｌｉｅｆ ｐａｒｔ）とを有する歯状のプロファイルを含む。したがって、各ブロック１０４および１０５は組織化された垂直のトポグラフィを有し、Ｓｉ層およびＳｉＧｅ層の厚さを介して寸法が制御される。歯状のプロファイル１０８によって形成された空間１０９は、それぞれの側面１１０および１１１で、それぞれ絶縁スペーサ１１２１、１１２２、および１１２３（側面１１０）によって、また絶縁スペーサ１１３１、１１３２、および１１３３（側面１１１）によって完全に充填される。ここでは、スペーサは、Ｓｉ３Ｎ４タイプの窒化シリコンなどの誘電体材料から作られた実質的に平行６面体の棒の形で作られる。後に図３ａ〜３ｉを参照して説明する製造方法に関連する技術上の理由で、ＨＴＯタイプのＳｉＯ２などの別の誘電体材料で作られる層１１４によって、スペーサを部分的に包むこともできる。
図２は、ブロック１０４の側面１１１の平面［Ｏ，ｊ，ｋ］に沿った図を示す。この面１１１は、第１の半導体材料（通常Ｓｉ）ベースの１１５１、１１５２、および１１５３で示すバンドと、Ｓｉ３Ｎ４タイプの窒化シリコンなどの誘電体材料ベースの１１６１、１１６２、および１１６３で示すバンドとを交互に含む。
第１の半導体材料ベースのバンド１１５１、１１５２、および１１５３は、ナノチューブ（通常、ＣＮＴカーボンナノチューブ）またはナノワイア（通常、Ｓｉナノワイアなどの半導体ナノワイア）の成長を促すことができる触媒材料で被覆される。この被覆は、粒子１１８またはナノドットの形をとる。たとえば、Ｓｉナノワイアの成長にとって優れた触媒を構成するＡｕ粒子（Ｓｉベースのバンド１１５１、１１５２、および１１５３を被覆する）を利用することができる。構造１００を得る方法についての説明で後に分かるように、このナノドット１１８の被覆は、たとえば、Ｓｉ表面の機能化によって得ることができる。２つのタイプのバンド１１５１、１１５２、および１１５３（Ｓｉ）ならびに１１６１、１１６２、および１１６３（絶縁）に対して２つの異なる材料を有することで、バンド１１６１、１１６２、および１１６３を被覆することなく、バンド１１５１、１１５２、および１１５３を触媒材料で選択的に被覆できることに留意されたい。
次いで、これらの粒子１１８を利用して、ブロック１０４の横方向の表面１１１とブロック１０５の横方向の表面１１０との間に存在する閉じ込められた構造内で、ナノワイア１１９の水平の成長を実施する。本発明による構造のため、ナノワイアの垂直のスタック（方向ｋに沿って）だけでなくナノワイアの水平の分布（方向ｊに沿って）も得ることができ、したがってナノワイアの３次元構成が得られることに留意されたい。したがって、この構造により、具体的には、水平および垂直に分布されたシリコンナノワイアのマトリックスを利用するマルチチャネル構造を得ることができ、マルチチャネル電界効果トランジスタを製作することができる。
第１に、本発明による構造１００により、ナノワイア／ナノチューブの成長触媒または前駆体を２材料の垂直な横方向の表面上に堆積させることができ、次いで２つのブロック１０４および１０５の横方向の表面１１１および１１０に存在する閉じ込められた空間内にナノワイア／ナノチューブを成長させることができる。
上述の製作方法は、より具体的にはＳｉナノワイアの製作に関するが、本発明による構造では、より一般的に、他の半導体（通常、Ｇｅ、ＳｉＧｅ、ＧａＡｓ）または金属材料ベースのナノワイアのスタックだけでなくナノチューブ（グラフェン、Ｓｉ）も製作することができる。
上述の本発明による構造１００は、ナノワイアがトランジスタチャネルであるマルチチャネルトランジスタの製作に関して、特に興味深い応用例に適用される。したがって、図１に示す構造１００から、各ナノワイア１１９の周りにゲート酸化物を製作することが可能である。このゲート酸化物は、たとえば、ナノワイア１１９のシリコンの酸化によって、または誘電体層（たとえば、ＨｆＯ２）の堆積によって得ることができる。酸化物層の厚さは通常、少なくとも２ｎｍに等しい。次いで、ナノワイア１１９のゲート酸化物間に存在する体積を充填するゲートオールアラウンドを製作することができる。このゲートオールアラウンドの堆積は、たとえば、ドープポリシリコン、または金属とドープポリシリコンの混合物の堆積によって得ることができる。ゲート堆積方法は、たとえば、ナノワイア１１９のアセンブリを被覆するコンフォーマルな堆積を得るために使用されるＣＶＤ（化学的気相成長）タイプの方法である。
図３ａ〜３ｉは、図１に示す半導体構造１００を製作する方法の異なるステップを示す。
図３ａに示すこの方法の第１のステップは、絶縁体上半導体タイプとなりうる、基板上に薄層を積み重ねるステップからなり、第１の半導体層２０１、たとえばシリコンベース層を含み、その上に絶縁層２０２、たとえばＳｉＯ２ベースの埋設された酸化物層が構築され、それ自体が第２の半導体層２０３によって覆われる。ここでは、この第２の半導体層２０３は、Ｓｉなどの第１の半導体材料ベースである。
次いで、第１の半導体材料Ｓｉベースの２０３、２０４２、および２０４４で示す層と、第１の材料とは異なるＳｉＧｅなどの第２の材料ベースの２０４１、２０４３、および２０４５で示す層とを交互にすることによって形成されたスタック２０５が製作される。第２の材料は、第１の材料に対して選択的にエッチングできる可能性が高い材料である。
層２０４１，．．．，２０４５は、たとえば、第２の半導体層２０３からのいくつかの連続するエピタキシから形成された半導体層である。
スタック２０５が作られた後、ハードマスク層２０８が堆積され、この層は、たとえば、Ｓｉ３Ｎ４などの誘電体材料ベースであり、またはスタック２０５をたとえばプラズマエッチングなどのエッチングから保護できる別の材料ベースである。次いで、図示しないが感光性樹脂層、たとえばポリイミドベースの樹脂がハードマスク層２０８上に堆積され、トレンチを製作する少なくとも１つのパターンを含む樹脂マスクが、たとえばフォトリソグラフィ方法（「ディープＵＶ」リソグラフィとして知られている）によって樹脂層内に画定される。本発明による方法は標準的なリソグラフィ方法を利用すること、そしてより良好な分解能を提供する電子ビームリソグラフィを利用する必要はないことに留意されたい。
次いで（図３ｂ）、ハードマスク層２０８上で異方性エッチング、たとえばＣＨ２Ｆ２＋ＨｅＯ２＋ＣＦ４ベースのプラズマエッチングが実施される。
次いで本発明では、ハードマスク２０８の下に位置する層２０３、２０４１，．．．，２０４５をエッチングしてハードマスク２０８のパターンをスタック２０５内に複写するステップを実施する。エッチングは異方性エッチングであり、たとえばＨＢｒ＋Ｃｌ＋ＨｅＯ２ベースのプラズマを使用して実施される。
図３ｂは、スタック２０５の異方性エッチングを行い、それぞれＳｉおよびＳｉＧｅの交互の層２０３、２０４１，．．．，２０４５を含む２つのスタック２１１および２１２に分離した後に得られるトレンチ２１０を示す。
次いで、それぞれのスタック２１１および２１２上で第２のエッチング（図３ｃ）が実施される。この第２のエッチングは等方的かつ選択的であり、したがって層２０３、２０４１，．．．，２０４５の一部をスタック２１１および２１２から部分的に除去する。この場合、たとえば第２の材料（ＳｉＧｅ）ベースの層２０４１、２０４３、および２０４５が除去される。したがってここでは、エッチングは、第１の半導体材料Ｓｉに対して選択的な第２の半導体材料ＳｉＧｅの等方性エッチングである。そのようなエッチングは、たとえばＣＦ４＋Ｏ２ベースのプラズマを使用して実施することができる。スタック２１１および２１２の頂部はハードマスク２０８によって保護されるので、第２のエッチングにより、第２の材料（ＳｉＧｅ）ベースの層２０４１、２０４３、および２０４５のうちのそれぞれのスタック２１１および２１２の側面の部分を、スタック２１１および２１２の側面または横方向の面で除去することができる（図３ｃ）。第１の半導体材料Ｓｉベースの層２０３、２０４２、および２０４４の全長は、第２の半導体材料ＳｉＧｅベースの層２０４１、２０４３、および２０４５の全長より長い。
その結果、第２のエッチングステップ後、それぞれのスタック２１１および２１２は、その側面またはそのそれぞれの横方向の面に、第２の半導体材料ＳｉＧｅベースの「溝」２１３および第１の半導体材料Ｓｉベースの突出部分２１４によって形成された歯状のプロファイルを含む。
図３ｄに示す次のステップは、スタック２１１および２１２の周辺部を覆い、後のエッチングステップ中にスタック２１１および２１２を保護するのに使用される（障壁層）、第１の誘電体材料２１５、たとえばＨＴＯ（高熱酸化物）タイプのＳｉＯ２のコンフォーマルな堆積を実施するステップからなる。
この同じ図３ｄに適合させ、次いで、たとえばＳｉ３Ｎ４の第２の誘電体材料２１６の別の堆積を実施して、スタック２１１および２１２を覆い、第２の半導体材料ＳｉＧｅベースの「溝」２１３を充填する。
次いで、第２の誘電体材料２１６を除去して、第２の半導体材料ＳｉＧｅベースの「溝」２１３内のみでこの材料を保持する。
この除去は、第２のＳｉ３Ｎ４誘電体材料２１６の第１の異方性エッチング（図３ｅ）を介して実施され、たとえばＣＦ４＋ＨＢｒプラズマエッチングによって、第１のＨＴＯ誘電体材料２１５に対して選択的である。この第１のエッチングにより、第２のＳｉ３Ｎ４誘電体材料２１６の上部部分２２０の除去だけでなく、構造２１１および２１２の基部にある水平表面上のこの第２の材料２１６の除去も行うことができる。
次いで（図３ｆ）、たとえばＳＦ６＋ＨＢｒプラズマエッチングによって、第１のＨＴＯ誘電体材料２１５に対して選択的である第２のＳｉ３Ｎ４誘電体材料２１６の等方性エッチングが実施される。このエッチングは、スタック２１１および２１２の横方向の部分２２１上のみで第２のＳｉ３Ｎ４誘電体材料２１６を部分的に除去するように実施される。したがって、スペーサ２１７が形成され、第２の半導体材料ＳｉＧｅベースの「溝」２１３によって形成された空間を充填する。等方性エッチングは、スペーサ２１７が形成された後、それぞれのスタック２１１および２１２がその側面に、新しい平坦なまたは実質的に平坦な表面を含むようなエッチングである。
したがって、図３ｆに示すステップでは、Ｓｉ３Ｎ４およびＨＴＯベースの絶縁スペーサ２１７を製作することができる。したがって、スタック２１１および２１２の平坦な横方向の表面上に、絶縁バンド（Ｓｉ３Ｎ４＋ＨＴＯ）および半導体バンド（Ｓｉ）が交互に作製される。
図３ｇに適合させ、層２０２上、第１の半導体材料Ｓｉベースの層２０３、２０４２、および２０４４の側面上、また層２０８の上部部分上に依然として存在する第１の誘電体ＨＴＯ材料２１５の残りが除去される。この除去は、たとえばＨＦ清浄によって得ることができる。
図３ｈに示すステップは、一方のＳｉおよび他方のＨＴＯ／窒化物の２材料構造の反応選択性を有利に利用するステップからなり、ナノワイアの成長を促進できる触媒をＨＴＯ／窒化物上ではなくシリコン上に選択的に堆積させ、ここで、Ｓｉは半導体であり、ＨＴＯ／窒化物は絶縁体である。次いで、シリコン表面の機能化のため、この堆積が実施される。機能化とは、１つまたは複数の化学分子を横方向のシリコンバンド上に取り付けるまたは接合する動作を指すと理解される。この機能化の目的は、Ｓｉバンドに特定の特性を与えることである（この例では、ナノワイア／ナノチューブの後の成長を促進すること）。
機能化は、ＨＴＯ／窒化物バンドを覆うことなく、Ｓｉバンドに粒子またはナノドット２１８（たとえば、Ａｕ）を敷くステップからなる。
実際には、天然のＳｉＯ２（厚さ１ｎｍ程度）の薄層がＳｉ層上に形成されることが最も多く、したがって、Ａｕ被覆はＳｉＯ２上に実施されるはずである。
天然のＳｉＯ２バンドの機能化（または表面的な化学特性の修正）は、自己集合膜またはＳＡＭＳ（自己集合単分子層）を堆積させるステップからなる。このタイプの機能化については、非特許文献３に具体的に記載されている。ＳＡＭを形成するのに利用される分子は通常、疎水性の表面基および親水性のアンカー基から構成され、どちらもアルキル鎖によって接続される。主に疎水鎖間に存在するファンデルワールス相互作用のため、鎖は、濃度の高い組織化された構造を形成する表面に対して直角に配置される傾向がある。
第１に、その天然の酸化物層に覆われたＳｉ表面を清浄にして（たとえばＲＣＡタイプの化学清浄を介して）、表面上に−ＯＨ基を作製し、良好な接合を得ることができる。これらの水酸基の存在により、表面では親水性が非常に高くなり、薄い水膜が自然に貯留される。
清浄したバンドの存在下で、シランの分子（通常トリクロロシランＲＳｉＣｌ３であり、この化学式で、Ｒは疎水性の表面基で終わるアルキル鎖である）が配置され、これらの親水性のアンカー基（Ｓｉ−Ｃｌ３）を水層の方へ自発的に位置決めし、一方アルキル鎖（疎水性）の先端は離れていく傾向がある。
水層はＳｉ−Ｃｌ３基を加水分解して、トリヒドロシロキサンＳｉ−（ＯＨ）３の先端を形成する。
液体薄層の存在により、分子の平面移動を可能にし、したがって分子がともに近づき、隣接する分子間の縮合反応を促進する傾向がある。分子間にＳｉ−Ｏ−Ｓｉ結合が生成され、したがって２次元分子層を形成する。基板と形成された膜との間に、同じ架橋反応が生じる。したがって、ＳｉＯ２表面上に共有結合されたシランの単分子層が得られる。
次いで、アルキル基の端部では、チオールなどの基（たとえば、ＳＨ）が固定され得る。このチオール基は、Ａｕとの反応性が非常に高く、したがって、既に処理した表面上に金を堆積させることによって、金−硫黄の共有結合が得られる。
金の堆積は、ＨＴＯ／窒化物のバンド上ではなく、天然のＳｉＯ２のバンド上で選択的に行われる（−ＯＨ基は表面に生成されない）。適切なＡｕ濃度を選択することによって、Ａｕナノドットの個別の堆積を半導体バンド上で行うことができ、このようにして、Ｓｉバンドに粒子またはナノドット２１８を敷くことができる。非特許文献４では、ＳＡＭ上で金属堆積を実施する様々な例について記載している。堆積は通常、個別のアイランドの形で行われる。ＳＡＭ上の金属の堆積は、無電解タイプの電流供給を用いない酸化還元、電気メッキ、またはコロイド状粒子堆積方法などの様々な技法によって得ることができる。
上記は、天然の酸化物の機能化に関するが、天然のＳｉＯ２層の形成を経ることなくＳｉバンドを直接機能化することも可能である。
さらに、Ａｕなどの他の金属を接合することが可能である。たとえば、Ｎｉ、Ｃｏ、Ｐｔ、Ｐｄ、Ｒｈ、Ｒｕ、Ｆｅ、Ａｌ、Ａｇ、またはＣｕなどの金属の接合を考慮することができる。
図３ｈに示す機能化ステップは、シリコン処理ステップに置き換えることができ、このようにして、横方向のＳｉバンド上で、ＮｉＳｉまたはＰｔＳｉタイプの被覆が生成される。トランジスタの能動部分の接触抵抗を低減させるために金属シリサイドを使用することが知られている。シリサイドアイランド形成は、当業者には知られている現象である。ここでは、シリコン処理を利用して、ナノチューブまたはナノワイアの成長を促進できるＮｉＳｉまたはＰｔＳｉ金属触媒被覆を製作する。これを行うため、ＮｉまたはＰｔの金属層を堆積させることから開始し、次いでアニールを実施してＮｉＳｉまたはＰｔＳｉ合金を得ることができる。
次いで、残りのＮｉまたはＰｔ（すなわち、Ｓｉと反応していない）、ならびにＨＴＯ／窒化物の絶縁バンド上に堆積させたＮｉまたはＰｔが、化学清浄によって除去される。
金属粒子２１８の被覆もまた、Ｓｉバンド上の金属の電気化学的堆積によって得られうる。
次いで、図３ｉに示すステップは、それぞれスタック２１１および２１２の平坦な横方向のＳｉ表面上に位置する２つのナノドット２１８を接続するナノワイア（通常、Ｓｉナノワイア）２１９の成長を実施するステップからなる。説明を明らかにするために、図３ｉは、互いに対向する２つのナノドット２１８のそれぞれを接続するナノワイア２１９を示す。成長は偶発的であるが、ナノワイアが互いに対向する２つのナノドットを接続する確率は比較的小さいことに留意されたい。通常、したがってナノワイアの成長により、２つのブロック２１１および２１２を接続することができるが、ナノワイアは必ずしも互いに対向する２つのナノドットを接合するわけではなく、また必ずしも基板と完全に平行であるわけではない。平行なナノワイアを得るための１つの解決策は、ナノワイアに好ましい結晶成長軸を利用するステップを構成することができる。この成長は、ＶＬＳ−ＣＶＤ（気相−液相−固相−化学的気相成長）処理によって、またはナノワイアの成長を可能にする任意の他の処理によって実施することができる。その結果、構造１００は、図１に示す構造と同一になる（図１の粒子１１８は図３ｉの粒子２１８に対応し、図１のナノワイア１１９は図３ｉのナノワイア２１９に対応する）。
図４は、本発明の第２の実施形態による半導体構造３００を示す。
構造３００は、
− 支持体３０１であって、
たとえばシリコンベースの第１の半導体層３０３を含み、その上に
埋設されたＳｉＯ２ベースの酸化物層（ＢＯＸ）などの絶縁層３０２が構築される、支持体３０１と、
− 水平方向ｉに沿って間隔をあけて配置された２つの半導体ブロック３０４および３０５とを含む。
平面［ｏ，ｉ，ｊ］は、支持体３０１の水平面に対応する。
２つのブロック３０４および３０５はそれぞれ同一の構造を有し、垂直方向ｋに沿って積み重ねた層のスタックを含む。このスタックは、たとえばＳｉなどの第１の半導体材料ベースの３０６１、３０６２、および３０６３で示す層と、第１の半導体材料とは異なるたとえばＳｉＧｅなどの第２の半導体材料ベースの３０７１、３０７２、および３０７３で示す層とから交互に形成される。第２の材料は、第１の材料に対して選択的にエッチングできるように優先的に選択される。
２つのブロック３０４および３０５はそれぞれ、たとえばＳｉ３Ｎ４のハードマスク上層３１７をさらに含む。
第１の半導体材料ベースの層３０６１、３０６２、および３０６３ならびに第２の半導体材料ベースの層３０７１、３０７２、および３０７３は通常、方向ｋに沿って１０〜５０ｎｍの間の厚さを有する。
第１の半導体材料ベースの層３０６１、３０６２、および３０６３の方向ｉに沿った長さは、第２の半導体材料ベースの層３０７１、３０７２、および３０７３の長さより長くなるように選択され、したがって交互の層３０６１、３０６２、および３０６３ならびに交互の層３０７１、３０７２、および３０７３は、歯状または凹んだ横方向のプロファイルを有する。図４では、このプロファイルを破線３０８で示す。
その結果、各ブロック３０４および３０５は、その２つの側面３１０および３１１のそれぞれに、ＳｉＧｅの「溝」とＳｉの突出する起伏部分とを有する歯状のプロファイルを含む。したがって、各ブロック３０４および３０５は組織化された垂直のトポグラフィを有し、Ｓｉ層およびＳｉＧｅ層の厚さを介して寸法が制御される。歯状のプロファイル３０８によって形成された空間３０９は、それぞれの側面３１０および３１１で、それぞれ金属スペーサ３１２１、３１２２、および３１２３（側面３１０）によって、また金属スペーサ３１３１、３１３２、および３１３３（側面３１１）によって完全に充填される。ここでは、スペーサは、Ｃｏ、Ｎｉ、またはＣｕなどの金属材料から作られた実質的に平行６面体の棒の形で作られる。
図５は、ブロック３０４の側面３１１の平面［Ｏ，ｊ，ｋ］に沿った図を示す。この面３１１は、第１の半導体材料（通常Ｓｉ）ベースの３１５１、３１５２、および３１５３で示すバンドと、金属材料ベースの３１６１、３１６２、および３１６３で示すバンドとを交互に含む。
金属材料ベースのバンド３１６１、３１６２、および３１６３は、ナノチューブまたはナノワイアの成長を促すことができる金属触媒材料で被覆される。この被覆は、金属粒子３１８の形をとる。たとえば、Ｓｉナノワイアの成長にとって優れた触媒を構成するＡｕ粒子を利用することができ、またはカーボンナノチューブの成長のためにＮｉもしくはＦｅ粒子を利用することができる。金属粒子３１８の被覆は、たとえば金属バンド上の金属の電解堆積によって得ることができる。２つのタイプのバンド３１５１、３１５２、および３１５３（Ｓｉ）ならびに３１６１、３１６２、および３１６３（金属、したがってＳｉより良好な導体）に対して２つの異なる材料を有することで、バンド３１５１、３１５２、および３１５３を被覆することなく、触媒材料のバンド３１６１、３１６２、および３１６３を電解堆積によって選択的に被覆できることに留意されたい。
次いで、これらの粒子３１８を利用して、ブロック３０４の横方向の表面３１１とブロック３０５の横方向の表面３１０との間に存在する閉じ込められた構造内で、ナノワイア３１９の水平の成長を実施する。
ＢＯＸ絶縁層３０２により、第１の半導体層３０３によって形成された基板からナノワイア３１９をより良好に絶縁することができる。
Ａｕ粒子を利用して、カーボンナノチューブの成長を阻止することもできる。この実施形態によれば、Ａｕ粒子は触媒として作用せず、カーボンナノチューブは、Ａｕで覆われていないバンド３１５１、３１５２、および３１５３（Ｓｉ）上で優先的に成長する。そのような成長処理は、たとえば、特許文献２に記載されている。
もちろん、本発明によるデバイスおよび方法は、図１〜５を参照して、決して限定する目的ではなく例示を目的として説明した実施形態に限定されるものではない。
具体的には、本発明について、２つのナノ構造ブロックを有する構造の場合をより具体的に説明したが、ナノワイアまたはナノチューブが単一の２材料ブロックの横方向のバンドから形成され、そのナノワイアまたはナノチューブアセンブリが、単一の材料から形成された同じブロックにともに接続される、単一の２材料ブロックを有することも可能である。
１００ 半導体構造
１０１ 支持体
１０２ 第１の半導体層
１０３ 絶縁層
１０４ 半導体ブロック
１０５ 半導体ブロック
１０６１ 第１の半導体材料ベースの層
１０６２ 第１の半導体材料ベースの層
１０６３ 第１の半導体材料ベースの層
１０７１ 第２の半導体材料ベースの層
１０７２ 第２の半導体材料ベースの層
１０７３ 第２の半導体材料ベースの層
１０８ 歯状のプロファイル
１０９ 空間
１１０ 側面
１１１ 側面
１１２１ 絶縁スペーサ
１１２２ 絶縁スペーサ
１１２３ 絶縁スペーサ
１１３１ 絶縁スペーサ
１１３２ 絶縁スペーサ
１１３３ 絶縁スペーサ
１１４ 層
１１５１ 第１の半導体材料ベースのバンド、Ｓｉベースのバンド
１１５２ 第１の半導体材料ベースのバンド、Ｓｉベースのバンド
１１５３ 第１の半導体材料ベースのバンド、Ｓｉベースのバンド
１１６１ 誘電体材料ベースのバンド
１１６２ 誘電体材料ベースのバンド
１１６３ 誘電体材料ベースのバンド
１１７ ハードマスク上層
１１８ 粒子、ナノドット
１１９ ナノワイア
２０１ 第１の半導体層
２０２ 絶縁層
２０３ 第２の半導体層、第１の半導体材料Ｓｉベースの層
２０４１ 第２の材料ベースの層
２０４２ 第１の半導体材料Ｓｉベースの層
２０４３ 第２の材料ベースの層
２０４４ 第１の半導体材料Ｓｉベースの層
２０４５ 第２の材料ベースの層
２０５ スタック
２０８ ハードマスク層
２１０ トレンチ
２１１ スタック、構造
２１２ スタック、構造
２１３ 第２の半導体材料ＳｉＧｅベースの「溝」
２１４ 第１の半導体材料Ｓｉベースの突出部分
２１５ 第１のＨＴＯ誘電体材料
２１６ 第２のＳｉ３Ｎ４誘電体材料
２１７ 絶縁スペーサ
２１８ 粒子、ナノドット
２１９ ナノワイア
２２０ 上部部分
３００ 半導体構造
３０１ 支持体
３０２ 絶縁層
３０３ 第１の半導体層
３０４ 半導体ブロック
３０５ 半導体ブロック
３０６１ 第１の半導体材料ベースの層
３０６２ 第１の半導体材料ベースの層
３０６３ 第１の半導体材料ベースの層
３０７１ 第２の半導体材料ベースの層
３０７２ 第２の半導体材料ベースの層
３０７３ 第２の半導体材料ベースの層
３０８ 歯状のプロファイル
３０９ 空間
３１０ 側面
３１１ 側面
３１２１ 金属スペーサ
３１２２ 金属スペーサ
３１２３ 金属スペーサ
３１３１ 金属スペーサ
３１３２ 金属スペーサ
３１３３ 金属スペーサ
３１５１ 第１の半導体材料ベースのバンド
３１５２ 第１の半導体材料ベースのバンド
３１５３ 第１の半導体材料ベースのバンド
３１６１ 金属材料ベースのバンド
３１６２ 金属材料ベースのバンド
３１６３ 金属材料ベースのバンド
３１７ ハードマスク上層
３１８ 金属粒子
３１９ ナノワイア

Claims (19)

  1. 支持体（１０１、３０１）と、
    前記支持体上に構築された少なくとも１つのブロック（１０４、１０５、３０４、３０５）とを含み、前記ブロックが、
    第１の半導体材料ベースの層と前記第１の半導体材料とは異なる第２の半導体材料ベースの層とを交互に含むスタックであって、前記第１の半導体材料ベースの前記層が前記第２の半導体材料ベースの前記層より大きな寸法を有し、前記スタックが横方向の歯状のプロファイルを有する、スタックと、
    前記スタックが実質的に平坦な横方向の表面を有するように、前記歯状のプロファイル（１０８）によって形成された空間を充填する複数のスペーサ（１１２１、１１２２、１１２３、１１３１、１１３２、１１３３、３１２１、３１２２、３１２３、３１３１、３１３２、３１３３）であって、前記スペーサ（１１２１、１１２２、１１２３、１１３１、１１３２、１１３３、３１２１、３１２２、３１２３、３１３１、３１３２、３１３３）が、前記第１の半導体材料とは異なる第３の材料から作られ、前記ブロック（１０４、１０５、３０４、３０５）の側面（１１０、１１１、３１０、３１１）のそれぞれが、前記第１の材料ベースの横方向のバンド（１１５１、１１５２、１１５３、３１５１、３１５２、３１５３）と前記第３の材料ベースの横方向のバンド（１１６１、１１６２、１１６３、３１６１、３１６２、３１６３）とを交互に有する、スペーサ（１１２１、１１２２、１１２３、１１３１、１１３２、１１３３、３１２１、３１２２、３１２３、３１３１、３１３２、３１３３）とを含み、
    前記ブロックの前記側面（１１０、１１１、３１０、３１１）の少なくとも１つが、前記第１の半導体材料ベースの前記横方向のバンド（１１５１、１１５２、１１５３）上で排他的に、または前記第３の材料ベースの前記横方向のバンド（３１６１、３１６２、３１６３）上で排他的に、ナノチューブまたはナノワイア（１１９、３１９）の成長を促進する材料（１１８、３１８）によって部分的に覆われ、ナノチューブまたはナノワイアの成長を促進する前記材料（１１８、３１８）が、前記第１の半導体材料ベースの前記横方向のバンド（１１５１、１１５２、１１５３）を排他的に、または前記第３の材料ベースの前記横方向のバンド（３１６１、３１６２、３１６３）を排他的に被覆する、半導体構造（１００、３００）。
  2. 前記材料が、ナノチューブまたはナノワイア（１１９、３１９）の成長のための触媒材料（１１８、３１８）である、請求項１に記載の半導体構造（１００、３００）。
  3. 前記構造が、互いに対向する２つのブロック（１０４、１０５、３０４、３０５）を含み、ナノチューブまたはナノワイアの成長を促進する前記材料で被覆された前記２つのブロックの前記横方向のバンドが互いに対向する、請求項１または２のいずれか一項に記載の半導体構造（１００、３００）。
  4. 前記２つのブロック（１０４、１０５、３０４、３０５）が複数のナノワイアまたはナノチューブ（１１９、３１９）によって接続され、前記ナノワイアまたは前記ナノチューブ（１１９、３１９）がそれぞれ、ナノチューブまたはナノワイアの成長を促進する前記材料で被覆された第１の前記ブロック（１０４、３０４）の横方向のバンドを、ナノチューブまたはナノワイアの成長を促進する前記材料で被覆された、第１の前記ブロック（１０４、３０４）の前記横方向のバンドに対向する第２の前記ブロック（１０５、３０５）の横方向のバンドに接続する、請求項３に記載の半導体構造（１００、３００）。
  5. ナノチューブまたはナノワイアの成長を促進する前記材料が、前記バンドに沿って間隔をあけて配置された粒子または「ナノドット」（１１８、３１８）の形で、前記横方向のバンドを部分的に被覆する、請求項１から４のいずれか一項に記載の半導体構造（１００、３００）。
  6. 前記第１の半導体材料ベースの前記層および／または前記第２の半導体材料ベースの前記層の厚さが１０〜５０ｎｍの間である、請求項１から５のいずれか一項に記載の半導体構造（１００、３００）。
  7. 前記第１の半導体材料がＳｉであり、前記第２の半導体材料がＳｉＧｅである、請求項１から６のいずれか一項に記載の半導体構造（１００、３００）。
  8. 前記スペーサ（１１２１、１１２２、１１２３、１１３１、１１３２、１１３３）が絶縁材料から作られ、ナノチューブまたはナノワイアの成長を促進する前記材料が、前記第１の半導体材料ベースの前記横方向のバンド（１１５１、１１５２、１１５３）を排他的に被覆する、請求項１から７のいずれか一項に記載の半導体構造（１００）。
  9. 前記スペーサ（１１２１、１１２２、１１２３、１１３１、１１３２、１１３３）が、ＳｉＯ２などの第１の誘電体材料から作られる第１の部分およびＳｉ３Ｎ４タイプの窒化シリコンなどの第２の誘電体材料から作られる第２の部分（１１４）によって形成され、前記第２の誘電体材料が、前記横方向のバンドの前記第３の材料に対応する、請求項８に記載の半導体構造（１００）。
  10. 前記スペーサ（３１２１、３１２２、３１２３、３１３１、３１３２、３１３３）の前記第３の材料が金属であり、ナノチューブまたはナノワイアの成長を促進する前記材料が、前記金属ベースの前記横方向のバンド（３１６１、３１６２、３１６３）を排他的に被覆する、請求項１から７のいずれか一項に記載の半導体構造（３００）。
  11. 前記支持体（１０１、３０１）が、ＳＯＩ、Ｓｉ、またはＧｅタイプの基板などの半導体層を含む基板である、請求項１から１０のいずれか一項に記載の半導体構造（１００、３００）。
  12. 支持体と、
    前記支持体上に構築された少なくとも１つのブロックとを含み、前記ブロックが、
    第１の半導体材料ベースの層と前記第１の半導体材料とは異なる第２の半導体材料ベースの層とを交互に積み重ねて含むスタックであって、前記第１の半導体材料ベースの前記層が前記第２の半導体材料ベースの前記層より大きな寸法を有し、前記スタックが横方向の歯状のプロファイルを有する、スタックと、
    前記スタックが実質的に平坦な横方向の表面を有するように、前記歯状のプロファイルによって形成された空間を充填する複数のスペーサであって、前記第１の半導体材料とは異なる第３の材料から作られ、前記ブロックの側面のそれぞれが、前記第１の材料ベースの横方向のバンドと前記第３の材料ベースの横方向のバンドとを交互に有する、スペーサとを含む、半導体構造を製作する方法において、
    前記第１の半導体材料ベースの前記横方向のバンド上で排他的に、または前記第３の材料ベースの前記横方向のバンド上で排他的に、前記ブロック（２１１、２１２）の前記側面の少なくとも１つを、ナノチューブまたはナノワイア（２１９）の成長を促進する材料（２１８）で部分的に被覆するステップを含み、前記被覆するステップが選択的であり、ナノチューブまたはナノワイアの成長を促進する前記材料（２１８）が、前記第１の半導体材料ベースの前記横方向のバンドを排他的に、または前記第３の材料ベースの前記横方向のバンドを排他的に被覆する、方法。
  13. ナノチューブまたはナノワイア（２１９）の成長を促進する前記材料が、ナノチューブまたはナノワイア（２１９）の成長のための触媒材料（２１８）である、請求項１２に記載の方法。
  14. 支持体上に半導体層のスタック（２１１、２１２）を形成するステップであって、前記スタックが、第１の半導体材料ベースの層（２０３、２０４２、２０４４）と前記第１の半導体材料とは異なる第２の半導体材料ベースの層（２０４１、２０４３、２０４５）とを交互に積み重ねて含み、その側面に、前記第２の半導体材料ベースの溝（２１３）および前記第１の半導体材料ベースの突出部分（２１４）によって形成された歯状のプロファイルを含む、ステップと、
    前記歯状のプロファイルによって形成された前記溝（２１３）を充填するスペーサ（２１７）を製作するステップとを含む、請求項１２または１３のいずれか一項に記載の方法。
  15. 前記スペーサ（２１７）が絶縁スペーサであり、前記スペーサを製作するステップが、
    歯状のプロファイルを有する前記スタック（２１１、２１２）上に第１の誘電体材料（２１５）をコンフォーマルに堆積させるステップと、
    第２の誘電体材料（２１６）を堆積させるステップと、
    前記第１の誘電体材料（２１５）に対して前記第２の誘電体材料（２１６）を選択的かつ部分的に除去するステップとを含む、請求項１４に記載の方法。
  16. 前記被覆するステップが、前記第１の半導体材料ベースの前記横方向のバンドに対する機能化ステップであり、その後に、前記機能化したバンド上に金属を堆積させるステップが続く、請求項１２から１５のいずれか一項に記載の方法。
  17. 前記第１の半導体材料がシリコンであり、前記被覆するステップがシリコン処理ステップである、請求項１２から１５のいずれか一項に記載の方法。
  18. 前記第３の材料が金属であり、前記被覆するステップが、前記第３の材料ベースの前記横方向のバンド上に金属を電解堆積させるステップである、請求項１２から１４のいずれか一項に記載の方法。
  19. 請求項１から１１のいずれか一項に記載の構造を組み込むトランジスタであって、前記構造が、それぞれトランジスタチャネルを形成する複数のナノワイアまたはナノチューブを含む、トランジスタ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9647071B2 (en) 2015-06-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. FINFET structures and methods of forming the same
KR20180091939A (ko) * 2016-01-05 2018-08-16 어플라이드 머티어리얼스, 인코포레이티드 반도체 응용들을 위한 수평 게이트 올 어라운드 디바이스들을 위한 나노와이어들을 제조하기 위한 방법

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2933237B1 (fr) * 2008-06-25 2010-10-29 Commissariat Energie Atomique Architecture d'interconnexions horizontales a base de nanotubes de carbone.
CN102723408B (zh) * 2011-03-29 2015-04-15 清华大学 半导体外延结构的制备方法
KR20120100630A (ko) * 2011-03-04 2012-09-12 삼성전자주식회사 반도체소자와 그 제조방법 및 반도체소자를 포함하는 전자장치
CN104054181B (zh) * 2011-12-30 2017-10-20 英特尔公司 全包围栅晶体管的可变栅极宽度
US9484447B2 (en) 2012-06-29 2016-11-01 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices
US9029835B2 (en) * 2012-12-20 2015-05-12 Intel Corporation Epitaxial film on nanoscale structure
GB201321949D0 (en) * 2013-12-12 2014-01-29 Ibm Semiconductor nanowire fabrication
US9257450B2 (en) * 2014-02-18 2016-02-09 Stmicroelectronics, Inc. Semiconductor device including groups of stacked nanowires and related methods
US10134759B2 (en) 2014-02-18 2018-11-20 Stmicroelectronics, Inc. Semiconductor device including groups of nanowires of different semiconductor materials and related methods
US9224750B1 (en) * 2014-06-04 2015-12-29 Macronix International Co., Ltd. Multi-layer memory array and manufacturing method of the same
US9543440B2 (en) * 2014-06-20 2017-01-10 International Business Machines Corporation High density vertical nanowire stack for field effect transistor
US10037397B2 (en) 2014-06-23 2018-07-31 Synopsys, Inc. Memory cell including vertical transistors and horizontal nanowire bit lines
US9400862B2 (en) 2014-06-23 2016-07-26 Synopsys, Inc. Cells having transistors and interconnects including nanowires or 2D material strips
US9361418B2 (en) 2014-06-23 2016-06-07 Synopsys, Inc. Nanowire or 2D material strips interconnects in an integrated circuit cell
US9449820B2 (en) 2014-12-22 2016-09-20 International Business Machines Corporation Epitaxial growth techniques for reducing nanowire dimension and pitch
TWI598994B (zh) * 2015-01-13 2017-09-11 東京威力科創股份有限公司 奈米線結構之形成方法
CN106504991B (zh) * 2015-09-03 2021-08-27 应用材料公司 用于制造半导体应用的水平全环栅极器件的纳米线的方法
US9647139B2 (en) * 2015-09-04 2017-05-09 International Business Machines Corporation Atomic layer deposition sealing integration for nanosheet complementary metal oxide semiconductor with replacement spacer
US9570299B1 (en) 2015-09-08 2017-02-14 International Business Machines Corporation Formation of SiGe nanotubes
KR102315275B1 (ko) 2015-10-15 2021-10-20 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US9496263B1 (en) * 2015-10-23 2016-11-15 International Business Machines Corporation Stacked strained and strain-relaxed hexagonal nanowires
US9362355B1 (en) * 2015-11-13 2016-06-07 International Business Machines Corporation Nanosheet MOSFET with full-height air-gap spacer
US9614040B1 (en) * 2016-02-02 2017-04-04 International Business Machines Corporation Strained silicon germanium fin with block source/drain epitaxy and improved overlay capacitance
US9711607B1 (en) * 2016-04-15 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. One-dimensional nanostructure growth on graphene and devices thereof
JP6780015B2 (ja) 2016-04-25 2020-11-04 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 水平ゲートオールアラウンドデバイスのナノワイヤの空隙スペーサ形成
US9966416B2 (en) * 2016-05-03 2018-05-08 Tsinghua Univeristy Three dimensional complementary metal oxide semiconductor carbon nanotube thin film transistor circuit
US10177199B2 (en) 2016-05-03 2019-01-08 Tsinghua University Method for making three dimensional complementary metal oxide semiconductor carbon nanotube thin film transistor circuit
US9853129B2 (en) * 2016-05-11 2017-12-26 Applied Materials, Inc. Forming non-line-of-sight source drain extension in an nMOS finFET using n-doped selective epitaxial growth
US10388729B2 (en) * 2016-05-16 2019-08-20 Globalfoundries Inc. Devices and methods of forming self-aligned, uniform nano sheet spacers
US11004985B2 (en) 2016-05-30 2021-05-11 Samsung Electronics Co., Ltd. Semiconductor device having multi-thickness nanowire
KR20170135115A (ko) * 2016-05-30 2017-12-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10332986B2 (en) * 2016-08-22 2019-06-25 International Business Machines Corporation Formation of inner spacer on nanosheet MOSFET
US10312229B2 (en) 2016-10-28 2019-06-04 Synopsys, Inc. Memory cells including vertical nanowire transistors
CN111370466A (zh) 2016-11-21 2020-07-03 华为技术有限公司 一种场效应晶体管及其制作方法
US10541318B2 (en) * 2017-04-28 2020-01-21 International Business Machines Corporation Prevention of extension narrowing in nanosheet field effect transistors
KR102277610B1 (ko) 2017-06-29 2021-07-14 삼성전자주식회사 반도체 장치의 제조 방법
US10818777B2 (en) * 2017-10-30 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11165032B2 (en) * 2019-09-05 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor using carbon nanotubes
US11387319B2 (en) * 2019-09-11 2022-07-12 International Business Machines Corporation Nanosheet transistor device with bottom isolation
US11251304B2 (en) * 2020-04-22 2022-02-15 International Business Machines Corporation Wrap-around bottom contact for bottom source/drain

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2811004B2 (ja) * 1988-05-23 1998-10-15 日本電信電話株式会社 金属薄膜成長方法および装置
FR2860780B1 (fr) * 2003-10-13 2006-05-19 Centre Nat Rech Scient Procede de synthese de structures filamentaires nanometriques et composants pour l'electronique comprenant de telles structures
US7602069B2 (en) * 2004-03-31 2009-10-13 Universität Duisburg-Essen Micro electronic component with electrically accessible metallic clusters
US7129097B2 (en) 2004-07-29 2006-10-31 International Business Machines Corporation Integrated circuit chip utilizing oriented carbon nanotube conductive layers
JP2009528254A (ja) 2006-03-03 2009-08-06 ザ ボード オブ トラスティーズ オブ ザ ユニヴァーシティー オブ イリノイ 空間的に配列したナノチューブ及びナノチューブアレイの作製方法
KR100723882B1 (ko) * 2006-06-15 2007-05-31 한국전자통신연구원 실리콘 나노점 박막을 이용한 실리콘 나노와이어 제조 방법
US7754600B2 (en) * 2007-03-01 2010-07-13 Hewlett-Packard Development Company, L.P. Methods of forming nanostructures on metal-silicide crystallites, and resulting structures and devices
FR2925761B1 (fr) * 2007-12-20 2010-08-20 Commissariat Energie Atomique Procede de realisation d'une connexion electrique, a base de nanotubes, entre deux surfaces en regard et circuit integre la comportant
KR101071218B1 (ko) * 2008-06-19 2011-10-10 한양대학교 산학협력단 탄소나노튜브 3차원 네트워크를 포함하는 유무기 복합체, 그 제조방법 및 이를 이용하여 제조된 전자소자
US20110127492A1 (en) * 2009-11-30 2011-06-02 International Business Machines Corporation Field Effect Transistor Having Nanostructure Channel

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9647071B2 (en) 2015-06-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. FINFET structures and methods of forming the same
KR101745785B1 (ko) * 2015-06-15 2017-06-12 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｆｉｎｆｅｔ 구조물 및 그것의 형성 방법
US10134847B2 (en) 2015-06-15 2018-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structures and methods of forming the same
US10720496B2 (en) 2015-06-15 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structures and methods of forming the same
KR20180091939A (ko) * 2016-01-05 2018-08-16 어플라이드 머티어리얼스, 인코포레이티드 반도체 응용들을 위한 수평 게이트 올 어라운드 디바이스들을 위한 나노와이어들을 제조하기 위한 방법
JP2019500756A (ja) * 2016-01-05 2019-01-10 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 半導体アプリケーション用の水平ゲートオールアラウンドデバイスのためのナノワイヤ製造方法
KR102577628B1 (ko) * 2016-01-05 2023-09-13 어플라이드 머티어리얼스, 인코포레이티드 반도체 응용들을 위한 수평 게이트 올 어라운드 디바이스들을 위한 나노와이어들을 제조하기 위한 방법

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