KR102277610B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은, 기판 상에 희생층 및 반도체층이 교대로 적층된 적층 구조물을 형성하고, 상기 적층 구조물 상에 더미 게이트 구조물을 형성하고, 상기 더미 게이트 구조물을 마스크로 이용하여 상기 적층 구조물을 식각하여 리세스를 형성하고, 상기 리세스에 의해 노출된 상기 희생층의 일부를 식각하고, 식각된 상기 희생층 상에 제1 스페이서막을 형성하고, 상기 제1 스페이서막 상에 상기 제1 스페이서막과 다른 물질을 포함하는 제2 스페이서막을 형성하고, 상기 제2 스페이서막의 일부를 제거하고, 잔존하는 상기 제2 스페이서막 상에 제3 스페이서막을 형성하는 것을 포함한다.

Description

반도체 장치의 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 과제는, 보이드(void) 없이 내부 스페이서를 형성하여 신뢰성을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 보이드 없이 내부 스페이서를 형성하여 신뢰성을 향상시킨 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법의 몇몇 실시예는, 기판 상에 희생층 및 반도체층이 교대로 적층된 적층 구조물을 형성하고, 상기 적층 구조물 상에 더미 게이트 구조물을 형성하고, 상기 더미 게이트 구조물을 마스크로 이용하여 상기 적층 구조물을 식각하여 리세스를 형성하고, 상기 리세스에 의해 노출된 상기 희생층의 일부를 식각하고, 식각된 상기 희생층 상에 제1 스페이서막을 형성하고, 상기 제1 스페이서막 상에 상기 제1 스페이서막과 다른 물질을 포함하는 제2 스페이서막을 형성하고, 상기 제2 스페이서막의 일부를 제거하고, 잔존하는 상기 제2 스페이서막 상에 제3 스페이서막을 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법의 다른 몇몇 실시예는, 기판 상에 희생층 및 반도체층이 교대로 적층된 적층 구조물을 형성하고, 상기 적층 구조물 상에 더미 게이트 구조물을 형성하고, 상기 더미 게이트 구조물을 마스크로 이용하여 상기 적층 구조물을 식각하여 리세스를 형성하고, 상기 희생층의 일부를 식각하여, 복수의 상기 반도체층 사이에 제1 노출 영역을 형성하고, 상기 제1 노출 영역의 상기 희생층 및 상기 반도체층 상에 제1 스페이서막을 컨포말하게 형성하여, 상기 제1 스페이서막 사이에 제2 노출 영역을 형성하고, 상기 제2 노출 영역의 상기 제1 스페이서막 상에 제2 스페이서막을 컨포말하게 형성하고, 상기 제2 노출 영역에 형성된 상기 제2 스페이서막의 일부를 식각하여 제3 노출 영역을 형성하고, 상기 제3 노출 영역의 상기 제1 및 제2 스페이서막 상에 제3 스페이서막을 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법의 또 다른 몇몇 실시예는, 기판 상에 희생층 및 반도체층이 교대로 적층된 적층 구조물을 형성하고, 상기 적층 구조물 상에 더미 게이트를 형성하고, 상기 더미 게이트의 측벽에 더미 게이트 스페이서를 형성하고, 상기 더미 게이트 및 상기 더미 게이트 스페이서를 마스크로 이용하여 상기 적층 구조물을 식각하여 리세스를 형성하고, 상기 리세스에 의해 노출된 상기 희생층의 일부를 식각하고, 상기 더미 게이트 스페이서를 제거하고, 상기 더미 게이트, 상기 반도체층 및 상기 희생층 상에 제1 스페이서막을 컨포말하게 형성하고, 상기 제1 스페이서막 상에 상기 제1 스페이서막과 다른 물질을 포함하는 제2 스페이서막을 컨포말하게 형성하고, 상기 희생층의 측면 상에 형성된 상기 제2 스페이서막의 일부를 제외한 나머지 상기 제2 스페이서막을 제거하고, 상기 제1 스페이서막 및 상기 제2 스페이서막 상에 제3 스페이서막을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치를 도시한 평면도이다.
도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다.
도 3은 도 1의 B-B' 선을 따라 절단한 단면도이다.
도 4는 도 1의 C-C' 선을 따라 절단한 단면도이다.
도 5 내지 도 18은 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 도시한 중간 단계 도면들이다.
도 19는 본 발명의 기술적 사상에 따른 다른 몇몇 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 20은 본 발명의 기술적 사상에 따른 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 도시한 중간 단계 도면이다.
도 21은 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 22 내지 도 24는 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 도시한 중간 단계 도면들이다.
도 25는 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 26 및 도 27은 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 도시한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 4를 참조하여 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치를 도시한 평면도이다. 도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다. 도 3은 도 1의 B-B' 선을 따라 절단한 단면도이다. 도 4는 도 1의 C-C' 선을 따라 절단한 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치는, 기판(110), 핀형 패턴(F), 필드 절연막(111), 게이트 전극(120), 게이트 절연막(121), 절연막(122), 제1 나노와이어(131), 제2 나노와이어(132), 제1 스페이서(141), 제2 스페이서(142), 제3 스페이서(143), 소오스/드레인 영역(150), 층간 절연막(160), 콘택(170) 및 실리사이드막(171)를 포함한다.
기판(110)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(110)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(110)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
또한, 기판(110)은 핀형 패턴(F)을 포함할 수 있다. 핀형 패턴(F)은 기판(110)으로부터 돌출되어 있을 수 있다. 필드 절연막(111)은 핀형 패턴(F)의 측벽의 적어도 일부를 감쌀 수 있다. 핀형 패턴(F)은 필드 절연막(111)에 의해 정의될 수 있다. 필드 절연막(111)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다.
도 3에서, 핀형 패턴(F)의 측벽이 전체적으로 필드 절연막(111)에 의해 둘러싸인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
핀형 패턴(F)은 제1 방향(X)으로 길게 연장될 수 있다. 즉, 핀형 패턴(F)은 제1 방향(X)으로 연장되는 장변과 제2 방향(Y)으로 연장되는 단변을 포함할 수 있다.
핀형 패턴(F)은 기판(110)의 일부를 식각하여 형성된 것일 수도 있고, 기판(110)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 핀형 패턴(F)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 핀형 패턴(F)은 화합물 반도체를 포함할 수 있고, 예를 들어, Ⅳ-Ⅳ족 화합물 반도체 또는 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다.
예를 들어, Ⅳ-Ⅳ족 화합물 반도체를 예로 들면, 핀형 패턴(F)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 Ⅳ족 원소가 도핑된 화합물일 수 있다.
Ⅲ-Ⅴ족 화합물 반도체를 예로 들면, 핀형 패턴(F)은 Ⅲ족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 Ⅴ족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 핀형 패턴(F)은 실리콘을 포함하는 것으로 설명한다.
도 2 내지 도 4에는 반도체 장치가 2개의 나노와이어 즉, 제3 방향(Z)으로 적층된 제1 나노와이어(131) 및 제2 나노와이어(132)를 포함하는 것으로 예시적으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 반도체 장치는 1개의 나노와이어를 포함할 수 있다. 또한. 또 다른 몇몇 실시예에서, 반도체 장치는 3개 이상의 나노와이어를 포함할 수 있다. 이하에서는, 반도체 장치가 제3 방향(Z)으로 적층된 2개의 나노와이어를 포함하는 것을 예시적으로 설명한다.
제1 나노와이어(131)는 기판(110) 상에, 기판(110)과 제3 방향(Z)으로 이격되어 형성될 수 있다. 제1 나노와이어(131)는 제1 방향(X)으로 연장되어 형성될 수 있다.
구체적으로, 제1 나노와이어(131)는 핀형 패턴(F) 상에, 핀형 패턴(F)과 제3 방향(Z)으로 이격되어 형성될 수 있다. 제1 나노와이어(131)는 핀형 패턴(F)과 오버랩될 수 있다.
도 3에서, 제1 나노와이어(131)의 제2 방향(Y)으로의 폭은 핀형 패턴(F)의 제2 방향(Y) 폭과 같은 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 또한, 제1 나노와이어(131)의 단면은 사각형인 것으로 도시하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 트리밍(trimming) 공정 등을 통해, 제1 나노와이어(131)의 모서리 부분이 둥그렇게 될 수 있음은 물론이다.
제1 나노와이어(131)는 트랜지스터의 채널 영역으로 사용될 수 있다. 제1 나노와이어(131)는 반도체 장치가 PMOS인지 NMOS인지 여부에 따라서 달아질 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
또한, 제1 나노와이어(131)는 핀형 패턴(F)과 동일한 물질을 포함할 수도 있고, 핀형 패턴(F)과 다른 물질을 포함할 수도 있다. 하지만, 설명의 편의성을 위해, 본 발명의 실시예들에 따른 반도체 장치에서, 제1 나노와이어(131)는 실리콘을 포함하는 것으로 설명한다.
제2 나노와이어(132)는 기판(110) 상에, 기판(110)과 제3 방향(Z)으로 이격되어 형성될 수 있다. 제2 나노와이어(132)는 제1 방향(X)으로 연장되어 형성될 수 있다.
제2 나노와이어(132)는 제1 나노와이어(131)보다 기판(110)으로부터 더 멀리 이격되어 형성될 수 있다. 즉, 핀형 패턴(F)의 상면으로부터 제2 나노와이어(132)까지의 높이는 핀형 패턴(F)의 상면으로부터 제1 나노와이어(131)까지의 높이보다 높다.
제2 나노와이어(132)는 핀형 패턴(F)과 오버랩될 수 있다. 제2 나노와이어(132)는 트랜지스터의 채널 영역으로 사용될 수 있다. 따라서, 제2 나노와이어(132)는 제1 나노와이어(131)와 동일한 물질을 포함할 수 있다.
게이트 전극(120)은 필드 절연막(111)과 핀형 패턴(F) 상에 형성될 수 있다. 게이트 전극(120)은 제2 방향(Y)으로 연장될 수 있다.
게이트 전극(120)은 핀형 패턴(F)의 상면과 이격되어 형성되는 제1 나노와이어(131) 및 제2 나노와이어(132) 각각의 둘레를 감싸도록 형성될 수 있다. 게이트 전극(120)은 핀형 패턴(F)과 제1 나노와이어(131) 사이의 이격된 공간에도 형성될 수 있다. 또한, 게이트 전극(120)은 제1 나노와이어(131)와 제2 나노와이어(132) 사이의 이격된 공간에도 형성될 수 있다.
도 2 내지 도 4에는 핀형 패턴(F)과 제1 나노와이어(131) 사이 및 제1 나노와이어(131)와 제2 나노와이어(132) 사이에 형성된 각각의 게이트 전극(120)의 측벽들이 제1 방향(X)으로 오목하게 만입되는 형상을 갖는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
게이트 전극(120)은 도전성 물질을 포함할 수 있다. 게이트 전극(120)은 단일층으로 도시하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 게이트 전극(120)은 일함수 조절을 하는 일함수 도전층과, 일함수 도전층에 의해 형성된 공간을 채우는 필링(filling) 도전층을 포함할 수 있다.
게이트 전극(120)은 예를 들어, TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W, Al 중 적어도 하나를 포함할 수 있다. 또한, 게이트 전극(120)은 각각 금속이 아닌 Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 전극(120)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
게이트 절연막(121)은 제1 나노와이어(131)와 게이트 전극(120) 사이와, 제2 나노와이어(132)와 게이트 전극(120) 사이에 형성될 수 있다. 또한, 게이트 절연막(121)은 필드 절연막(111)과 게이트 전극(120) 사이와, 핀형 패턴(F)과 게이트 전극(120) 사이와, 절연막(122)과 게이트 전극(120) 사이와, 제1 스페이서(141)와 게이트 전극(120) 사이에 형성될 수 있다.
즉, 게이트 절연막(121)은 제1 및 제2 나노와이어(131, 132)의 둘레를 따라 형성될 수 있다. 또한, 게이트 절연막(121)은 필드 절연막(111)의 상면과 핀형 패턴(F)의 상면을 따라 형성될 수 있다. 또한, 게이트 절연막(121)은 제1 스페이서(141) 및 절연막(122)의 측벽을 따라 형성될 수 있다.
게이트 절연막(121)은 예를 들어, 계면막과 고유전율 절연막을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제1 및 제2 나노와이어(131, 132)의 물질에 따라, 게이트 절연막(121)의 계면막은 생략될 수 있다.
제1 및 제2 나노와이어(131, 132)가 실리콘을 포함할 경우, 계면막은 실리콘 산화막을 포함할 수 있다.
고유전율 절연막은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 고유전체 물질은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
계면막이 생략되는 경우, 고유전율 절연막은 상술한 고유전체 물질뿐만 아니라, 실리콘 산화막, 실리콘 산질화막 또는 실리콘 질화막 등을 포함할 수도 있다.
절연막(122)은 게이트 절연막(121)과 제1 스페이서(141) 사이와, 제1 스페이서(141)와 제1 나노와이어(131) 사이와, 제1 스페이서(141)와 제2 나노와이어(132) 사이에 형성될 수 있다. 절연막(122)은 예를 들어, 실리콘 산탄질화물(SiOCN)을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 스페이서(141)는 제2 방향(Y)으로 연장된 게이트 전극(120)의 양 측벽 상에 형성된 절연막(122) 상에 컨포말하게 형성될 수 있다. 또한, 제1 스페이서(141)는 핀형 패턴(F)과 제1 나노와이어(131) 사이에서, 핀형 패턴(F), 게이트 절연막(121) 및 제1 나노와이어(131)의 표면을 따라 컨포말하게 형성될 수 있다. 또한, 제1 스페이서(141)는 제1 나노와이어(131)와 제2 나노와이어(132) 사이에서, 제1 나노와이어(131), 게이트 절연막(121) 및 제2 나노와이어(132)의 표면을 따라 컨포말하게 형성될 수 있다.
제1 스페이서(141)는 예를 들어, 실리콘 탄질화물(SiCN)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 스페이서(141)는 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제2 스페이서(142)는 핀형 패턴(F)과 제1 나노와이어(131) 사이에서, 게이트 절연막(121)과 인접하게 제1 스페이서(141) 상에 형성될 수 있다. 또한, 제2 스페이서(142)는 제1 나노와이어(131)와 제2 나노와이어(132) 사이에서, 게이트 절연막(121)과 인접하게 제1 스페이서(141) 상에 형성될 수 있다.
다만, 제2 스페이서(142)는 절연막(122) 상에 형성된 제1 스페이서(141) 상에는 형성되지 않을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
또한, 제2 스페이서(142)는 제1 스페이서(141)의 일부 상에는 형성되지 않을 수 있다. 구체적으로, 제2 스페이서(142)는 핀형 패턴(F)의 상면과 접하는 제1 스페이서(141) 상의 일부 상에 형성되지 않을 수 있다. 또한, 제2 스페이서(142)는 제1 나노와이어(131)의 상면 및 하면과 접하는 제1 스페이서(141) 상의 일부 상에 형성되지 않을 수 있다. 또한, 제2 스페이서(142)는 제2 나노와이어(132)의 하면과 접하는 제1 스페이서(141) 상의 일부 상에 형성되지 않을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 스페이서(142)는 제1 스페이서(141)와 다른 물질을 포함할 수 있다. 구체적으로, 제2 스페이서(142)는 제1 스페이서(141)와 다른 식각 선택비를 갖는 물질을 포함할 수 있다.
예를 들어, 제2 스페이서(142)를 형성하는 공정에서, 제2 스페이서(142)의 일부를 제거하기 위해, 습식 식각(wet etching) 공정을 이용하는 경우, 제1 스페이서(141)는 실리콘 탄질화물(SiCN)을 포함하고, 제2 스페이서(142)는 실리콘 질화물(SiN)을 포함할 수 있다.
즉, 제1 스페이서(141)가 실리콘 탄질화물(SiCN)을 포함하는 경우, 제2 스페이서(142)는 예를 들어, 식각 에천트(etchant)인 인산에 대하여 실리콘 탄질화물(SiCN)보다 식각 내성이 작은 실리콘 질화물(SiN)을 포함할 수 있다.
또한, 예를 들어, 제2 스페이서(142)를 형성하는 공정에서, 제2 스페이서(142)의 일부를 제거하기 위해, 습식 식각(wet etching) 공정을 이용하는 경우, 제1 스페이서(141)는 실리콘 산탄질화물(SiOCN)을 포함하고, 제2 스페이서(142)는 실리콘 산질화물(SiON)을 포함할 수 있다.
즉, 제1 스페이서(141)가 실리콘 산탄질화물(SiOCN)을 포함하는 경우, 제2 스페이서(142)는 예를 들어, 식각 에천트인 인산에 대하여 실리콘 산탄질화물(SiOCN)보다 식각 내성이 작은 실리콘 산질화물(SiON)을 포함할 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 예를 들어, 제2 스페이서(142)를 형성하는 공정에서, 제2 스페이서(142)의 일부를 제거하기 위해, 건식 식각(dry etching) 공정을 이용하는 경우, 제1 스페이서(141)는 실리콘 질화물(SiN)을 포함하고, 제2 스페이서(142)는 실리콘 탄질화물(SiCN)을 포함할 수 있다.
제3 스페이서(143)는 제1 스페이서(141) 및 제2 스페이서(142) 상에 형성될 수 있다.
구체적으로, 제3 스페이서(143)는 핀형 패턴(F)과 제1 나노와이어(131) 사이에서, 제1 스페이서(141) 및 제2 스페이서(142) 상에 형성될 수 있다. 또한, 제3 스페이서(143)는 제1 나노와이어(131)와 제2 나노와이어(132) 사이에서, 제1 스페이서(141) 및 제2 스페이서(142) 상에 형성될 수 있다. 또한, 제3 스페이서(143)는 절연막(122) 상에 형성된 제1 스페이서(141) 상에 형성될 수 있다.
제3 스페이서(143)는 제2 스페이서(142)와 동일한 물질을 포함할 수 있다. 예를 들어, 제1 스페이서(141)가 실리콘 탄질화물(SiCN)을 포함하는 경우, 제1 스페이서(142) 및 제3 스페이서(143)는 각각 실리콘 질화물(SiN)을 포함할 수 있다.
또한, 예를 들어, 제1 스페이서(141)가 실리콘 산탄질화물(SiOCN)을 포함하는 경우, 제2 스페이서(142) 및 제3 스페이서(143)는 각각 실리콘 산질화물(SiON)을 포함할 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제3 스페이서(143)는 제2 스페이서(142)와 다른 물질을 포함할 수 있다.
소오스/드레인 영역(150)은 게이트 전극(120)의 적어도 일 측에 형성될 수 있다. 소오스/드레인 영역(150)은 제1 스페이서(141) 및 제3 스페이서(143) 상에 형성될 수 있다.
소오스/드레인 영역(150)의 외주면은 다양한 형상일 수 있다. 예를 들어, 소오스/드레인 영역(150)의 외주면은 다이아몬드 형상, 원 형상, 직사각형 형상, 팔각형 형상 중, 적어도 하나일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
소오스/드레인 영역(150)은 채널 영역으로 사용되는 제1 나노와이어(131) 및 제2 나노와이어(132)와 직접 연결될 수 있다.
하지만, 소오스/드레인 영역(150)은 게이트 절연막(121)과 직접 접촉하지 않을 수 있다. 소오스/드레인 영역(150)과 게이트 절연막(121) 사이에, 제1 스페이서(141), 제2 스페이서(142) 및 제3 스페이서(143)가 위치할 수 있다.
즉, 소오스/드레인 영역(150)은 제1 내지 제3 스페이서(141, 142, 143)에 의해 게이트 절연막(121)과 접촉하지 않을 수 있다.
층간 절연막(160)은 제1 스페이서(141)의 일부, 제3 스페이서(143)의 일부 및 소오스/드레인 영역(150)을 덮도록 형성될 수 있다. 콘택(170)은 층간 절연막(160)을 관통하여 소오스/드레인 영역(150)과 연결될 수 있다. 이 경우, 콘택(170)과 소오스/드레인 영역(150) 사이에는 실리사이드막(171)이 형성될 수 있다.
이하에서, 도 2, 도 5 내지 18을 참조하여 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 5 내지 도 18은 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 도시한 중간 단계 도면들이다.
도 5를 참조하면, 기판(110)의 핀형 패턴(F) 상에, 희생층(102)과 반도체층(103)이 교대로 적층된 적층 구조물(101)을 형성한다.
각각의 희생층(102)은 서로 동일한 물질을 포함할 수 있고, 희생층(102)과 반도체층(103)은 서로 다른 물질을 포함할 수 있다. 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 각각의 희생층(102)은 서로 동일한 물질을 포함하는 것으로 설명한다. 또한, 반도체층(103)은 희생층(102)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
기판(110)과 반도체층(103)은 트랜지스터의 채널 영역으로 사용될 수 있는 물질을 포함할 수 있다. 즉, PMOS의 경우, 반도체층(103)은 정공의 이동도가 높은 물질을 포함할 수 있고, NMOS의 경우, 반도체층(103)은 전자의 이동도가 높은 물질을 포함할 수 있다.
희생층(102)은 반도체층(103)과 유사한 격자 상수 및 격자 구조를 갖는 물질을 포함할 수 있다. 즉, 희생층(102)은 반도체 물질일 수도 있고, 결정화된 금속 물질일 수도 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 반도체층(103)은 실리콘을 포함하고, 희생층(102)은 실리콘 게르마늄을 각각 포함하는 것으로 설명한다.
도 5에서, 반도체층(103)이 2개인 것으로 도시하였지만, 설명의 편의를 위한 것을 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 희생층(102)과 반도체층(103)이 교대로 복수의 쌍을 이루고, 최상부 희생층(102) 상에 반도체층(103)이 형성될 수 있다.
또한, 도 5에서, 반도체층(103)이 적층 구조물(101)의 최상부에 위치하는 것으로 도시하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 희생층(102)이 적층 구조물(101)의 최상부에 위치할 수 있음은 물론이다.
도 6을 참조하면, 마스크 패턴(107)을 이용하여 식각 공정을 진행하여, 적층 구조물(101) 상에 적층 구조물(101)과 교차하여 제2 방향(Y)으로 연장되는 더미 게이트 구조물(104)을 형성할 수 있다.
더미 게이트 구조물(104)은 더미 게이트 절연막(105), 더미 게이트(106) 및 마스크 패턴(107)을 포함할 수 있다.
이 경우, 더미 게이트 절연막(105)은 적층 구조물(101)과 더미 게이트(106) 사이에 형성될 수 있다. 더미 게이트 절연막(105)은 예를 들어, 실리콘 산화막을 포함할 수 있고, 더미 게이트(106)는 예를 들어, 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있다.
도 7을 참조하면, 적층 구조물(101)의 상면, 더미 게이트 절연막(105)의 측면, 더미 게이트(106)의 측면 및 마스크 패턴(107)을 덮도록 절연막(122)을 증착한다. 절연막(122)은 예를 들어, 실리콘 산탄질화물(SiOCN)을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
절연막(122) 상에 더미 게이트 스페이서막(108)을 컨포말하게 증착한다. 더미 게이트 스페이서막(108)은 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 8을 참조하면, 더미 스페이서막(108)을 에치백(etch-back)하여 더미 게이트(106)의 양 측벽 상에 더미 스페이서(109)를 형성할 수 있다.
이어서, 더미 스페이서(109) 및 더미 게이트 구조물(104)을 마스크로 이용하여 적층 구조물(101)을 식각하여 리세스(R)를 형성할 수 있다.
이로 인해, 희생층(102) 사이에 제1 나노와이어(131)가 형성되고, 희생층(102)과 더미 게이트 구조물(104) 사이에 제2 나노와이어(132)를 형성될 수 있다.
도 9를 참조하면, 리세스에 의해 노출된 희생층(102)의 일부를 식각할 수 있다. 이로 인해, 리세스(R)에 의해 노출되는 제1 및 제2 나노와이어(131, 132)의 단면보다 제1 방향(X)으로 오목하게 만입되어 들어간 형태의 희생층(102)이 형성될 수 있다. 복수의 반도체층 즉, 제1 나노와이어(131)와 제2 나노와이어(132) 사이에 제1 노출 영역(ER1)을 형성할 수 있다. 또한, 핀형 패턴(F)과 제1 나노와이어(131) 사이에도 제1 노출 영역(ER1)을 형성할 수 있다.
제1 노출 영역(ER1)을 형성하는 공정은 예를 들어, 선택적 식각 공정을 이용하여 수행될 수 있다. 구체적으로, 제1 노출 영역(ER1)을 형성하는 공정은 희생층(102)에 대한 식각 속도가 제1 및 제2 나노와이어(131, 132)에 대한 식각 속도보다 큰 에천트를 이용한 식각 공정을 통해 수행될 수 있다.
도 9에는 희생층(102)의 측면이 곡면인 형상으로 식각되는 것으로 도시되어 있지만, 다른 몇몇 실시예에서, 희생층(102)의 측면은 평면 형상을 가질 수 있다.
도 10 및 도 11을 참조하면, 더미 스페이서(109)를 제거할 수 있다. 절연막(122)의 프로파일, 마스크 패턴(107)의 상면, 제1 및 제2 나노와이어(131, 132)의 측벽, 희생층(102)의 측벽 및 핀형 패턴(F)의 상면을 따라 제1 스페이서막(141a)이 컨포말하게 형성되 수 있다.
제1 스페이서막(141a)은 원자층 증착(atomic layer deposition) 방법에 의해 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 스페이서막(141a)은 예를 들어, 상술한 바와 같이, 실리콘 탄질화물(SiCN) 또는 실리콘 산탄질화물(SiOCN) 중 어느 하나를 포함할 수 있다.
제1 스페이서막(141a)이 형성되는 동안, 제1 나노와이어(131)와 제2 나노와이어(132) 사이에서, 제1 스페이서막(141a) 상에 제2 노출 영역(ER2)을 형성할 수 있다. 또한, 핀형 패턴(F)과 제1 나노와이어(131) 사이에서, 제1 스페이서막(141a) 상에도 제2 노출 영역(ER2)을 형성할 수 있다.
도 12를 참조하면, 제1 스페이서막(141a) 상에 제2 스페이서막(142a)을 컨포말하게 형성할 수 있다.
제2 스페이서막(142a)은 원자층 증착(atomic layer deposition) 방법에 의해 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 스페이서막(142a)은 제1 스페이서막(141a)과 다른 물질을 포함할 수 있다. 예를 들어, 상술한 바와 같이, 제1 스페이서막(141a)이 실리콘 탄질화물(SiCN)을 포함하는 경우, 제2 스페이서막(142a)은 실리콘 질화물(SiN)을 포함할 수 있다.
또한, 예를 들어, 상술한 바와 같이, 제1 스페이서막(141a)이 실리콘 산탄질화물(SiOCN)을 포함하는 경우, 제2 스페이서막(142a)은 실리콘 산질화물(SiON)을 포함할 수 있다.
도 13을 참조하면, 습식 식각(wet etching) 공정을 이용하여 제2 스페이서막(142a)의 일부를 제거함으로써, 제2 노출 영역(ER2)의 제1 스페이서막(141a)의 일부 상에 제2 스페이서(142)를 형성할 수 있다.
구체적으로, 제2 스페이서(142)는 핀형 패턴(F)과 제1 나노와이어(131) 사이에서, 게이트 절연막(121)과 인접하게 제1 스페이서막(141a) 상에 형성될 수 있다. 또한, 제2 스페이서(142)는 제1 나노와이어(131)와 제2 나노와이어(132) 사이에서, 게이트 절연막(121)과 인접하게 제1 스페이서막(141a) 상에 형성될 수 있다.
제2 스페이서(142)가 형성되는 동안, 제1 나노와이어(131)와 제2 나노와이어(132) 사이에서, 제1 스페이서막(141a) 및 제2 스페이서(142) 상에 제3 노출 영역(ER3)을 형성할 수 있다. 또한, 핀형 패턴(F)과 제1 나노와이어(131) 사이에서, 제1 스페이서막(141a) 및 제2 스페이서(142) 상에도 제3 노출 영역(ER3)을 형성할 수 있다.
도 14를 참조하면, 제1 스페이서막(141a) 및 제2 스페이서(142) 상에 제3 스페이서막(143a)을 컨포말하게 형성할 수 있다.
제3 스페이서막(143a)은 원자층 증착(atomic layer deposition) 방법에 의해 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제3 스페이서막(143a)은 제2 스페이서막(141a)과 동일한 물질을 포함할 수 있다. 예를 들어, 상술한 바와 같이, 제1 스페이서막(141a)이 실리콘 탄질화물(SiCN)을 포함하는 경우, 제2 스페이서막(142a) 및 제3 스페이서막(143a)은 실리콘 질화물(SiN)을 포함할 수 있다.
또한, 예를 들어, 상술한 바와 같이, 제1 스페이서막(141a)이 실리콘 산탄질화물(SiOCN)을 포함하는 경우, 제2 스페이서막(142a) 및 제3 스페이서막(143a)은 실리콘 산질화물(SiON)을 포함할 수 있다.
상술한 바와 같이, 일부가 식각된 희생층들(102) 사이에 제1 내지 제3 스페이서막(141a, 142a, 143a)을 순차적으로 증착함으로써, 희생층들(102)의 측면에 스페이서를 형성하는 과정에서 보이드(void)가 형성되는 것을 방지할 수 있다.
구체적으로, 제1 스페이서막(141a)을 증착한 후에, 제1 스페이서막(141a)보다 식각 내성이 작은 제2 스페이서막(142a)을 증착하고, 습식 식각(wet etching) 공정을 이용하여 제2 스페이서막(142a)을 식각함으로써 제2 스페이서막(142a)의 일부를 제2 노출 영역(도 11의 ER2)에 잔존시킬 수 있다. 이어서, 제3 스페이서막(143a)을 제1 스페이서막(141a) 및 제2 스페이서막(142a) 상에 증착시킴으로써 희생층들(102)의 측면에 스페이서를 형성하는 과정에서 보이드(void)가 형성되는 것을 방지할 수 있다.
도 15를 참조하면, 마스크 패턴(107), 더미 게이트(106)의 측벽에 형성된 제1 및 제3 스페이서막(141a, 143a)을 마스크로 이용하여 식각함으로써, 제1 및 제2 나노와이어(131, 132)의 측벽에 형성된 제1 및 제3 스페이서막(141a, 143a)과, 핀형 패턴(F) 상에 형성된 제1 및 제3 스페이서막(141a, 143a)의 일부를 제거할 수 있다.
이로 인해, 더미 게이트 구조물(104)의 측벽 상에 제1 스페이서(141) 및 제3 스페이서(143)를 포함하는 외부 스페이서를 형성할 수 있다. 또한, 각각의 희생층(102)의 측벽 상에 제1 스페이서(141), 제2 스페이서(142) 및 제3 스페이서(143)를 포함하는 내부 스페이서를 형성할 수 있다.
도 16을 참조하면, 리세스(R)에 에피택셜 공정을 통해 소오스/드레인 영역(150)을 형성할 수 있다.
도 17을 참조하면, 소오스/드레인 영역(150), 제1 스페이서(141), 제3 스페이서(143), 절연막(122) 및 마스크 패턴(107)을 덮는 층간 절연막(160)을 필드 절연막(111) 상에 형성할 수 있다.
이어서, 마스크 패턴(107), 더미 게이트(106) 및 더미 게이트 절연막(105)을 제거할 수 있다. 이로 인해, 더미 게이트(106)와 오버랩되었던 제1 나노와이어(131) 및 제2 나노와이어(132)가 노출될 수 있다.
도 18을 참조하면, 더미 게이트 절연막(105) 및 더미 게이트(106)가 제거된 영역에 게이트 절연막(121) 및 게이트 전극(120)을 형성할 수 있다. 이어서, 층간 절연막(160)을 관통하도록 콘택(170) 및 실리사이드막(171)를 형성함으로써 도 2에 도시된 반도체 장치를 제조할 수 있다.
이하에서, 도 19 및 도 20을 참조하여 본 발명의 기술적 사상에 따른 다른 몇몇 실시예에 따른 반도체 장치 및 반도체 장치의 제조 방법을 설명한다. 도 2, 도 5 내지 도 18에 도시된 반도체 장치 및 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 19는 본 발명의 기술적 사상에 따른 다른 몇몇 실시예에 따른 반도체 장치를 도시한 단면도이다. 도 20은 본 발명의 기술적 사상에 따른 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 도시한 중간 단계 도면이다.
도 19를 참조하면, 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치에서, 제2 스페이서(242)는 핀형 패턴(F)과 제1 나노와이어(131)의 하면 상에 형성된 제1 스페이서(141) 상에 컨포말하게 형성된다.
제2 스페이서(242)는 후술하는 바와 같이, 제2 스페이서(242)를 형성하는 과정에서, 제2 스페이서막의 일부를 건식 식각(dry etching) 공정을 통해 식각함으로써 형성될 수 있다.
도 20을 참조하면, 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 도 5 내지 도 12에 도시된 공정을 수행한 후에, 건식 식각 공정을 통해 제2 스페이서막의 일부를 제거할 수 있다.
이로 인해, 도 20에 도시된 바와 같이, 제2 스페이서(242)의 말단이 제1 및 제2 나노와이어(131, 132)의 측면 상에 형성된 제1 스페이서막(141a)과 얼라인될 수 있다.
이 경우, 제1 스페이서(141)는 실리콘 탄질화물(SiCN)을 포함할 수 있고, 제2 스페이서(242)는 실리콘 질화물(SiN)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 스페이서(141)는 실리콘 질화물(SiN)을 포함할 수 있고, 제2 스페이서(242)는 실리콘 탄질화물(SiCN)을 포함할 수 있다.
이하에서, 도 21 내지 도 24를 참조하여 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 반도체 장치 및 반도체 장치의 제조 방법을 설명한다. 도 2, 도 5 내지 도 18에 도시된 반도체 장치 및 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 21은 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 반도체 장치를 도시한 단면도이다. 도 22 내지 도 24는 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 도시한 중간 단계 도면들이다.
도 21을 참조하면, 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치에서, 핀형 패턴(F)과 제1 나노와이어(131) 사이 및 제1 나노와이어(131)와 제2 나노와이어(132) 사이에서, 게이트 전극(120)의 양 측에 형성되는 스페이서가 제1 스페이서(141), 제2 스페이서(142), 제3 스페이서(343) 및 제4 스페이서(344)를 포함한다.
구체적으로, 핀형 패턴(F)과 제1 나노와이어(131) 사이 및 제1 나노와이어(131)와 제2 나노와이어(132) 사이에서, 제1 스페이서(141) 및 제2 스페이서(142) 상에 제3 스페이서(343)가 형성되고, 제3 스페이서(343) 상에 제4 스페이서(344)가 형성될 수 있다.
이 경우, 제4 스페이서(344)는 제2 스페이서(142) 및 제3 스페이서(343)와 동일한 물질을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 22를 참조하면, 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 도 5 내지 도 13에 도시된 공정을 수행한 후에, 제1 스페이서막(141a) 및 제2 스페이서(142) 상에 제3 스페이서막(343a)을 컨포말하게 형성할 수 있다.
도 23을 참조하면, 습식 식각(wet etching) 공정을 이용하여 제3 스페이서막(343a)의 일부를 제거함으로써, 제1 스페이서막(141a)의 일부 및 제2 스페이서(142) 상에 제3 스페이서(343)를 형성할 수 있다.
도 24를 참조하면, 제1 스페이서막(141a) 및 제3 스페이서(343) 상에 제4 스페이서막(344a)을 컨포말하게 형성할 수 있다. 후속하는 식각 공정을 통해 제1 스페이서(141) 및 제3 스페이서(343) 상에 제4 스페이서(344)를 형성할 수 있다.
이하에서, 도 25 내지 도 27을 참조하여 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 반도체 장치 및 반도체 장치의 제조 방법을 설명한다. 도 2, 도 5 내지 도 18에 도시된 반도체 장치 및 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 25는 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 반도체 장치를 도시한 단면도이다. 도 26 및 도 27은 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 도시한 중간 단계 도면들이다.
도 25를 참조하면, 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치에서, 외부 스페이서는 제1 스페이서(141), 제3 스페이서(443) 및 제5 스페이서(444)를 포함한다. 또한, 내부 스페이서는 제1 스페이서(141), 제2 스페이서(142), 제3 스페이서(443) 및 제5 스페이서(444)를 포함한다.
구체적으로, 층간 절연막(160) 내에 형성된 외부 스페이서는 절연막(122) 상에 형성된 제1 스페이서(141), 제1 스페이서(141) 상에 형성된 제3 스페이서(443) 및 제3 스페이서(443) 상에 형성된 제5 스페이서(444)를 포함할 수 있다. 또한, 핀형 패턴(F)과 제1 나노와이어(131) 사이 및 제1 나노와이어(131)와 제2 나노와이어(132) 사이에 형성된 내부 스페이서는 제1 스페이서(141), 제1 스페이서(141) 상에 형성된 제2 스페이서(142), 제1 및 제2 스페이서(141, 142) 상에 형성된 제3 스페이서(443) 및 제3 스페이서(443) 상에 형성된 제5 스페이서(444)를 포함할 수 있다.
이 경우, 제3 스페이서(443)는 제1 스페이서(141)와 동일한 물질을 포함할 수 있고, 제5 스페이서(444)는 제2 스페이서(142)와 동일한 물질을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 26을 참조하면, 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 도 5 내지 도 13에 도시된 공정을 수행한 후에, 제1 스페이서막(141a) 및 제2 스페이서(142) 상에 제3 스페이서막(443a)을 컨포말하게 형성할 수 있다. 이 경우, 제3 스페이서막(443a)은 제1 스페이서막(141a)과 동일한 물질을 포함할 수 있다.
도 27을 참조하면, 제3 스페이서막(443a) 상에 제5 스페이서막(444a)을 컨포말하게 형성할 수 있다. 이 경우, 제5 스페이서막(444a)은 제2 스페이서(142)와 동일한 물질을 포함할 수 있다. 후속하는 식각 공정을 통해 제3 스페이서(443) 상에 제5 스페이서(444)를 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101: 적층 구조물 104: 더미 게이트 구조물
109: 더미 게이트 스페이서 110: 기판
120: 게이트 전극 122: 절연막
131: 제1 나노와이어 132: 제2 나노와이어
141: 제1 스페이서 142: 제2 스페이서
150: 소오스/드레인 영역 170: 콘택
171: 실리사이드막

Claims (10)

  1. 기판 상에 희생층 및 반도체층이 교대로 적층된 적층 구조물을 형성하고,
    상기 적층 구조물 상에 더미 게이트 구조물을 형성하고,
    상기 더미 게이트 구조물을 마스크로 이용하여 상기 적층 구조물을 식각하여 리세스를 형성하고,
    상기 리세스에 의해 노출된 상기 희생층의 일부를 식각하고,
    식각된 상기 희생층 상에 제1 스페이서막을 형성하고,
    상기 제1 스페이서막 상에 상기 제1 스페이서막과 다른 물질을 포함하는 제2 스페이서막을 형성하고,
    상기 제2 스페이서막의 일부를 제거하고,
    잔존하는 상기 제2 스페이서막 상에 제3 스페이서막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 더미 게이트 구조물을 형성하는 것은,
    상기 적층 구조물 상에 더미 게이트를 형성하고,
    상기 적층 구조물의 상면 및 상기 더미 게이트를 덮도록 절연막을 컨포말하게 증착하고,
    상기 절연막 상에 더미 게이트 스페이서막을 컨포말하게 증착하고,
    상기 더미 게이트 스페이서막을 에치백(etch-back)하여 상기 더미 게이트의 측벽에 더미 게이트 스페이서를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 제2 스페이서막의 일부를 제거하는 것은,
    습식 식각(wet etching) 공정을 이용하여 복수의 상기 반도체층 사이에 형성된 상기 제2 스페이서막의 일부를 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 제2 스페이서막의 일부를 제거하는 것은,
    건식 식각(dry etching) 공정을 이용하여 복수의 상기 반도체층보다 측면 방향으로 돌출된 상기 제2 스페이서막의 일부를 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 제1 스페이서막은 실리콘 탄질화물(SiCN)을 포함하고, 상기 제2 스페이서막은 실리콘 질화물(SiN)을 포함하는 반도체 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 제3 스페이서막을 형성한 후에,
    상기 제3 스페이서막의 일부를 제거하고,
    잔존하는 상기 제3 스페이서막 상에 상기 제3 스페이서막과 동일한 물질을 포함하는 제4 스페이서막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  7. 제 1항에 있어서,
    상기 제3 스페이서막을 형성한 후에,
    상기 제3 스페이서막 상에 제5 스페이서막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  8. 기판 상에 희생층 및 반도체층이 교대로 적층된 적층 구조물을 형성하고,
    상기 적층 구조물 상에 더미 게이트 구조물을 형성하고,
    상기 더미 게이트 구조물을 마스크로 이용하여 상기 적층 구조물을 식각하여 리세스를 형성하고,
    상기 희생층의 일부를 식각하여, 복수의 상기 반도체층 사이에 제1 노출 영역을 형성하고,
    상기 제1 노출 영역의 상기 희생층 및 상기 반도체층 상에 제1 스페이서막을 컨포말하게 형성하여, 상기 제1 스페이서막 사이에 제2 노출 영역을 형성하고,
    상기 제2 노출 영역의 상기 제1 스페이서막 상에 제2 스페이서막을 컨포말하게 형성하고,
    상기 제2 노출 영역에 형성된 상기 제2 스페이서막의 일부를 식각하여 제3 노출 영역을 형성하고,
    상기 제3 노출 영역의 상기 제1 및 제2 스페이서막 상에 제3 스페이서막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 제3 스페이서막은 상기 제2 스페이서막과 동일한 물질을 포함하는 반도체 장치의 제조 방법.
  10. 기판 상에 희생층 및 반도체층이 교대로 적층된 적층 구조물을 형성하고,
    상기 적층 구조물 상에 더미 게이트를 형성하고,
    상기 더미 게이트의 측벽에 더미 게이트 스페이서를 형성하고,
    상기 더미 게이트 및 상기 더미 게이트 스페이서를 마스크로 이용하여 상기 적층 구조물을 식각하여 리세스를 형성하고,
    상기 리세스에 의해 노출된 상기 희생층의 일부를 식각하고,
    상기 더미 게이트 스페이서를 제거하고,
    상기 더미 게이트, 상기 반도체층 및 상기 희생층 상에 제1 스페이서막을 컨포말하게 형성하고,
    상기 제1 스페이서막 상에 상기 제1 스페이서막과 다른 물질을 포함하는 제2 스페이서막을 컨포말하게 형성하고,
    상기 희생층의 측면 상에 형성된 상기 제2 스페이서막의 일부를 제외한 나머지 상기 제2 스페이서막을 제거하고,
    상기 제1 스페이서막 및 상기 제2 스페이서막 상에 제3 스페이서막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
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