JP2010256064A - グランドオープン検出回路を有する集積回路装置 - Google Patents
グランドオープン検出回路を有する集積回路装置 Download PDFInfo
- Publication number
- JP2010256064A JP2010256064A JP2009103861A JP2009103861A JP2010256064A JP 2010256064 A JP2010256064 A JP 2010256064A JP 2009103861 A JP2009103861 A JP 2009103861A JP 2009103861 A JP2009103861 A JP 2009103861A JP 2010256064 A JP2010256064 A JP 2010256064A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- transistor
- ground
- power supply
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
チップのグランド端子が外部端子と接続されずオープン状態であることを検出する検出回路を提供する。
【解決手段】
電源端子とグランド端子と入力端子とを有し内部回路が形成されたチップを有する集積回路装置において,チップは,入力端子とグランド端子との間に設けられ前記グランド端子から入力端子方向の一方向性素子と,グランドオープン検出回路とを有する。この検出回路は,ゲートに入力端子が接続されソースとドレインが電源端子とグランド端子との間に接続された第1のトランジスタと,ゲートに前記グランド端子に接続されソースとドレインが前記電源端子とグランド端子との間に接続された第2のトランジスタと,第1,第2のトランジスタのドレインと前記電源端子との間のノードの電位を比較し,チップのグランド端子が外部のグランド端子に接続されていないオープン状態であることを示すグランドオープン検出信号を出力するコンパレータとを含む。
【選択図】 図1
Description
前記チップは,前記入力端子とグランド端子との間に設けられ前記グランド端子から入力端子方向の一方向性素子と,ゲートに前記入力端子が接続されソースとドレインが前記電源端子とグランド端子との間に接続された第1のトランジスタと,ゲートに前記グランド端子に接続されソースとドレインが前記電源端子とグランド端子との間に接続された第2のトランジスタと,前記第1,第2のトランジスタのドレインと前記電源端子との間のノードの電位を比較し,前記チップのグランド端子が外部のグランド端子に接続されていないオープン状態であることを示すグランドオープン検出信号を出力するコンパレータとを含むグランドオープン検出回路とを有する。
前記チップは,
前記入力端子とグランド端子との間に設けられ前記グランド端子から入力端子方向の第1の一方向性素子と,
前記入力端子と電源端子との間に設けられ前記入力端子から電源端子方向の第2の一方向性素子と,
前記チップのグランド端子が外部のグランド端子に接続されていないオープン状態の場合に,前記入力端子とチップのグランド端子との電位差を検出してグランドオープン検出信号を出力するグランドオープン検出回路と,
前記チップの電源端子が外部の電源端子に接続されていないオープン状態の場合に,前記入力端子とチップの電源端子との電位差を検出して電源オープン検出信号を出力する電源オープン検出回路とを有し,
前記入力端子には,通常動作時に電源電位とグランド電位とが交互に繰り返されるクロック信号が供給される。
Vn01=RM1*VDD/(RM1+RM3)
Vn02=RM2*VDD/(RM2+RM4)
で,RM1>RM2,RM3=RM4であるので,Vn01>Vn02となる。その結果,コンパレータComp1は,出力VSSDETをHレベルにする。これは,チップのグランド端子VSSが外部のグランド端子GNDに接続された状態を検出している。
Vn01=RM1*(VDD−Vth)/(RM1+RM3)
Vn02=RM2*(VDD−Vth)/(RM2+RM4)
で,RM1<RM2,RM3=RM4であるので,Vn01<Vn02となる。その結果,コンパレータComp1は,反転して,出力VSSDETをLレベルにする。これは,チップのグランド端子VSSが外部のグランド端子GNDに接続されていないオープン状態を検出している。
Vn01=RM1*(VDD−Vth)/(RM1+R11)
Vn02=RM2*(VDD−Vth)/(RM2+R12)
Vn01<Vn02となるように設計しておく。つまり,RM1<RM2の関係が,R11<R12であってもVn01<Vn02となるように設計しておく。
電源端子とグランド端子と入力端子とを有し内部回路が形成されたチップを有する集積回路装置において,
前記チップは,
前記入力端子とグランド端子との間に設けられ前記グランド端子から入力端子方向の一方向性素子と,
ゲートに前記入力端子が接続されソースとドレインが前記電源端子とグランド端子との間に接続された第1のトランジスタと,ゲートに前記グランド端子に接続されソースとドレインが前記電源端子とグランド端子との間に接続された第2のトランジスタと,前記第1,第2のトランジスタのドレインと前記電源端子との間のノードの電位を比較し,前記チップのグランド端子が外部のグランド端子に接続されていないオープン状態であることを示すグランドオープン検出信号を出力するコンパレータとを含むグランドオープン検出回路とを有する集積回路装置。
付記1において,
前記第1のトランジスタ及び第2のトランジスタのゲートに同電位が供給された場合の第1のトランジスタの抵抗と前記第2のトランジスタの抵抗との第1の関係が,前記第2のトランジスタのゲートの電位が前記第1のトランジスタのゲートの電位より高い場合の前記第1のトランジスタの抵抗と前記第2のトランジスタの抵抗との第2の関係とは異なる集積回路装置。
付記2において,
前記第1のトランジスタと第2のトランジスタのゲートに同電位が供給された場合は第1のトランジスタの抵抗が前記第2のトランジスタの抵抗より大きく,前記第2のトランジスタのゲートの電位が前記第1のトランジスタのゲートの電位より高い場合は前記第1のトランジスタの抵抗が前記第2のトランジスタの抵抗より小さい集積回路装置。
付記3において,
前記第1,第2のトランジスタはPチャネル型トランジスタであり,
前記第1,第2のトランジスタのソースと前記電源端子との間には,それぞれ,電流源回路を有する集積回路装置。
付記2において,
前記第1のトランジスタと第2のトランジスタのゲートに同電位が供給された場合は第1のトランジスタの抵抗と前記第2のトランジスタの抵抗とが等しく,前記第2のトランジスタのゲートの電位が前記第1のトランジスタのゲートの電位より高い場合は前記第1のトランジスタの抵抗が前記第2のトランジスタの抵抗より小さい集積回路装置。
付記5において,
前記第1,第2のトランジスタはPチャネル型トランジスタであり,
前記電源端子と前記第1のトランジスタのソースとの間に第1,第3の抵抗を有し,前記電源端子と前記第2のトランジスタのソースとの間に第2,第4の抵抗を有し,前記第3の抵抗が第4の抵抗より大きく,
前記コンパレータは,前記第1,第3の抵抗の接続ノードと前記第2,第4の抵抗の接続ノードとを比較する集積回路装置。
付記5において,
前記第1,第2のトランジスタはPチャネル型トランジスタであり,
前記電源端子と前記第1のトランジスタのソースとの間に第5の抵抗を有し,前記電源端子と前記第2のトランジスタのソースとの間に第6の抵抗を有し,前記第5の抵抗が第6の抵抗より小さく,
前記コンパレータは,前記第1,第2のトランジスタのソースのノード間を比較する集積回路装置。
付記1または2において,
前記入力端子には,通常動作時にグランド電位が供給される集積回路装置。
付記1または2において,
前記入力端子には,通常動作時に電源電位とグランド電位とが交互に繰り返されるクロック信号が供給される集積回路装置。
電源端子とグランド端子と入力端子とを有し内部回路が形成されたチップを有する集積回路装置において,
前記チップは,
前記入力端子とグランド端子との間に設けられ前記グランド端子から入力端子方向の第1の一方向性素子と,
前記入力端子と電源端子との間に設けられ前記入力端子から電源端子方向の第2の一方向性素子と,
前記チップのグランド端子が外部のグランド端子に接続されていないオープン状態の場合に,前記入力端子とチップのグランド端子との電位差を検出してグランドオープン検出信号を出力するグランドオープン検出回路と,
前記チップの電源端子が外部の電源端子に接続されていないオープン状態の場合に,前記入力端子とチップの電源端子との電位差を検出して電源オープン検出信号を出力する電源オープン検出回路とを有し,
前記入力端子には,通常動作時に電源電位とグランド電位とが交互に繰り返されるクロック信号が供給される集積回路装置。
付記10において,
前記グランドオープン検出回路は,ゲートに前記入力端子が接続されソースとドレインが前記電源端子とグランド端子との間に接続された第1のトランジスタと,ゲートに前記グランド端子に接続されソースとドレインが前記電源端子とグランド端子との間に接続された第2のトランジスタと,前記第1,第2のトランジスタのドレインと前記電源端子との間のノードの電位を比較し,前記チップのグランド端子が外部のグランド端子に接続されていないオープン状態であることを示すグランドオープン検出信号を出力するコンパレータとを含むことを特徴とする集積回路装置。
付記11において,
前記第1のトランジスタ及び第2のトランジスタのゲートに同電位が供給された場合の第1のトランジスタの抵抗と前記第2のトランジスタの抵抗との第1の関係が,前記第2のトランジスタのゲートの電位が前記第1のトランジスタのゲートの電位より高い場合の前記第1のトランジスタの抵抗と前記第2のトランジスタの抵抗との第2の関係と異なる集積回路装置。
VDD:チップ内電源端子 VSS:チップ内グランド端子
IN:入力端子 DATA:データ入出力端子
ESD1,ESD2:静電破壊保護素子
12:グランドオープン検出回路
13:グランドオープン検出信号
M1,M2:第1,第2のトランジスタ
Comp1:コンパレータ
Claims (10)
- 電源端子とグランド端子と入力端子とを有し内部回路が形成されたチップを有する集積回路装置において,
前記チップは,
前記入力端子とグランド端子との間に設けられ前記グランド端子から入力端子方向の一方向性素子と,
ゲートに前記入力端子が接続されソースとドレインが前記電源端子とグランド端子との間に接続された第1のトランジスタと,ゲートに前記グランド端子に接続されソースとドレインが前記電源端子とグランド端子との間に接続された第2のトランジスタと,前記第1,第2のトランジスタのドレインと前記電源端子との間のノードの電位を比較し,前記チップのグランド端子が外部のグランド端子に接続されていないオープン状態であることを示すグランドオープン検出信号を出力するコンパレータとを含むグランドオープン検出回路とを有する集積回路装置。 - 請求項1において,
前記第1のトランジスタ及び第2のトランジスタのゲートに同電位が供給された場合の第1のトランジスタの抵抗と前記第2のトランジスタの抵抗との第1の関係が,前記第2のトランジスタのゲートの電位が前記第1のトランジスタのゲートの電位より高い場合の前記第1のトランジスタの抵抗と前記第2のトランジスタの抵抗との第2の関係とは異なる集積回路装置。 - 請求項2において,
前記第1のトランジスタと第2のトランジスタのゲートに同電位が供給された場合は第1のトランジスタの抵抗が前記第2のトランジスタの抵抗より大きく,前記第2のトランジスタのゲートの電位が前記第1のトランジスタのゲートの電位より高い場合は前記第1のトランジスタの抵抗が前記第2のトランジスタの抵抗より小さい集積回路装置。 - 請求項3において,
前記第1,第2のトランジスタはPチャネル型トランジスタであり,
前記第1,第2のトランジスタのソースと前記電源端子との間には,それぞれ,電流源回路を有する集積回路装置。 - 請求項2において,
前記第1のトランジスタと第2のトランジスタのゲートに同電位が供給された場合は第1のトランジスタの抵抗と前記第2のトランジスタの抵抗とが等しく,前記第2のトランジスタのゲートの電位が前記第1のトランジスタのゲートの電位より高い場合は前記第1のトランジスタの抵抗が前記第2のトランジスタの抵抗より小さい集積回路装置。 - 請求項5において,
前記第1,第2のトランジスタはPチャネル型トランジスタであり,
前記電源端子と前記第1のトランジスタのソースとの間に第1,第3の抵抗を有し,前記電源端子と前記第2のトランジスタのソースとの間に第2,第4の抵抗を有し,前記第3の抵抗が第4の抵抗より大きく,
前記コンパレータは,前記第1,第3の抵抗の接続ノードと前記第2,第4の抵抗の接続ノードとを比較する集積回路装置。 - 請求項5において,
前記第1,第2のトランジスタはPチャネル型トランジスタであり,
前記電源端子と前記第1のトランジスタのソースとの間に第5の抵抗を有し,前記電源端子と前記第2のトランジスタのソースとの間に第6の抵抗を有し,前記第5の抵抗が第6の抵抗より小さく,
前記コンパレータは,前記第1,第2のトランジスタのソースのノード間を比較する集積回路装置。 - 請求項1または2において,
前記入力端子には,通常動作時にグランド電位が供給される集積回路装置。 - 電源端子とグランド端子と入力端子とを有し内部回路が形成されたチップを有する集積回路装置において,
前記チップは,
前記入力端子とグランド端子との間に設けられ前記グランド端子から入力端子方向の第1の一方向性素子と,
前記入力端子と電源端子との間に設けられ前記入力端子から電源端子方向の第2の一方向性素子と,
前記チップのグランド端子が外部のグランド端子に接続されていないオープン状態の場合に,前記入力端子とチップのグランド端子との電位差を検出してグランドオープン検出信号を出力するグランドオープン検出回路と,
前記チップの電源端子が外部の電源端子に接続されていないオープン状態の場合に,前記入力端子とチップの電源端子との電位差を検出して電源オープン検出信号を出力する電源オープン検出回路とを有し,
前記入力端子には,通常動作時に電源電位とグランド電位とが交互に繰り返されるクロック信号が供給される集積回路装置。 - 請求項9において,前記グランドオープン検出回路は,ゲートに前記入力端子が接続されソースとドレインが前記電源端子とグランド端子との間に接続された第1のトランジスタと,ゲートに前記グランド端子に接続されソースとドレインが前記電源端子とグランド端子との間に接続された第2のトランジスタと,前記第1,第2のトランジスタのドレインと前記電源端子との間のノードの電位を比較し,前記チップのグランド端子が外部のグランド端子に接続されていないオープン状態であることを示すグランドオープン検出信号を出力するコンパレータとを含むことを特徴とする集積回路装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009103861A JP5206571B2 (ja) | 2009-04-22 | 2009-04-22 | グランドオープン検出回路を有する集積回路装置 |
US12/764,505 US7952371B2 (en) | 2009-04-22 | 2010-04-21 | Integrated circuit device having ground open detection circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009103861A JP5206571B2 (ja) | 2009-04-22 | 2009-04-22 | グランドオープン検出回路を有する集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010256064A true JP2010256064A (ja) | 2010-11-11 |
JP5206571B2 JP5206571B2 (ja) | 2013-06-12 |
Family
ID=42991572
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009103861A Active JP5206571B2 (ja) | 2009-04-22 | 2009-04-22 | グランドオープン検出回路を有する集積回路装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7952371B2 (ja) |
JP (1) | JP5206571B2 (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012251772A (ja) * | 2011-05-31 | 2012-12-20 | Renesas Electronics Corp | 半導体装置、電子機器、および半導体装置の検査方法 |
JP2014163917A (ja) * | 2013-02-28 | 2014-09-08 | Renesas Electronics Corp | 半導体装置 |
JP2016034028A (ja) * | 2015-09-16 | 2016-03-10 | ローム株式会社 | 半導体チップ及びこれをパッケージングした半導体装置 |
JP2016139247A (ja) * | 2015-01-27 | 2016-08-04 | 新日本無線株式会社 | 定電流駆動回路 |
WO2017183406A1 (ja) * | 2016-04-20 | 2017-10-26 | 住友電装株式会社 | 断線検知回路及び電気接続箱 |
KR20180092724A (ko) * | 2017-02-10 | 2018-08-20 | 에스케이하이닉스 주식회사 | 반도체 장치 |
US11087703B2 (en) | 2019-02-27 | 2021-08-10 | Mitsubishi Electric Corporation | Drive circuit, liquid crystal drive controller, and liquid crystal display device |
WO2022065150A1 (ja) * | 2020-09-24 | 2022-03-31 | ローム株式会社 | 信号伝達装置、電子機器、車両 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4370343B2 (ja) * | 2006-07-07 | 2009-11-25 | シャープ株式会社 | 不具合検出機能を備えた半導体装置 |
JP5678542B2 (ja) * | 2010-09-24 | 2015-03-04 | 富士通セミコンダクター株式会社 | 電源状態判定回路を有する集積回路 |
US8860455B2 (en) | 2010-12-24 | 2014-10-14 | Intel Corporation | Methods and systems to measure a signal on an integrated circuit die |
US8860444B2 (en) * | 2011-08-18 | 2014-10-14 | Infineon Technologies Austria Ag | Communication line driver protection circuitry, systems and methods |
CN103353567A (zh) * | 2013-06-14 | 2013-10-16 | 苏州天华超净科技股份有限公司 | Esd接地***在线监测仪 |
US9641070B2 (en) * | 2014-06-11 | 2017-05-02 | Allegro Microsystems, Llc | Circuits and techniques for detecting an open pin condition of an integrated circuit |
WO2020006749A1 (zh) * | 2018-07-06 | 2020-01-09 | 深圳市汇顶科技股份有限公司 | 芯片阻抗测试方法及*** |
EP3789779A1 (fr) * | 2019-09-09 | 2021-03-10 | The Swatch Group Research and Development Ltd | Procede et systeme de test d'un circuit integre monte sur une plaque de montage |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002259357A (ja) * | 2001-03-02 | 2002-09-13 | Mitsubishi Electric Corp | マイクロコンピュータ |
JP2009010477A (ja) * | 2007-06-26 | 2009-01-15 | Nec Electronics Corp | 半導体装置 |
JP2010183168A (ja) * | 2009-02-03 | 2010-08-19 | Seiko Epson Corp | 集積回路装置、及び電子機器 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1130649A (ja) * | 1997-07-10 | 1999-02-02 | Mitsubishi Electric Corp | 半導体回路のテスト方法及びテスト装置 |
JPH11142462A (ja) | 1997-11-07 | 1999-05-28 | Mitsubishi Electric Corp | オープン検出回路 |
JP4168558B2 (ja) | 1999-11-29 | 2008-10-22 | カシオ計算機株式会社 | 集積回路基板 |
JP2002162448A (ja) * | 2000-11-28 | 2002-06-07 | Matsushita Electric Ind Co Ltd | 半導体デバイス及びその検査方法 |
JP4094984B2 (ja) * | 2003-04-24 | 2008-06-04 | 三菱電機株式会社 | 半導体装置 |
JP4190976B2 (ja) * | 2003-08-07 | 2008-12-03 | 株式会社ルネサステクノロジ | 断線及び短絡検出回路 |
US7609080B2 (en) * | 2005-03-22 | 2009-10-27 | Formfactor, Inc. | Voltage fault detection and protection |
US7307426B2 (en) * | 2005-07-12 | 2007-12-11 | Agilent Technologies, Inc. | Methods and apparatus for unpowered testing of open connections on power and ground nodes of circuit devices |
-
2009
- 2009-04-22 JP JP2009103861A patent/JP5206571B2/ja active Active
-
2010
- 2010-04-21 US US12/764,505 patent/US7952371B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002259357A (ja) * | 2001-03-02 | 2002-09-13 | Mitsubishi Electric Corp | マイクロコンピュータ |
JP2009010477A (ja) * | 2007-06-26 | 2009-01-15 | Nec Electronics Corp | 半導体装置 |
JP2010183168A (ja) * | 2009-02-03 | 2010-08-19 | Seiko Epson Corp | 集積回路装置、及び電子機器 |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012251772A (ja) * | 2011-05-31 | 2012-12-20 | Renesas Electronics Corp | 半導体装置、電子機器、および半導体装置の検査方法 |
JP2014163917A (ja) * | 2013-02-28 | 2014-09-08 | Renesas Electronics Corp | 半導体装置 |
JP2016139247A (ja) * | 2015-01-27 | 2016-08-04 | 新日本無線株式会社 | 定電流駆動回路 |
JP2016034028A (ja) * | 2015-09-16 | 2016-03-10 | ローム株式会社 | 半導体チップ及びこれをパッケージングした半導体装置 |
WO2017183406A1 (ja) * | 2016-04-20 | 2017-10-26 | 住友電装株式会社 | 断線検知回路及び電気接続箱 |
JP2017195489A (ja) * | 2016-04-20 | 2017-10-26 | 住友電装株式会社 | 断線検知回路及び電気接続箱 |
KR20180092724A (ko) * | 2017-02-10 | 2018-08-20 | 에스케이하이닉스 주식회사 | 반도체 장치 |
KR102637795B1 (ko) | 2017-02-10 | 2024-02-19 | 에스케이하이닉스 주식회사 | 반도체 장치 |
US11087703B2 (en) | 2019-02-27 | 2021-08-10 | Mitsubishi Electric Corporation | Drive circuit, liquid crystal drive controller, and liquid crystal display device |
US11367406B2 (en) | 2019-02-27 | 2022-06-21 | Trivale Technologies | Drive circuit, liquid crystal drive controller, and liquid crystal display device |
WO2022065150A1 (ja) * | 2020-09-24 | 2022-03-31 | ローム株式会社 | 信号伝達装置、電子機器、車両 |
Also Published As
Publication number | Publication date |
---|---|
US20100271054A1 (en) | 2010-10-28 |
JP5206571B2 (ja) | 2013-06-12 |
US7952371B2 (en) | 2011-05-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5206571B2 (ja) | グランドオープン検出回路を有する集積回路装置 | |
JP4926275B2 (ja) | トランジスタスナップバック保護を組み込むレベルシフタ回路 | |
US8139330B2 (en) | Semiconductor integrated circuit | |
JP2008533824A (ja) | 電源電圧を超える入力のサンプリングを可能にするブートストラップ回路 | |
US20060274466A1 (en) | High voltage power supply clamp circuitry for electrostatic discharge (ESD) protection | |
JP5678542B2 (ja) | 電源状態判定回路を有する集積回路 | |
JP4670972B2 (ja) | 集積回路装置、及び電子機器 | |
KR20080076411A (ko) | 정전기 보호 회로 | |
JP3875984B2 (ja) | 複数の電源を有する電子システムのための過渡電圧検出回路 | |
US7304511B2 (en) | Output circuit for interfacing between different power supply voltages | |
TW200846689A (en) | Integrated fault output/fault response delay circuit | |
TWI573242B (zh) | 具自身靜電防護功能的輸出緩衝電路 | |
TWI382290B (zh) | 靜電保護電路 | |
KR100650816B1 (ko) | 내부 회로 보호 장치 | |
JP5391955B2 (ja) | 半導体装置 | |
TWI762950B (zh) | 電壓檢出電路及電力開啟重置電路 | |
JP2006215454A (ja) | ドライバic | |
JP5332528B2 (ja) | 電子回路および電圧検出回路 | |
US11482991B1 (en) | Delay circuit and circuit system | |
JP4828493B2 (ja) | 静電気評価回路および半導体集積回路装置 | |
US8194491B2 (en) | Power-up circuit | |
US20100231273A1 (en) | Semiconductor device | |
KR20160020790A (ko) | 반도체 장치 | |
KR20110060727A (ko) | 반도체 장치 | |
KR20050054191A (ko) | 반도체 메모리 장치의 출력회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111104 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121126 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121218 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121221 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130122 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130204 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160301 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5206571 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |