JP4168558B2 - 集積回路基板 - Google Patents
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Description
【発明の属する技術分野】
本発明は、駆動回路等の複数の出力素子及びこれら出力素子の出力端子の断線や短絡等の異常を検査可能に構成された集積回路基板に関する。
【0002】
【従来の技術】
従来より、インクジェット方式のプリンタが広く用いられている。インクジェット方式の印字ヘッドには、ピエゾ抵抗素子(圧電素子)の変形によってインク滴を飛ばすピエゾ方式や、発熱素子の発熱による熱気泡の圧力でインク滴を飛ばすサーマル方式を用いたものがある。
【0003】
サーマル式には更にインク滴の吐出方向により二通りの構成があり、一つは発熱素子の発熱面に平行する方向にインク滴を吐出する構成のサイドシュータ型と呼称されるものであり、他は発熱素子の発熱面に垂直な方向にインク滴を吐出する構成のルーフシュータ型又はトップシュータ型と呼称されるものである。このルーフシュータ型の印字ヘッドを備えたプリンタは、消費電力が極めて小さくて済み、経済的であることが知られている。
【0004】
図12(a),(b),(c) は、ルーフシュータ型プリンタの印字ヘッドの動作部の構成を模式的に示す図である。同図(a) に示すように、シリコンで形成されたチップ基板1上には発熱素子2が形成されており、更に隔壁3が所定の形状で積層され、これらの上一面にオリフィス板4が積層されている。オリフィス板4の上記発熱素子2に対向する位置にはインクを吐出する孔であるオリフィス5が形成されている。
【0005】
上記の発熱素子2は不図示の電極に接続されている。また、発熱素子2が設けられているインク流路6にはインク7が常時供給されている。また、同図(a) に示す待機状態では、インク7はオリフィス5内に入り込み、オリフィス板4の上面に沿ったオリフィス5の上部開口でメニスカス7aを形成している。
【0006】
このオリフィス5からインク滴を吐出させるには、先ず、画像情報に応じた通電により発熱素子2を発熱させて発熱素子2とインク7との界面に多数の核気泡を発生させる。これにより、同図(b) に示すように、上記多数の核気泡が合体した膜気泡8が生成され、この膜気泡8が断熱膨脹により成長して周囲のインクを押し遣り、これにより、オリフィス5からインク7bが押し出され、この押し出されたインク7bが、同図(c) に示すように、インク滴7cとなってオリフィス5から不図示の紙面に向けて吐出される。
【0007】
この後、上記の膜気泡8は収縮して消滅し、インク滴7cが飛び出した後の発熱素子2の配設部には、外部からインク流路6を介してインク7が補充され、オリフィス5の底部に後退していたメニスカス7aが同図(a) に示す待機位置に復帰する。この一連の、発熱素子2の発熱、膜気泡の発生・成長、インク滴の吐出、膜気泡の縮小・消滅までの動作は、およそ6μsという短い時間で行われ、その後のメニスカス7aの待機位置への復帰まで含めると、およそ300μsの周期でインクの吐出が繰り返えされる。
【0008】
図13(a),(b),(c) は、上記の印字ヘッドの構成を更に詳しく示す図であり、同図(a) は印字ヘッドのインク吐出面(オリフィス板)の平面図、同図(b) はオリフィス板を除去して同図(a) の破線Aで示す部分の内部構成の主要部を拡大して示す図、同図(c) は同図(a) のB−B′断面矢視拡大図である。
【0009】
同図(a),(b),(c) に示すように、チップ基板1上には、発熱素子2が形成されており、隔壁3及び3−1によっておよそ高さ10μmのインク流路6及び個別の加圧室9が形成され、その上にオリフィス板4が積層されている。オリフィス板4には発熱素子2に対向する位置にインク吐出孔であるオリフィス5が穿設されている。また、チップ基板1の表面側にはインク供給溝11が表面からおよそ2/5程度の深さに穿設され、このインク供給溝11に連通し、チップ基板1の裏面に貫通するインク供給孔12が穿設されている。
【0010】
尚、同図(b) はオリフィス板4を除去して示しているが、発熱素子2との位置関係を示すため、オリフィス板4のオリフィス5を仮想的に破線で示している。また、上記の発熱素子2は不図示の電極に接続されており、発熱素子2が設けられている加圧室9には、インク供給孔12、インク供給溝11及びインク流路6を介して外部から図12に示したインク7が、図13(c) の破線矢印Cで示す方向に常時供給される。
【0011】
上記の発熱素子2は、後述する駆動回路の出力端子に接続されて駆動され、駆動回路は、印字ヘッドが形成されるシリコンウェハのチップ基板1(図13(a),(b),(c) のチップ基板1)上に、印字ヘッド製造の加工工程の前工程で、LSI形成処理技術により作成される。
【0012】
図14(a) は、上記のチップ基板1における前工程の駆動回路の加工を終了した直後の構成を模式的に示す平面図であり、同図(b) は、チップ基板1に対する後工程の前段の加工により形成された印字ヘッドの内部構造を示す平面図、同図(c) は、後工程の後段の加工により完成した印字ヘッドの外観平面図である。
【0013】
同図(a) に示すチップ基板1は、一枚のシリコンウェハ上に例えば15mm×18mm程度の大きで多数区画されたチップ基板のうちの一個を取り上げて示している。この前工程終了後のチップ基板1上には、チップ基板1の図の縦方向に複数の出力素子としての多数のドライバ13が並設されている。尚、同図(a) では(同図(b),(c) も同様)ドライバ13を代表的に5個のみ示しているが、実際には、設計上の方針にもよるが、64個、128個、又は256個というように多数のドライバ13が形成される。これらのドライバ13は、例えば解像度が600ドット/25.4mmの印字ヘッド用では、その配設ピッチは約42.3μmであって極めて微細な構造である。
【0014】
更にチップ基板1上には、上記のドライバ13の先(図の左方)にそれぞれ接続して形成された個別電極14と、これらの個別電極14の先にそれぞれ接続して形成された内部パッド15と、ドライバ13の後方(図の右方)に連続して形成されているトランスペアレントラッチ等からなる論理回路16と、外部からの制御信号等を受け取るための端子群17が形成されている。上記構成からなる駆動回路の左方には、後工程で形成される印字ヘッドの被駆動部となる後工程領域18が設けられている。
【0015】
そして、これらの上一面に保護層として厚さ0.5μm程度の酸化膜からなるパッシべーション膜が形成され、このパッシべーション膜には上記の内部パッド15及び端子群17に対応する部分にはコンタクト孔が空けられている。また、不要部分のパッシべーション膜は除去されている。この前工程では、後工程領域18には、パッシべーション膜以外は何も形成されていない。
【0016】
次に、同図(b) に示す後工程では、先ず、チップ基板1の上一面を覆うパッシべーション膜の上にスパッタリング等の薄膜形成処理技術により厚さ4000Å程度のTa−Si−Oからなる発熱抵抗体膜が形成され、更にAu等の電極膜が形成される。これらがフォトリソグラフィー等の技術によりパターン化されて、発熱抵抗体膜には例えば25μm×25μmの正方形の露出部からなる発熱部19が形成され、この発熱部19の両端部に夫々接続して個別配線電極21及び共通電極22が形成される。個別配線電極21の他方の端部は内部パッド15に接続される。また、共通電極22の中央部には除去部23が形成されている。そして、これらの発熱部19、個別配線電極21及び共通電極22の上にシリコン酸化物又はポリイミドなどからなる絶縁保護膜が形成される。
【0017】
続いて、同図(b) には図示を省略しているが、感光性ポリイミドなどの有機材料からなる隔壁部材がコーティングにより積層され、パターン化され、焼成されて、所定の形状のシール隔壁(図13(c) の隔壁3参照)や区画隔壁(図13(c) の隔壁3−1参照)が形成される。これにより、インク流路と加圧室が形成される。この後、ウェットエッチング又はサンドブラスト法などにより、共通電極22中央部の除去部23内のチップ基板1の面にインク供給溝(図13(c) のインク供給溝11参照)を穿設し、更にこのインク供給溝に連通し下面に開口するインク供給孔(図13(c) のインク供給孔12参照)を形成する。
【0018】
そして、最後に、上記構成の上に、図14(c) に示すように、オリフィス板24が上記の隔壁上に接着されて積層され、発熱部19に対向する位置に、ヘリコン波エッチング装置などにより、15μmφ〜30μmφのオリフィス25が孔空けされて印字ヘッド26が完成する。尚、同図(c) では、共通電極22の端部の端子22′と駆動回路の端子群17を露出させてオリフィス板24を積層しているが、オリフィス板24を全面に積層して、オリフィス25の孔空け加工を行なう際に端子22′と端子群17部分にコンタクト孔を形成したものもある。
【0019】
ここまでが、シリコンウェハの状態で処理され、この後、ダイシングソーなどを用いてチップ基板1を区画しているスクライブラインに従ってカッティングし、チップ基板1毎に個別に分離して、これらを実装基板にダイスボンディングし、端子接続をして、実用単位の印字ヘッド26が完成する。
【0020】
通常、上述した前工程と後工程は、工程内容が大きく異なるため、それぞれを異なる施設あるいは別個の会社で行うほうが効率的である。例えば、LSI形成を行う前工程までを施設a又は会社Aで処理し、そのシリコンウェハを施設b又は会社Bへ運び、そこで後工程を処理して印字ヘッド26を完成させるようにすると作業効率が向上する。
【0021】
【発明が解決しようとする課題】
ところで、上記のように印字ヘッド26の発熱部19を発熱駆動する駆動回路の内部に断線、短絡、その他の障害があると、発熱部19を正常に発熱駆動することができない。多いものでは例えば300個もある発熱部19のうち、1個でも発熱不良があると、つまり300個のオリフィス25のうち、1個でもインクの吐出不良があると、正常な印字画像を形成することが出来ない。
【0023】
図15は、図14(a) に示した前工程を終了した時点でのドライバ13の等価回路である。ドライバ13を形成しているトランジスはオープンコレクタの状態で形成されている。上記トランジスタのコレクタは上述した個別電極14を介して内部パッド15に接続されている。エミッタは適宜の数毎にグループ化され、共通接地配線27を介して端子群17に接続されている。ゲートは論理回路16に接続されている。
【0024】
このようなドライバ13の動作テストを行うためには、図14(a) に示す前工程終了後のチップ基板1の駆動回路の各端子、すなわち端子群17と各ドライバ13の内部パッド15に、検査装置のプローブを当てて検査する必要がある。
【0025】
ところが、端子群17にプローブを当てるのは端子群17の配置ピッチが通常200μm程度なので問題はないが、ドライバ13の出力が接続されている内部パッド15にプローブを当てるのは、印字ヘッド26の解像度が高い程、すなわち内部パッド15の配設ピッチが細かいほど困難になってくる。
【0026】
例えば解像度が600ドット/25.4mmであると内部パッド15の配設ピッチは42.3μmであり極めて微細である。このような狭い間隔で300個ものプローブを用いて検査するのは生産効率を考慮すると実質的には不可能に近い。更に、印字ヘッドを大型化して1000個を超える数のドライバを形成した場合には、それぞれのドライバに接続している内部パッドの全てにプロービングする必要があり、このような多ピンのプロービングは不可能である。
【0027】
本発明の課題は、上記従来の実情に鑑み、複数の出力素子及びこれら出力素子の出力端子の断線や短絡その他の異常を検査することが容易な集積回路基板を提供することである。
【0028】
【課題を解決するための手段】
以下に、本発明に係わる集積回路基板及びその動作チェック装置の構成を述べる。
【0029】
先ず、請求項1記載の発明の集積回路基板は、複数の出力素子と、該複数の出力素子の出力端子に接続された発熱用抵抗体と、複数の上記出力素子を順次動作させるタイミング発生手段と、各上記出力素子の上記出力端子に接続され、上記発熱用抵抗体と同様素材の抵抗と、該抵抗それぞれの上記出力端子との接続部の反対側を短絡するテスト用共通電極と、を有して構成される。
【0030】
次に、請求項2記載の発明の集積回路基板は、複数の出力素子と、該複数の出力素子の出力端子に接続された発熱用抵抗体と、複数の上記出力素子を順次動作させるタイミング発生手段と、各上記出力素子及び所定の上記出力素子毎に配列方向に対しほぼ直角方向に位置ずれした複数のグループよりなる上記出力端子に接続され、上記発熱用抵抗体と同様素材の抵抗と、該抵抗それぞれの上記出力端子との接続部の反対側を短絡する上記複数のグループ毎のテスト用共通電極と、を有して構成される。
【0031】
上記集積回路は、例えば請求項3記載のように、上記出力素子が動作したときの上記テスト用共通電極の電位を検知する検知器を更に有して構成され、また、例えば請求項4記載のように、上記出力素子が動作したとき及び上記出力素子が非動作のときの上記テスト用共通電極の電位を検知する複数の検知器を有して構成される。
【0035】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
図1(a) は、第1の実施の形態における前工程の駆動回路の加工を終了した直後の集積回路基板としてのチップ基板及びその動作チェック装置の構成を模式的に示す平面図であり、同図(b) は、同図(a) のD−D′断面矢視図、同図(c) は、同図(a),(b) の動作チェック装置のテスト用共通電極とドライバの内部パッドとの当接関係を拡大して示す平面図である。同図(a),(b) に示すチップ基板30も、一枚のシリコンウェハ上に多数形成されているチップ基板のうちの一個を取り上げて示している。
【0036】
同図(a),(b),(c) に示すように、チップ基板30には、複数の出力素子としての多数の(図では代表的に5個のみ示している)ドライバ31が、図の縦方向に並設され、そのドライバ31の先(図の左方)に接続する接続端子としての個別電極32が形成され、ドライバ31の後方(図の右方)に連続して形成されている論理回路33の更に後方に接続する端子群34が形成されている。
【0037】
端子群34の配設面を除く全面にパッシべーション膜35(同図(a) 及び(c) では図示を省略)が形成されており、上記個別電極32の先端には後工程で形成される被駆動部との接続端子となる内部パッド36が形成されている。また、個別電極32の略中央にも内部パッド同様の動作チェック装置の接続部としての開口部37が形成されており、この開口部37を介して個別電極32に一端を接続されたテスト用抵抗体38が他端をパッシべーション膜35上に引き出されている。
【0038】
このテスト用抵抗体38の上記パッシべーション膜35上に引き出されている他端部に、テスト用共通電極39が接続されている。チップ基板30の左端部には、パッシべーション膜35のみが形成されている後工程領域41が設けられている。
【0039】
図2は、上記のように前工程を終了したチップ基板30の駆動回路と動作チェック装置の等価回路図である。同図には図1(a),(b),(c) の構成と等価な回路部分には図1(a),(b),(c) と同一の番号を付与して示している。
【0040】
図2に示すように、動作チェック装置のテスト用共通電極39は、個々のドライバ31のコレクタに接続する個別電極32から引き出された全てのテスト用抵抗体38に接続されている。すなわち、テスト用共通電極39は、テスト用抵抗体38を介して全ての個別電極32に接続された状態になっている。
【0041】
このようにテスト用共通電極39をテスト用抵抗体38を介して全ての個別電極32に接続する、つまり短絡するのであるが、これはLSIの内部で行われるのでドライバ31の配設ピッチが如何に高密度であっても、このテスト用共通電極39の接続には何等支障が無い。すなわち、このテスト用共通電極39の接続の態様には、ドライバ31の配設ピッチの影響を受けることがない。
【0042】
同図に示す回路に形成される動作チェック装置は、上述したテスト用共通電極39と、このテスト用共通電極39に抵抗Rx を介して接続された検査用電源V1 と、抵抗Rx の接続点42に一方の端子を接続された検知器43と、この検知器43の他方の端子に接続されたタイミング発生装置44とで構成されている。上記の抵抗Rx の抵抗値は、テスト用抵抗体38の抵抗値より充分大きく設定されている。
【0043】
そして、ドライバ31のエミッタは接地共通配線45に接続され、ゲートはタイミング発生装置44に接続されている。このタイミング発生装置44は、チップ基板30に内蔵されており、図1(a),(b) に示す論理回路33の形成と同時にこの論理回路33と同様にLSI形成処理技術によって形成され、端子群17のなかの対応する端子を介して外部の検査用電源V1 及び検知器43と接続するようになっている。このタイミング発生装置44は、論理回路33を介して、通常の制御装置が行うようにドライバ31を個々に駆動する。
【0044】
図2に示すように、縦一列に並んだ多数(図では代表的に5個)のドライバ31の出力は、上述したように内部パッド36を形成している個別電極32、テスト用抵抗38を介してテスト用共通電極39に接続されている。ドライバ31はオープンコレクタとなっているのでタイミング発生装置44からの駆動信号が印加されない状態では、テスト用共通電極39の電位は検査用電源V1 の電位v1 となり、検知器43には電位v1 が入力される。
【0045】
一方、ドライバ31に駆動信号を印加してオンにすると、検査用電源V1 と接地共通配線45との間に抵抗Rx とテスト用抵抗体38を介して電流が流れ、検知器43にはテスト用共通電極39の電位となる抵抗Rx とテスト用抵抗体38との分圧電位vs ={r38/(r38+rx )}×v1 が入力される。(但しrx は抵抗Rx の抵抗値、r38はテスト用抵抗38の抵抗値である。)
もし、ドライバ31あるいは前段の論理回路33に不良があれば、タイミング発生装置44がドライバ31を1個づつ順番にオンにする信号を送っても、検知器43には電位vs は入力せず電位v1 が入力するので、このことを用いて動作チェック装置は駆動回路が正常に動作するか否かを検査する。
【0046】
図3は、上述した構成の動作チェック装置による駆動回路の検査(動作チェック)を行う処理のフローチャートである。尚、この処理では、タイミング発生装置44は、カウンタKを用い、n個(図では5個だが実際にはn≧56)のドライバ31を1番目からn番目まで順に動作させる(駆動信号をオンにする)。その動作させるタイミングは検知器43にも出力される。検知器43はタイミング発生装置44から特定のドライバ31を動作させたときの動作状態を読み取り、正常であればタイミング発生装置44に次のドライバ31を動作させる信号を送り、異常であればエラー処理を行う。また、以下の説明では、カウンタKの値にカウンタ名と同じ「K」を用いて説明する。
【0047】
同図に示すように、先ず、カウンタKを「0」クリアして初期化して(ステップS1)、続いて、K番目のドライバ31(最初は1番目のドライバ31)への駆動信号をオン(K番目のドライバ31以外の駆動信号は全てオフ)にする(ステップS2)。
【0048】
検知器43は、入力するテスト用共通電極39の電位が上述した電位vs になっているか否かを判別する(ステップS3)。この判別で、テスト用共通電極39の電位が電位vs になっていれば(S3がY)、いま駆動信号を印加したドライバ31は、オンしている、すなわち正常に動作している。検知器43は、ドライバ31が正常に動作していることをタイミング発生装置44に通知する。尚ステップS3で検知器の電位がvs と完全に等しいことに限定せず、検知器≒vs としているのは各抵抗のバラツキを考慮してほぼ等しいときには正常に動作していると判断させるためである(以降の説明においても記号≒の意味は図3におけるステップS3と同様である)。
【0049】
この場合は、タイミング発生装置44は、カウンタKの値Kを参照し、「K≧n」であるか否か、すなわち全てのドライバ31の検査が終了しているか否かを判別する(ステップS4)。そして未だ全てのドライバ31の検査が終了していない場合は(S4がN)、カウンタKの値Kを「1」インクリメントして(ステップS5)、ステップS2に戻り、ステップS2〜ステップS4を繰り返す。
【0050】
これにより、ステップS3で異常が生じない限り、すなわち、「テスト用共通電極39の電位」≠電位vs とならない限り、ステップS5からステップS2〜S4が繰り返されて、n個のドライバ31の動作チェックが進行する。
【0051】
そして、上記ステップS3で、「テスト用共通電極39の電位」≠「電位vs 」が検知器43によって検出されたときは(S3がN)、ドライバ31は、オンしていない、すなわち、動作が不良であるか又は個別電極32が断線していることになる。したがって、この場合は、エラー処理を行う(ステップS8)。このエラー処理は、不図示のエラー処理装置にエラー信号を出力する処理である。エラー処理装置は、警告灯の点灯又は点滅、あるいは、ブザーの放音、あるいは、表示装置に不具合発生の報知表示などを行う処理装置である。
【0052】
また、上記ステップS3で、常に判別がY(「テスト用共通電極39の電位」=「分圧電位vs 」)であれば、やがて、ステップS4で、カウンタKの値が「K≧n」となってn個の全てのドライバ31の動作チェックが終了したことが一応判明する(S4がY)。
【0053】
この場合は、先ず、オンしているドライバ31をオフにして(ステップS6)、続いて、検知器43に入力するテスト用共通電極39の電位が検査用電源V1 の電位v1 になっているか否かを判別する(ステップS7)。この判別で、テスト用共通電極39の電位が検査用電源V1 の電位v1 になっていれば(S7がY)、異常がないので処理を終了する。
【0054】
一方、「テスト用共通電極39の電位」≠「検査用電源V1 の電位v1 」であれば、駆動回路のどこかに上記のステップS3では検出できないような異常例えばドライバ31の短絡等の異常であるので(S7がN)、この場合は、ステップS8のエラー処理を行って処理を終了する。
【0055】
図4(a) は、上記の動作チェックの検査により良品であると認定されたチップ基板30に対する後工程の前段で形成された印字ヘッドの内部構造を示す平面図、同図(b) は、後工程の後段で完成した印字ヘッドの外観平面図である。尚、同図(a) には、前工程で作成された図1(a) に示す構成部分への番号の付与は省略している。
【0056】
この後工程における処理は、図14(b),(c) に詳述した通りであるので、ここでは確認のため概略を説明する。すなわち、図4(a) に示すように、チップ基板30上には、図1(a),(b) に示した後工程領域41内に、発熱部46と、その発熱部46の両端部に夫々接続して個別配線電極47及び共通電極48が形成され、個別配線電極47の他方の端部は内部パッド36に接続され、また、共通電極48の中央部には除去部49が形成されている。そして、これらの上にシリコン酸化物又はポリイミドなどからなる絶縁保護膜が形成されている。
【0057】
これらの上に、図示を省略しているシール隔壁と区画隔壁が形成され、共通電極22中央部の除去部23内のチップ基板1の面にインク供給溝が形成され、更にこのインク供給溝に連通し下面に開口するインク供給孔が穿設され、これらの最上層にオリフィス板51が積層され、その発熱部46に対向する位置にオリフィス52が穿設されて、図4(b) に示すように印字ヘッド53が完成する。
【0058】
同図(a) に示すように、この印字ヘッド53の内部構造には、上述したテスト用共通電極39等の動作チェック装置が附属したままとなっている。図1及び図2に示したテスト用抵抗体38には、上記後工程で作成される発熱部46と同様のTa−Si−O系の素材を用いている。これは比抵抗の選択性が広い材料であり、同様の素材であっても全く異なる抵抗体を形成することができる。例えばテスト用抵抗体38に比抵抗が20mΩcmのものを用いるとすると、図1(c) に示すテスト用抵抗体38の膜厚を200Å、幅aを5μm、長さbを100μmとして、抵抗値r38は200KΩとなる。
【0059】
一方、後工程で内部パッド36及び個別配線電極を介して接続される同様素材の発熱部46の抵抗は200Ω程度であり、したがって、その1000倍の抵抗値r38を持つテスト用抵抗体38が個別電極32を並列にテスト用共通電極39に接続したままとなっていても、印字ヘッド53として完成した後に、個々のドライバ31の吐出動作に影響を与えることは無い。
【0060】
尚、上記実施の形態では検知器43をチップ基板30の外付け装置として示しているが、検知器43をチップ基板30に内蔵するようにしてもよい。
図5は、そのように検知装置をチップ基板30に内蔵した変形例を示す図である。本例では、同図に示すように、チップ基板30に上述した前工程でテスト用共通電極39及びテスト用抵抗体38を形成するときに、テスト用共通電極39と接地共通配線45との間に、検知器としてのコンパレータ54を形成する。コンパレータ54のプラス入力端子にはテスト用電源VH1の電位vH1の抵抗R1 と抵抗R2 の分圧電位が常時入力している。そして、コンパレータ54のマイナス入力端子には、ドライバ31がオフのときはテスト用電源VH1の電位vH1が入力し、ドライバ31がオンしたときはテスト用電源VH1の電位vH1の抵抗R0 と抵抗38の分圧電位が入力する。
【0061】
前述したようにテスト用抵抗体38の抵抗値r38は200KΩ程度に形成されるので、この抵抗値r38が300KΩまでの誤差があっても検知能力が機能するようにコンパレータ54周辺の抵抗値を決めるようにする。すなわち、テスト用抵抗体38の抵抗値r38はそれほど厳密である必要はない。例えば、抵抗R0 の抵抗値r0 を300KΩとすると、レファレンスとなるコンパレータ54のプラス入力端子にはテスト用電源VH1の電位vH1の1/2の電位が発生するように抵抗R1 及び抵抗R2 ともにその抵抗値を10KΩとする。
【0062】
そのように設定すれば、1個のドライバ31がオンして、これに対応するテスト用抵抗体38に抵抗R0 を介してテスト用電源VH1の電流が流れると、コンパレータ54の出力はハイとなり電源VDDとなる。また、全てのドライバ31がオフのときは、コンパレータ54の出力はローであり接地共通配線45の接地電位GNDとなる。この場合も、ドライバ31を個々に駆動して、コンパレータ54の出力vが電源VDDの電位vDDであるか接地電位GNDであるかの判定をするだけ、ドライバ31が正常に機能しているか否かを個別に判定することができる。また、この場合も後工程は図4(a),(b) に示した通りでよい。
【0063】
尚、テスト用抵抗体38を例えばNiCr等で抵抗値100Ω程度にものに形成し、前工程後の検査時にはテスト用抵抗体38が断線しない程度の電圧をテスト用共通電極39に印加して動作チェックの検査をし、検査終了後に、テスト用抵抗体38が溶断する程度の電圧をテスト用共通電極39に印加しながらドライバ31を1個ずつ順番にオンしていって全てのテスト用抵抗体38を溶断することにより個々のドライバ31からテスト用共通電極39を切り離すようにしてもよい。
【0064】
図6は、第2の実施の形態における前工程の駆動回路の加工を終了した直後の集積回路基板としてのチップ基板及びその動作チェック装置の構成を模式的に示す平面図である。同図に示すように、このチップ基板55には、図1(a),(b) に示したチップ基板30と全く同様に、ドライバ31、個別電極32(32−1、32−2)、論理回路33、端子群34、パッシべーション膜35、及び内部パッド36が形成され、更に後工程領域41が設けられている。ただし、本例ではテスト用共通電極の配設状態及びその接続部としての個別電極の開口部の配置が図1(a),(b) の場合と異なる。
【0065】
すなわち、図6に示すように、チップ基板55のドライバ31の出力端子としての個別電極32(32−1、32−2)は、偶数個目の個別電極32−1の開口部37−1と、奇数個目の個別電極32−2の開口部37−2とを、ドライバ31からの延出方向に相互にずらして配置・形成している。つまり、接続部としての開口部37(37−1、37−2)がチップ基板55のドライバ31の配列方向(図の縦方向)に対しほぼ直角方向(図の横方向)に、交互に位置ずれして配置されている。
【0066】
このように、ドライバ31は、その配列方向に対し直角方向に位置ずれした開口部37−1及び37−2が形成されて2つの組にグループ化されており、これらグループ化され、位置ずれした開口部37−1及び37−2を有する個別電極32−1及び32−2に、テスト用抵抗体38−1及び38−2を介して、これもドライバ31の配列方向に対し直角方向に位置ずれし平行して配置された二本のテスト用共通電極39−1及び39−2がそれぞれ接続されている。
【0067】
これらテスト用共通電極39−1と、テスト用抵抗体38−1及び開口部37−1を介しての個別電極32−1との接続部の構成は、図1(c) に示した構成と同様である。また、テスト用共通電極39−2と、テスト用抵抗体38−2及び開口部37−2を介しての個別電極32−2との接続部の構成も同様である。
【0068】
図7は、上記のように前工程を終了したチップ基板55の駆動回路と動作チェック装置の等価回路図である。同図には図6の構成と等価な回路部分には図6と同一の番号を付与して示している。
【0069】
同図に示す回路に形成される動作チェック装置は、テスト用共通電極39−1、39−2、テスト用共通電極39−1に抵抗RX0を介して接続された検査用電源V1 、テスト用共通電極39−2に抵抗RXEを介して接続された検査用電源V1 、抵抗RX0の接続点56に一方の入力端子を接続され抵抗RXEの接続点57に他方の入力端子を接続された検知器58、及び検知器58の入出力信号線59に接続されたタイミング発生装置61から構成されている。上記の抵抗RX0及びRXEの抵抗値は、テスト用抵抗体38(38−1、38−2、・・・)の抵抗値よりも充分大きく設定されている。
【0070】
同図に示すように、動作チェック装置の二本のテスト用共通電極39−1及び39−2の一方のテスト用共通電極39−1は、一つ置きにグループ化されたドライバ31のコレクタに接続する一方のグループの個別電極32−1の接続端子(開口部37−1)に一端が接続してパッシべーション膜35上に引き出されたテスト用抵抗体38−1の他端に接続されている。 また、他方のテスト用共通電極39−2は、他方のグループのドライバ31のコレクタに接続する個別電極32−2の接続端子(開口部37−2)に一端が接続してパッシべーション膜35上に引き出されたテスト用抵抗体38−2の他端に接続されている。
【0071】
すなわち、各テスト用共通電極39−1又は39−2は、テスト用抵抗体38−1又は38−2を介して、各グループ内において全ての個別電極32−1又は32−2に接続された状態になっている。
【0072】
この場合も、テスト用共通電極39−1及び39−2を、各グループ毎に全ての個別電極32−1及び32−2に接続するのであるから、ドライバ31の配設ピッチが如何に高密度であっても、このテスト用共通電極39−1及び39−2の接続には何等支障が無い。すなわち、このテスト用共通電極39−1及び39−2の接続の態様にはドライバ31の配設ピッチの影響を受けることがない。
【0073】
そして、上記のドライバ31のエミッタは接地共通配線45に接続され、ゲートはタイミング発生装置61に接続されている。このタイミング発生装置61も、チップ基板55に内蔵されており、この場合も図6に示す論理回路33の形成と同時にこの論理回路33と同様にLSI形成処理技術によって形成され、端子群17のなかの対応する端子を介して外部の検査用電源V1 及び検知器58と接続される。このタイミング発生装置61は、論理回路33を介して、上記各グループ毎にドライバ31を個々に駆動する。
【0074】
この場合も各グループのドライバ31はオープンコレクタとなっているのでタイミング発生装置61から駆動信号が印加されない状態では、テスト用共通電極39−1及び39−2の電位は検査用電源V1 の電位v1 となり、検知器58の2つの入力端子には、それぞれ電位v1 が入力される。すなわち、検知器58の2つの入力端子に入力される電位vSO及びvSEは、それぞれvSO=vSE=v1 である。
【0075】
一方、ドライバ31に駆動信号を印加してオンにすると、電源V1 と接地共通配線45との間に、抵抗RX0とテスト用抵抗体38−1又は抵抗RXEとテスト用抵抗体38−2を介して電流が流れ、検知器58の一方の入力端子にはテスト用共通電極39−1の電位となる抵抗RX0とテスト用抵抗体38−1の抵抗値r38-1との分圧が入力されて、vSO={r38-1/(r38-1+rX0)}×v1 となり、他方の入力端子にはテスト用共通電極39−2の電位となる抵抗RXEとテスト用抵抗体38−2の抵抗値r38-2との分圧が入力されて、vSE={r38-2/(r38-2+rXE)}×v1 になる。
【0076】
もし、ドライバ31あるいは前段の論理回路33に不良があれば、タイミング発生装置61がグループ毎にドライバ31を1個づつ順番にオンにする信号を送っても、検知器58は電位vSO={r38-1/(r38-1+rX0)}×v1 又は電位vSE={r38-2/(r38-2+rXE)}×v1 を検出することはできない。このことを用いて動作チェック装置は駆動回路が正常に動作するか否かを検査する。
【0077】
図8は、上述した構成の動作チェック装置による駆動回路の検査(動作チェック)を行う処理のフローチャートである。尚、この場合も、タイミング発生装置61は、カウンタKを用い、n個(通常、n≧56)のドライバ31を、グループ毎に、1番目からn番目まで順に動作させる(駆動信号をオンにする)。その動作させるタイミングは検知器58にも出力される。検知器58はタイミング発生装置61から特定のドライバ31を動作させたときの動作状態を読み取り、正常であればタイミング発生装置61に次のドライバ31を動作させる信号を送り、異常であればエラー処理を行う。また、以下の説明では、カウンタKの値にカウンタ名と同じ「K」を用いている。
【0078】
図8において、先ず、カウンタKを「0」クリアして初期化し(ステップS201)、続いて、K番目のドライバ31(最初は1個目のドライバ31)のみに対して駆動信号を印加(オン)する(ステップS202)。続いて、いまオンしたK番目のドライバ31(以下、着目ドライバ31という)がテスト用共通電極39−1又は39−2のどちらの共通電極に接続されているかを判断する(ステップS203)。この処理は、カウンタKの値Kが偶数か奇数かを判断する処理である。
【0079】
そして、カウンタKの値Kが奇数であれば、着目ドライバ31は共通電極39−1と接続していると判断し(S203がN)、この場合は、検知回路58の一方の入力端子により検出されているテスト用共通電極39−1の電圧を参照して、テスト用共通電極39−1の電位が図7に示した電位vSO={r38-1/(r38-1+rX0)}×v1 であるか否か、つまり着目ドライバ31が正常にオンしているか否かを判別する(ステップS204)。
【0080】
ここで着目ドライバ31が正常にオンしていれば(S204がY)、更に検知回路58の他方の入力端子により検出されているテスト用共通電極39−2の電位が検査用電源V1 の電位v1 であるか否かを判別する(ステップS205)。この処理は、着目ドライバ31の個別電極32−1と、これに隣接するドライバ31の個別電極32−2との間に短絡があるか否かを調べる処理である。
【0081】
ここで、テスト用共通電極39−2の電位vSEが検査用電源V1 の電位v1 であれば正常であり(S205がY)、この場合は、続いてカウンタKの値が「K≧n」(全てのドライバ31の検査が終了)か否かを判別し(ステップS206)、「K<n」なら未だ全てのドライバ31の検査が終了していないので(S206がN)、カウンタKを「1」インクリメントして(ステップS207)、ステップS202に戻り、ステップS202〜ステップS206を繰り返す。
【0082】
上記のステップS205で、テスト用共通電極39−2の電位vSEが検査用電源V1 の電位v1 でないときは(S205がN)、これは隣接同士のドライバ31で個別電極32−1と32−2が短絡していることを示している。したがって、この場合は、エラー処理を行う(ステップS208)。
【0083】
また、上記ステップS204で、テスト用共通電極39−1の電位vSOがvSO≒{r38-1/(r38-1+rX0)}×v1 でないと(S204がN)、これは着目ドライバ31がオンしていない、すなわち着目ドライバ31が動作不良を起しているか又は個別電極32−1が断線していることを示している。したがって、この場合も、ステップS208に移行してエラー処理を行う。
【0084】
一方、上記ステップS203の判別で、カウンタKの値Kが偶数であれば、着目ドライバ31はテスト用共通電極39−2と接続している(S203がY)。この場合は、検知回路58の他方の入力端子により検出されているテスト用共通電極39−2の電位vSEを調べ、テスト用共通電極39−2の電位vSEがvSE≒{r38-2/(r38-2+rXE)}×v1 であるか否かを判別する(ステップS209)。
【0085】
そして、分圧電位であれば、着目ドライバ31は正常にオンしている(S209がY)。この場合は、更にテスト用共通電極39−1の電位vSOが検査用電源V1 の電位v1であるか否かを判別し(ステップS210)、テスト用共通電極39−1の電位が検査用電源V1 の電位v1 であれば正常であるので(S210がY)、上記のステップS206の処理に移行する。
【0086】
もし、上記のステップS210で、テスト用共通電極39−1の電位vSOが検査用電源V1 の電位v1 でないときは、隣接同士のドライバ31で個別電極32−2と32−1が短絡しているので(S210がN)、上記のステップS208のエラー処理に移行する。
【0087】
また、ステップS209でテスト用共通電極39−2の電位vSEが上記の分圧電位でないときは(S209がN)、着目ドライバ31が動作不良を起しているか又はテスト用共通電極39−2が断線しているので、この場合も、ステップS208のエラー処理に移行する。
【0088】
このように、駆動回路のドライバの動作不良、断線、短絡等の不具合を、内部パッド毎にプローブを立てることなく、図1に示したように1個のテスト用共通電極39を全部の内部パッドに一括して接触させるか、又は図6に示したように複数個(同図の場合は2個)のテスト用共通電極39−1、39−2を、グループ分けした内部パッドに夫々一括して接触させて、駆動回路の検査を行うことができる。
【0089】
尚、図1ではn本全ての個別電極を一つのテスト用共通電極39で接続したが、テスト共通電極が容易に当接できる数の個別電極毎に分けて複数のテスト用共通電極を当接させ、各テスト用共通電極を並行して同時に検査しても良い。例えば50本の個別電極を同時に短絡すると、ドライバの配設ピッチが42.3μmである場合は1本のテスト用共通電極の長さは42.3μm×50≒2.1mmとなり、このようなピッチであれば容易にテスト用共通電極の当接が可能である。図6の構成にも同様な考え方が適用できる。
【0090】
また、図6においては奇数番目の個別電極32−2同士と偶数番目の個別電極32−1同士をテスト用共通電極39−1、39−2でそれぞれ短絡したが、これは例えば個別電極3個毎、4個毎のように、更に多くのグループに分けても良い。
【0091】
更に、上述した実施の形態では、いずれもドライバ列が1列で構成されている例をとって説明したが、ドライバ列が複数列であっても同様に検査できる。すなわち、ドライバ列がN列であるときは、第1実施形態ではN列のドライバ列に対応するN本のテスト用共通電極を用い、第2実施形態ではN×2本のテスト用共通電極を用いれば良い。
【0092】
図9は、第3の実施の形態におけるチップ基板上に形成された駆動回路と動作チェック装置の等価回路図である。本例はテスト用共通電極を1本のみ配設して、個々のドライバの状態を、正常、断線、短絡に分けて判別する例を示している。尚、この前工程が終了した直後のチップ基板の外観は、図1(a) に示した平面図と同様である。
【0093】
図9に示す回路構成は、図5に示した回路構成に夫々1個のコンパレータと抵抗を増設した構成となっている。図9に示すコンパレータ62は、図5のコンパレータ54と同一の機能を有している。図9で追加されているコンパレータ63は、一方の入力端子にはコンパレータ62と同様にテスト用共通電極39の電位vT が入力し、他方の入力端子には、図5の抵抗R2 を二分割した形で配置された抵抗R02と抵抗R03の接続点の電圧v3が入力する。
【0094】
上記の各抵抗の抵抗値については、テスト用抵抗体38の抵抗値r38は200kΩ、抵抗R0 の抵抗値r0 は220kΩ、抵抗R01の抵抗値r01は10kΩ、抵抗R02の抵抗値r02は3kΩ、抵抗R03の抵抗値r03は7kΩに設定されている。したがって、
v2 =vH1×{(r02+r03)/(r01+r02+r03)}=vH1×0.5
v3=vH1×r03/(r01+r02+r03)=vH1×0.35
である。これに対してテスト用共通電極39の電位vT は、駆動されたときのドライバ31の状態によって変化する。この動作チェック装置では、上記の電位v2 、v3 、及びvT の関係を調べることにより、ドライバ31の良否を判断する。尚、良品と判断されたチップ基板に対する後工程は、第1及び第2の実施の形態の場合と同様である。
【0095】
図10は、上記第3の実施の形態における動作チェック装置による駆動回路の検査(動作チェック)を行う処理のフローチャートである。尚、この場合も、不図示のタイミング発生装置は、カウンタKを用い、n個のドライバ31を1番目からn番目まで順に動作させる(駆動信号をオンにする)。その動作させるタイミングは不図示の制御部に出力される。制御部はタイミング発生装置により特定のドライバ31を動作させたときの動作チェック装置のコンパレータ出力vを調べ、コンパレータ出力vが示す電圧v2 、v3 及びvT の関係に基づいてドライバ31の良否を判断し、正常であればタイミング発生装置に次のドライバ31を動作させる信号を送り、異常であればエラー処理を行う。また、以下の説明では、カウンタKの値にカウンタ名と同じ「K」を用いる。
【0096】
図10において、先ず、カウンタKを「0」クリアして初期化し(ステップS301)、続いて、K番目のドライバ31(最初は1個目のドライバ31)のみに対して駆動信号を印加(オン)する(ステップS302)。続いて、電位v2 、v3 及びvT の関係がv2 >vT >v3 となっているか否かを判別する(ステップS303)。この処理は、いまオンしたドライバ31(以下、着目ドライバ31という)が正常に動作しているか否かを判別する処理である。
【0097】
すなわち、ここに示す図9の駆動回路は他の実施の形態の場合と同様の構成でありドライバ31の出力側はオープンコレクタとなっている。したがって、このドライバ31が1個正しくオンすると、電位vT はテスト用抵抗体38と抵抗R0 の分圧になる。すなわち、
vT =vH1×r38/(r0 +r38)=vH1×0.48
となる。そして、上述したように、v2 =vH1×0.5、v3 =vH1×0.35であるから、v2 >vT >v3 が成立する。
【0098】
つまり、v2 >vT >v3 となっているときは(S303がY)、着目ドライバ31が正常であると判断し、この場合は、続いてカウンタKの値が「K≧n」(全てのドライバ31の検査が終了)か否かを判別し(ステップS304)、「K<n」なら未だ全てのドライバ31の検査が終了していないので(S304がN)、カウンタKを「1」インクリメントして(ステップS305)、ステップS302に戻り、ステップS302〜ステップS303を繰り返す。
【0099】
一方、上記ステップS303の判別で、v2 >vT >v3 でないときは(S303がN)、次に、vT >v2 >v3 であるか否かを判別する(ステップS305)。この処理は、着目ドライバ31が不良又は断線しているか否かを判別する処理である。すなわち、着目ドライバ31が不良又は断線などでオンできないと、図9に示すようにテスト用共通電極39の電位vT はテスト用電源電圧VH1の電位vH1と等しくなるから、vT >v2 >v3 の関係になる。すなわち、このようにvT >v2 >v3 であるときは(S305がY)、着目ドライバ31が不良又は断線していると判断して、ドライバ動作不良の処理を行なってから(ステップS306)、動作チェック処理を直ちに終了する。
【0100】
他方、上記ステップS305の判別で、vT >v2 >v3 でないとき、つまりv2 >vT >v3 でもなく、vT >v2 >v3 でもない、即ちv2 >v3 >vT であるときは、着目ドライバ31のコレクタが、隣接ドライバ31のコレクタと短絡しており、隣接ドライバ31のコレクタに接続されているテスト用抵抗体38にも電流が流れている。このため電位vT は、
vT =vH1×(r38//r38)/(r0 +(r38//r38))=vH1×0.31
となっている。すなわち、v2 >v3 >vT の関係になっている。したがって、この場合は、着目ドライバ31が短絡していると判断して、隣接ドライバ短絡処理を行なって(ステップS307)、動作チェック処理を直ちに終了する。
【0101】
尚、上記の電位vT の値を示す式では、2個のドライバ31のコレクタが短絡している場合を示したが、隣接して短絡しているドライバ31の数が増えると、その増加数に応じて電位vT の電位は下がっていくので、v2 >v3 >vT の関係は変わらない。つまり、複数にわたる隣接短絡の不良も検出できる。
【0102】
また、上記ステップS304の判別からステップS305、S302、S303、S304が繰り返され、やがて、ステップS304で、カウンタKの値が「K≧n」となってn個の全てのドライバ31の動作チェックが終了したことが一応判明したきは(S304がY)、続いて、いまオンしているドライバ31をオフ、つまり全てのドライバ31をオフにし(ステップS308)、次に、v2 >vT >v3 になっているか否かを判別する(ステップS309)。
【0103】
この判別で、v2 >vT >v3 であれば、つまり、全てのドライバ31をオフしたにも拘らず、テスト用共通電極39の電位vT がテスト用抵抗体38と抵抗R0 の分圧になっている。すなわち、いずれかのドライバ31が導通している、つまり、短絡している。したがって、この場合は、ドライバ短絡処理を行なった後(ステップSS7がY)、直ちに動作チェック処理を終了する。
【0104】
また、上記ステップS309の判別で、v2 >vT >v3 でないときは(S309がN)、次に、v2 >v3 >vT であるか否かを判別する(ステップS311)。この判別でv2 >v3 >vT であるときは、上述したステップS307における1個のドライバ31をオンして隣接ドライバが短絡しているときの状態と同様である。即ち、全てのドライバ31の駆動信号をオフにしているのであるから、v2 >v3 >vT であるということは、いずれかのドライバが短絡しており且つこれに隣接ドライバが短絡していることになる。この場合は、ドライバ短絡・隣接ドライバ短絡の処理を行なって(ステップS312)、直ちに動作チェック処理を終了する。
【0105】
また、上記ステップS309でv2 >vT >v3 でなく、ステップS311でv2 >v3 >vT でもないときは、正常であるので、不良処理は何も行なわず直ちに動作チェック処理を終了する。
【0106】
尚、上述した実施の形態においては、いずれもオープンコレクタの電極配線とテスト用共通電極との間にテスト用抵抗体を接続しているが、テスト用抵抗体の代わりに他の負荷を接続するようにしてもよい。
【0107】
図11(a),(b) は、テスト用抵抗体の代わりに他の負荷を接続した例を二例示しており、同図(a) はテスト用抵抗体に代わる負荷として、ディプレッションタイプのNMOS64を形成し、発熱部を駆動するドライバをNMOSドライバ65で形成した例を示している。尚、その他の構成の内部パッド36、開口部37、テスト用共通電極39、接地共通配線45並びに検査方法及び後工程は、上述した各実施の形態における構成並びに検査方法及び後工程と同様である。また、上記のディプレッションタイプのNMOS64を、同図(b) に示すように、エンハンスメントタイプのNMOS66で形成してもよい。
【0108】
【発明の効果】
以上詳細に説明したように、本発明によれば、集積回路基板にLSI形成によりテスト用共通電極、テスト用抵抗体、及びタイミング発生回路からなる動作チェック装置を形成するので、プローブを用いる複雑で大仕掛けな検査用装置を用いる必要がなく、駆動回路の検査を簡単かつ迅速に行なうことができて作業能率が向上する。更にテスト用抵抗体を発熱用抵抗体と同様な素材とすることにより、集積回路基板の製造も容易となる。
【図面の簡単な説明】
【図1】 (a) は第1の実施の形態における前工程を終了したチップ基板とその動作チェック装置の構成を模式的に示す平面図、(b) は(a) のD−D′断面矢視図、(c) は動作チェック装置の各部の接続関係を拡大して示す平面図である。
【図2】第1の実施の形態における前工程を終了したチップ基板の駆動回路と動作チェック装置の等価回路図である。
【図3】第1の実施の形態における動作チェック装置による駆動回路の検査(動作チェック)を行う処理のフローチャートである。
【図4】 (a) は動作チェックの検査により良品と認定されたチップ基板に対する後工程で形成される印字ヘッドの内部構造を示す平面図、同図(b) はその完成外観平面図である。
【図5】第1の実施の形態において検知装置をチップ基板に内蔵した変形例を示す図である。
【図6】第2の実施の形態における前工程の駆動回路の加工を終了した直後の集積回路基板としてのチップ基板及びその動作チェック装置の構成を模式的に示す平面図である。
【図7】第2の実施の形態における前工程を終了したチップ基板の駆動回路と動作チェック装置の等価回路図である。
【図8】第2の実施の形態における動作チェック装置による駆動回路の検査(動作チェック)を行う処理のフローチャートである。
【図9】第3の実施の形態におけるチップ基板上に形成された駆動回路と動作チェック装置の等価回路図である。
【図10】第3の実施の形態における動作チェック装置による駆動回路の検査(動作チェック)を行う処理のフローチャートである。
【図11】 (a),(b) はテスト用抵抗体の代わりに他の負荷を接続した例を2例示す図である。
【図12】 (a),(b),(c) はルーフシュータ型プリンタの印字ヘッドの動作部の構成を模式的に示す図である。
【図13】 (a),(b),(c) は図12の印字ヘッドの構成を更に詳しく示す図である。
【図14】 (a) は従来の印字ヘッドのチップ基板における前工程で形成される駆動回路の構成を模式的に示す平面図、(b) は後工程で形成される印字ヘッドの内部構造を示す平面図、(c) はその完成外観平面図である。
【図15】従来の印字ヘッドの前工程を終了したチップ基板のドライバの等価回路図である。
【符号の説明】
1 チップ基板
2 発熱素子
3、3−1 隔壁
4 オリフィス板
5 オリフィス
6 インク流路
7、7b インク
7a メニスカス
7c インク滴
8 膜気泡
9 加圧室
11 インク供給溝
12 インク供給孔
13 ドライバ
14 個別電極
15 内部パッド
16 論理回路
17 端子群
18 後工程領域
19 発熱部
21 個別配線電極
22 共通電極
22′ 端子
23 除去部
24 オリフィス板
25 オリフィス
26 印字ヘッド
27 共通接地配線
30 チップ基板
31 ドライバ
32、32−1、32−2 個別電極
33 論理回路
34 端子群
35 パッシべーション膜
36 内部パッド
37、37−1、37−2 開口部
38、38−1、38−2 テスト用抵抗体
39、39−1、39−2 テスト用共通電極
Rx 抵抗
V1 検査用電源
41 後工程領域
42 接続点
43 検知器
44 タイミング発生装置
45 接地共通配線
46 発熱部
47 個別配線電極
48 共通電極
49 除去部
51 オリフィス板
52 オリフィス
53 印字ヘッド
54 コンパレータ
v コンパレータ出力
VH1 テスト用電源
R0 、R1 、R2 、RX0、RXE、R01、R02、R03、R38、R38-1、R38-2、Rx 抵抗
GND 接地電位
VDD 電源
55 チップ基板
56、57 接続点
58 検知器
59 入出力信号線
61 タイミング発生装置
62、63 コンパレータ
v1 、v2 、v3 、vSE、vSO、vT 電位
64、66 NMOS
65 NMOSドライバ
Claims (4)
- 複数の出力素子と、該複数の出力素子の出力端子に接続された発熱用抵抗体と、複数の前記出力素子を順次動作させるタイミング発生手段と、
各前記出力素子の前記出力端子に接続され、前記発熱用抵抗体と同様素材の抵抗と、
該抵抗それぞれの前記出力端子との接続部の反対側を短絡するテスト用共通電極と、
を有することを特徴とする集積回路基板。 - 複数の出力素子と、該複数の出力素子の出力端子に接続された発熱用抵抗体と、複数の前記出力素子を順次動作させるタイミング発生手段と、
各前記出力素子及び所定の前記出力素子毎に配列方向に対しほぼ直角方向に位置ずれした複数のグループよりなる前記出力端子に接続され、前記発熱用抵抗体と同様素材の抵抗と、
該抵抗それぞれの前記出力端子との接続部の反対側を短絡する前記複数のグループ毎のテスト用共通電極と、
を有することを特徴とする集積回路基板。 - 前記出力素子が動作したときの前記テスト用共通電極の電位を検知する検知器を更に有することを特徴とする請求項1又は2記載の集積回路基板。
- 前記出力素子が動作したとき及び前記出力素子が非動作のときの前記テスト用共通電極の電位を検知する複数の検知器を有することを特徴とする請求項3記載の集積回路基板。
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