JP2006215454A - ドライバｉｃ - Google Patents

Abstract

【課題】低電圧ブロックのＣＭＯＳで構成された出力制御回路のみのリーク電流を検査できるドライバＩＣを提供する。
【解決手段】低電圧電源（ＶＤＤ）７で動作するリセット回路４、リセット回路４の出力信号が入力され、ＶＤＤ７で動作するＣＭＯＳで構成され、かつロジック動作するＣＭＯＳ出力制御回路５とからなる低電圧ブロック２と、ＣＭＯＳ出力制御回路５の出力信号で制御され、高電圧電源（ＶＤＤＨ）８で動作するＰ型ＭＯＳトランジスタ６１とＮ型ＭＯＳトランジスタ６２からなるプッシュプル形式のドライバ出力１０とを有する高電圧ブロック３とが同一半導体チップに集積されており、リセット回路４の第１のＧＮＤ９１とＣＭＯＳ制御回路５の第２のＧＮＤ９２は、半導体チップ内で互いに接続されていない構成とする。
【選択図】図１

Description

本発明は、ＣＭＯＳで構成された出力制御回路のリーク電流を検査できるドライバＩＣに関する。

従来、この種の技術としては特許文献１に記載された技術がある。特許文献１には、低電圧を用いて出力状態を制御する制御信号を発生する低電圧ブロックと、プッシュプル形式の出力ドライバを複数有し、低電圧ブロックにより発生された制御信号に応じて高電圧を用いてそれら複数の出力ドライバを制御する高電圧ブロックと、低電圧ブロックへの電源投入時あるいは電源遮断時に高電圧ブロックに設けられた出力ドライバの出力を強制的にＬＯＷ状態にする強制リセット回路とを備えた、ＰＤＰ用ドライバについて記載されている。

図８はＰＤＰなどフラットディスプレイパネルを駆動する従来のドライバＩＣ構成図である。

低電圧ブロック２は、リセット回路４とＣＭＯＳ構成でかつロジック動作するＣＭＯＳ出力制御回路５からなり、高電圧ブロック３は、高電圧でも動作可能なＰ型ＭＯＳトランジスタ６１とＮ型ＭＯＳトランジスタ６２からなるプッシュプル形式のドライバ出力１０を有し、パネルの容量負荷をドライブしている。

通常動作時は、ＣＭＯＳ出力制御回路５より高電圧ブロック３を構成する各ＭＯＳトランジスタのゲート端子に対し、同時ＯＮせず貫通電流が発生しないタイミングで低電圧の制御信号を与え、ドライバ出力１０の状態を切り替えている。

また低電圧電源（以下、ＶＤＤと称する）７と高電圧電源（以下、ＶＤＤＨと称する）８の投入または遮断シーケンスが誤った場合や、ドライバ出力１０のスイッチング動作により低電圧ブロック２にノイズが回り込んでしまった場合に備え、リセット回路４を設けている。

リセット回路４内では、ＶＤＤ７の変動を抵抗４１，４２で分圧してコンパレータ４４に入力し、内部基準電圧４３と比較する。仮に電源シーケンス等に異常が検出された場合、ＣＭＯＳ出力制御回路５に対し、ドライバ出力１０が安全な状態に強制的に切り替わるよう異常検出信号を出力する構成になっている。
特開２００４−１２５３５号公報

ところで、ドライバＩＣ１の信頼性を求める上では、ＣＭＯＳ出力制御回路５のみの電源−ＧＮＤ間リーク電流を検査することは重要である。

出荷時にファンクション検査だけの動作判定だけであった場合、ＣＭＯＳ出力制御回路５を構成する単体ＭＯＳに異常リーク電流が存在しても、ファンクション検査がパスすれば市場に出荷されてしまう。前記異常リーク電流が経時変化し、より悪化した場合、ＣＭＯＳ出力制御回路５内で切り替わり遅延や誤動作が発生する可能性が高く、結果としてパネル画像の乱れや高電圧ブロック３において同時ＯＮによる過電流が発生し、ドライバＩＣ１を破壊させることも考えられる。

しかしながら従来の構成では、リセット回路４とＣＭＯＳ出力制御回路５が同じＶＤＤ７に半導体チップ内で接続され、またリセット回路４とＣＭＯＳ出力制御回路５のＧＮＤも同様に半導体チップ内で接続されていた。そのため、リセット回路４を定常的に流れてしまう電流とＣＭＯＳ出力制御回路５に異常があった場合に流れるリーク電流とを比較した場合、リセット回路４へ流れる定常電流が大きいがため、前記の信頼性上検査したいＣＭＯＳ出力制御回路５の電源−ＧＮＤ間リーク電流が測定できないという課題があった。

前記に鑑み、本発明はＣＭＯＳで構成された出力制御回路のリーク電流を検査できるドライバＩＣを提供することを目的とする。

前記目的を達成するため、本発明は、低電圧で動作するリセット回路と、該リセット回路の出力信号が入力され、前記低電圧で動作しかつＣＭＯＳによって構成された制御回路と、該制御回路の出力信号によって制御され、高電圧で動作する駆動回路とを同一半導体チップに集積したドライバＩＣにおいて、前記リセット回路の第１のＧＮＤと前記制御回路の第２のＧＮＤとを、前記半導体チップ内で互いに非接続としたことを特徴とする。

また本発明は、低電圧で動作するリセット回路と、該リセット回路の出力信号が入力され、前記低電圧で動作しかつＣＭＯＳによって構成された制御回路と、該制御回路の出力信号によって制御され、高電圧で動作する駆動回路とを同一半導体チップに集積したドライバＩＣにおいて、前記リセット回路の第１の低電圧電源と前記制御回路の第２の低電圧電源とを、前記半導体チップ内で互いに非接続としたことを特徴とする。

また本発明は、低電圧で動作するリセット回路と、該リセット回路の出力信号が入力され、前記低電圧で動作しかつＣＭＯＳによって構成された制御回路と、該制御回路の出力信号によって制御され、高電圧で動作する駆動回路とを同一半導体チップに集積したドライバＩＣにおいて、前記リセット回路の第１のＧＮＤと前記制御回路の第２のＧＮＤとを、前記半導体チップ内で保護素子を介して接続されていることを特徴とする。また、前記保護素子は、前記リセット回路の第１のＧＮＤにアノードが接続され、前記制御回路の第２のＧＮＤにカソードが接続された第１のダイオードと、前記リセット回路の第１のＧＮＤにカソードが接続され、前記制御回路の第２のＧＮＤにアノードが接続された第２のダイオードとを有することを特徴とする。

また本発明は、低電圧で動作するリセット回路と、該リセット回路の出力信号が入力され、前記低電圧で動作しかつＣＭＯＳによって構成された制御回路と、該制御回路の出力信号によって制御され、高電圧で動作する駆動回路とを同一半導体チップに集積したドライバＩＣにおいて、前記リセット回路の第１の低電圧電源と前記制御回路の第２の低電圧電源とを、前記半導体チップ内で保護素子を介して接続されていることを特徴とする。また、前記保護素子は、前記リセット回路の第１の低電圧電源にアノードが接続され、前記制御回路の第２の低電圧電源にカソードが接続された第１のダイオード、前記リセット回路の第１の低電圧電源にカソードが接続され、前記制御回路の第２の低電圧電源にアノードが接続された第２のダイオードとを有することを特徴とする。

本発明によれば、低電圧で動作するリセット回路とＣＭＯＳ出力制御回路を検査時に切り分けてリーク電流を測定することができるので、ＣＭＯＳ出力制御回路の素子レベルでの異常リークが検出でき、市場での経時変化により発生し得る不具合に対しスクリーニング効果がある。

また、チップ内においてリセット回路とＣＭＯＳ出力制御回路の第１のＧＮＤと第２のＧＮＤまたは第１の低電圧電源と第２の低電圧電源が分けられており、かつリセット回路を構成する素子数が少ないため、外部からのサージ等の電荷やドライバ出力のスイッチングによるノイズに対し振られ易くなるが、保護素子を介し第１のＧＮＤと第２のＧＮＤ間または第１の低電圧電源と第２の低電圧電源間を半導体チップ内で接続することで、前記の課題について電荷の放電能力が改善される。

以下、本発明の実施形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は本発明の第１の実施形態におけるドライバＩＣの構成図であり、１ａはドライバＩＣを示す。

低電圧ブロック２は、低電圧電源（以下、ＶＤＤと称する）７で動作するリセット回路４と、リセット回路４の出力信号が入力され、ＶＤＤ７で動作するＣＭＯＳで構成され、かつロジック動作するＣＭＯＳ出力制御回路５とからなり、高電圧ブロック３は、ＣＭＯＳ出力制御回路５の出力信号で制御され、高電圧電源（以下、ＶＤＤＨと称する）８で動作するＰ型ＭＯＳトランジスタ６１とＮ型ＭＯＳトランジスタ６２からなるプッシュプル形式のドライバ出力１０を有し、低電圧ブロック２と高電圧ブロック３とは同一半導体チップに集積されている。ここで、リセット回路４の第１のＧＮＤ９１とＣＭＯＳ出力制御回路５の第２のＧＮＤ９２は、半導体チップ内で互いに接続されていない。

リセット回路４は、一般にUnder Voltage Locked Out回路と呼ばれ、ＶＤＤ７とＶＤＤＨ８の投入または遮断シーケンスが誤った場合や、ドライバ出力１０のスイッチング動作によりノイズが低電圧ブロック２に回り込んでしまった場合にＶＤＤ７の変動を検出する回路である。ＶＤＤ７の変動を抵抗４１，４２で分圧し、リセット回路４内の基準電圧（ダイオードのＯＮする順方向電圧Ｖｆがよく用いられる）４３と比較する。仮に変動を検出した場合、リセット信号をＣＭＯＳ出力制御回路５に出力し、高電圧ドライバ出力１０をハイサイド、ローサイド素子とも貫通電流による過熱が発生しないように、共にＯＦＦになるゲート信号をＣＭＯＳ出力制御回路５から出力する構成になっている。

なお、図１によれば、高電圧ブロック３として、Ｐ型ＭＯＳトランジスタ６１とＮ型ＭＯＳトランジスタ６２の直列回路からなる駆動回路を示したが、この組み合わせを限定するものではない。

そして、ＣＭＯＳ出力制御回路５のリーク電流検査時においては、第１のＧＮＤ９１を接地し、ＶＤＤ７と第２のＧＮＤ９２間に流れるリーク電流を検査する。

このように構成した第１の実施形態によれば、ＶＤＤ７の変動を検出するためのリセット回路４を流れる定常的な電流と、ＣＭＯＳ出力制御回路５を構成する素子レベルでの異常リーク電流を切り分けて測定することができる。

また、リセット回路４とＣＭＯＳ出力制御回路５を切り分けるために、新たな素子追加を必要としない構成であり、チップ面積の増大もない。

（第２の実施形態）
図２は本発明の第２の実施形態におけるドライバＩＣの構成図であり、１ｂはドライバＩＣを示す。なお、図８に示す従来技術または図１に示す第１の実施形態における部材と、同一の部材あるいは同一機能の部材については同一の符号を付して、詳細な説明は省略する。

ドライバＩＣ１ｂを構成する各ブロック内の回路は、第１の実施形態のドライバＩＣ１ａを構成する各ブロック内の回路と同じであるが、低電圧ブロック２への電源供給およびＧＮＤの部分が異なっている。すなわち、ドライバＩＣ１ｂは、リセット回路４が第１の低電圧電源（以下、第１のＶＤＤと称する）７１に接続され、ＣＭＯＳ出力制御回路５が第２の低電圧電源（以下、第２のＶＤＤと称する）７２に接続され、半導体チップ内で互いに接続されていないように構成したものである。なお、リセット回路４のＧＮＤとＣＭＯＳ出力制御回路５のＧＮＤ半導体チップ内で接続されている。

この場合、ＣＭＯＳ出力制御回路５のリーク検査時においては、第１のＶＤＤ７１と第２のＶＤＤ７２に同じ電圧を与え、第２のＶＤＤ７２からＣＭＯＳ出力制御回路５のリーク電流を測定することができる。

（第３の実施形態）
図３は本発明の第３の実施形態におけるドライバＩＣの構成図であり、１ｃはドライバＩＣ、１１は保護素子を示す。なお、図１に示す第１の実施形態における部材と同一の部材あるいは同一機能の部材については同一の符号を付して、詳細な説明は省略する。

ドライバＩＣ１ｃは、第１の実施形態のドライバＩＣ１ａにおける第１のＧＮＤ９１と第２のＧＮＤ９２間に、図３に示すように保護素子１１を挿入し接続したものである。

外部からのサージや高電圧ドライバ出力１０のスイッチングノイズ等の飛び込みに対し、リセット回路４のような素子数が少なく面積の小さい回路を他の大規模回路と絶縁しているような第１の実施形態の場合、飛び込まれた電荷に対し、プロセス上で形成される寄生素子を介して放電できる能力が低いため、電荷を短時間に放電しきれない場合が生じる可能性がある。そこで、第３の実施形態のように、保護素子１１を介し接続することで、第１のＧＮＤ９１と第２のＧＮＤ９２間に電位変動が生じた場合に、低インピーダンスで接続されるので、電荷の放電能力を上げることができる。

また近年、ＩＣの消費電力と素子分離技術の点で注目されているSilicon On Insulator（以下、ＳＯＩと称する）基板は、図７に示すようにトランジスタ素子１４あるいは回路ブロックを酸化物１３で囲むことで絶縁し、これまで寄生素子により生じていたリークを減少させるプロセス技術である。

しかし、前記ＳＯＩ基板を用いたドライバＩＣでは、寄生素子による放電効果が期待できないため、保護素子を挿入し接続するという構成を有する第３の実施形態による効果が大きい。

図４は図３における保護素子１１の構成例を示す回路図であり、１２ａは第１のダイオード、１２ｂは第２のダイオードを示す。

第１のダイオード１２ａは、第１のＧＮＤ９１にアノードが接続され、第２のＧＮＤ９２にカソードが接続され、第２のダイオード１２ｂは、第１のＧＮＤ９１にカソードが接続され、第２のＧＮＤ９２にアノードが接続される。

第１のＧＮＤ９１と第２のＧＮＤ９２の電位が同電位の場合は、第１のダイオード１２ａと第２のダイオード１２ｂは共にハイ・インピーダンス状態にある。ここで外部や内部から第１のＧＮＤ９１と第２のＧＮＤ９２間にダイオードがＯＮするだけの電位差を生じる正の電圧が第１のＧＮＤ９１に加わった場合、第１のダイオード１２ａが電位をクランプするとともに、電荷を第２のＧＮＤ９２を介して放電させることができる。また負の電圧が第１のＧＮＤ９１に加わった場合では第２のダイオード１２ｂが同様な働きを行う。また、第２のＧＮＤ９２に正または負の電圧が加わった場合でも、当然第１のダイオード１２ａ、第２のダイオード１２ｂは同様な働きをする。

（第４の実施形態）
図５は本発明の第４の実施形態におけるドライバＩＣの構成図であり、１ｄはドライバＩＣ、１５は保護素子を示す。なお、図２に示す第２の実施形態における部材と同一の部材あるいは同一機能の部材については同一の符号を付して、詳細な説明は省略する。

第４の実施形態は、図２に示す第２の実施形態において、半導体チップ内で互いに接続されていない第１のＶＤＤ７１と第２のＶＤＤ７２間に保護素子１５を挿入したものである。

このように保護素子１５を接続したことにより、第３の実施形態と同様に、電荷の放電能力を上げることができ、素子破壊からドライバＩＣ１ｄを保護することが可能になる。

図６は図５における保護素子１５の構成例を示す回路図であり、１６ａは第１のダイオード、１６ｂは第２のダイオードを示す。

第１のダイオード１６ａは、第１のＶＤＤ７１にアノードが接続され、第２のＶＤＤ７２にカソードが接続された、第２のダイオード１６ｂは、第１のＶＤＤ７１にカソードが接続され、第２のＶＤＤ７２にアノードが接続されている。

第１のＶＤＤ７１と第２のＶＤＤ７２の電位が同電位の場合は、第１のダイオード１６ａと第２のダイオード１６ｂは共にハイ・インピーダンス状態にある。しかし外部や内部から第１のＶＤＤ７１と第２のＶＤＤ７２間にダイオードがＯＮするだけの電位差を生じる正の電圧が第１のＶＤＤ７１に加わった場合、第１のダイオード１６ａが電位をクランプするとともに、電荷を第２のＶＤＤ７２を介して放電させることができる。また負の電圧が第１のＶＤＤ７１に加わった場合では第２のダイオード１６ｂが同様な働きを行う。また、第２のＶＤＤ７２に正または負の電圧が加わった場合でも、当然第１のダイオード１６ａ、第２のダイオード１６ｂは同様な働きをする。

本発明によれば、出荷検査時にＣＭＯＳ制御回路の異常リークを正確に検出できるという効果を有することにより、市場での経時変化によりＣＭＯＳ制御回路から誤った信号が出力され、高電圧ドライバ出力が誤動作によって破壊してしまう懸念に対し、リーク検査実施によるスクリーニングによって信頼性が向上するので、フラットディスプレイパネルを駆動するドライバＩＣの分野に有用である。

本発明の第１の実施形態におけるドライバＩＣの構成図 本発明の第２の実施形態におけるドライバＩＣの構成図 本発明の第３の実施形態におけるドライバＩＣの構成図 図３における保護素子１１の構成例を示す回路図 本発明の第４の実施形態におけるドライバＩＣの構成図 図５における保護素子１５の構成例を示す回路図 ＳＯＩ基板の断面図 ＰＤＰなどフラットディスプレイパネルを駆動する従来のドライバＩＣ構成図

符号の説明

１，１ａ，１ｂ，１ｃ，１ｄ ドライバＩＣ
２ 低電圧ブロック
３ 高電圧ブロック
４ リセット回路
５ ＣＭＯＳ出力制御回路
７ 低電圧電源（ＶＤＤ）
８ 高電圧電源（ＶＤＤＨ）
９ ＧＮＤ
１０ ドライバ出力
１１，１５ 保護素子
１２ａ，１６ａ 第１のダイオード
１２ｂ，１６ｂ 第２のダイオード
１３ 酸化物
１４ トランジスタ素子
６１ Ｐ型ＭＯＳトランジスタ
６２ Ｎ型ＭＯＳトランジスタ
９１ 第１のＧＮＤ
９２ 第２のＧＮＤ

Claims (6)

1. 低電圧で動作するリセット回路と、該リセット回路の出力信号が入力され、前記低電圧で動作しかつＣＭＯＳによって構成された制御回路と、該制御回路の出力信号によって制御され、高電圧で動作する駆動回路とを同一半導体チップに集積したドライバＩＣにおいて、前記リセット回路の第１のＧＮＤと前記制御回路の第２のＧＮＤとを、前記半導体チップ内で互いに非接続としたことを特徴とするドライバＩＣ。
2. 低電圧で動作するリセット回路と、該リセット回路の出力信号が入力され、前記低電圧で動作しかつＣＭＯＳによって構成された制御回路と、該制御回路の出力信号によって制御され、高電圧で動作する駆動回路とを同一半導体チップに集積したドライバＩＣにおいて、前記リセット回路の第１の低電圧電源と前記制御回路の第２の低電圧電源とを、前記半導体チップ内で互いに非接続としたことを特徴とするドライバＩＣ。
3. 低電圧で動作するリセット回路と、該リセット回路の出力信号が入力され、前記低電圧で動作しかつＣＭＯＳによって構成された制御回路と、該制御回路の出力信号によって制御され、高電圧で動作する駆動回路とを同一半導体チップに集積したドライバＩＣにおいて、前記リセット回路の第１のＧＮＤと前記制御回路の第２のＧＮＤとを、前記半導体チップ内で保護素子を介して接続されていることを特徴とするドライバＩＣ。
4. 前記保護素子は、前記リセット回路の第１のＧＮＤにアノードが接続され、前記制御回路の第２のＧＮＤにカソードが接続された第１のダイオードと、前記リセット回路の第１のＧＮＤにカソードが接続され、前記制御回路の第２のＧＮＤにアノードが接続された第２のダイオードとを有することを特徴とする請求項３記載のドライバＩＣ。
5. 低電圧で動作するリセット回路と、該リセット回路の出力信号が入力され、前記低電圧で動作しかつＣＭＯＳによって構成された制御回路と、該制御回路の出力信号によって制御され、高電圧で動作する駆動回路とを同一半導体チップに集積したドライバＩＣにおいて、前記リセット回路の第１の低電圧電源と前記制御回路の第２の低電圧電源とを、前記半導体チップ内で保護素子を介して接続されていることを特徴とするドライバＩＣ。
6. 前記保護素子は、前記リセット回路の第１の低電圧電源にアノードが接続され、前記制御回路の第２の低電圧電源にカソードが接続された第１のダイオード、前記リセット回路の第１の低電圧電源にカソードが接続され、前記制御回路の第２の低電圧電源にアノードが接続された第２のダイオードとを有することを特徴とする請求項５記載のドライバＩＣ。

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