JPH1130649A - 半導体回路のテスト方法及びテスト装置 - Google Patents
半導体回路のテスト方法及びテスト装置Info
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- JPH1130649A JPH1130649A JP9185513A JP18551397A JPH1130649A JP H1130649 A JPH1130649 A JP H1130649A JP 9185513 A JP9185513 A JP 9185513A JP 18551397 A JP18551397 A JP 18551397A JP H1130649 A JPH1130649 A JP H1130649A
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- semiconductor
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Measurement Of Resistance Or Impedance (AREA)
Abstract
(57)【要約】
【課題】 半導体集積回路の抵抗測定においては、接触
抵抗や配線抵抗の影響によって測定誤差が生じ、この測
定誤差を所望範囲内に抑えることが困難という課題があ
った。 【解決手段】 直列に接続されたプルアップ抵抗を有す
る第１の半導体スイッチとプルダウン抵抗を有する第２
の半導体スイッチとを有する半導体集積回路において、
制御回路からの信号を入力して前記第１、第２の半導体
スイッチを同時にオンさせる測定回路と、前記両半導体
スイッチの接続点の電圧を測定する電圧測定手段と、両
半導体スイッチを流れる貫流電流を測定する電流測定手
段とを備えたものである。
抵抗や配線抵抗の影響によって測定誤差が生じ、この測
定誤差を所望範囲内に抑えることが困難という課題があ
った。 【解決手段】 直列に接続されたプルアップ抵抗を有す
る第１の半導体スイッチとプルダウン抵抗を有する第２
の半導体スイッチとを有する半導体集積回路において、
制御回路からの信号を入力して前記第１、第２の半導体
スイッチを同時にオンさせる測定回路と、前記両半導体
スイッチの接続点の電圧を測定する電圧測定手段と、両
半導体スイッチを流れる貫流電流を測定する電流測定手
段とを備えたものである。
Description
【０００１】
【発明の属する技術分野】この発明は、直列に接続され
たプルアップ抵抗を有する第１の半導体スイッチとプル
ダウン抵抗を有する第２の半導体スイッチとを有する例
えばＨＳＴＬの高速小振幅入出力バッファを構成する半
導体回路のテスト方法及びテスト装置に関するものであ
る。
たプルアップ抵抗を有する第１の半導体スイッチとプル
ダウン抵抗を有する第２の半導体スイッチとを有する例
えばＨＳＴＬの高速小振幅入出力バッファを構成する半
導体回路のテスト方法及びテスト装置に関するものであ
る。
【０００２】
【従来の技術】図１０は従来の高速小振幅入出力バッフ
ァの回路図である。図において、１０１はプルアップ抵
抗を有するトランジスタ、１０２はプルダウン抵抗を有
するトランジスタであり、この両トランジスタは直列に
接続され、トランジスタ１０１の一端はデバイス電源１
０３に接続され、トランジスタ１０２の一端はグランド
１０４に接続されている。
ァの回路図である。図において、１０１はプルアップ抵
抗を有するトランジスタ、１０２はプルダウン抵抗を有
するトランジスタであり、この両トランジスタは直列に
接続され、トランジスタ１０１の一端はデバイス電源１
０３に接続され、トランジスタ１０２の一端はグランド
１０４に接続されている。
【０００３】１０５はトランジスタ１０１とトランジス
タ１０２との接続点１０６に接続されたパッド１１１の
電圧と基準電圧入力パッド１０７に印加された基準電圧
とを比較する差動アンプ、１０８は制御回路である。
タ１０２との接続点１０６に接続されたパッド１１１の
電圧と基準電圧入力パッド１０７に印加された基準電圧
とを比較する差動アンプ、１０８は制御回路である。
【０００４】上記構成の高速小振幅入出力バッファは、
ある一定値（例えば５０Ω程度）の抵抗すなわちプルア
ップ抵抗、プルダウン抵抗を内蔵しており、電流駆動で
信号伝送を行っている。この内蔵抵抗のばらつきは信号
伝送の電圧振幅等に影響するため、内蔵抵抗値を測定し
て、高速小振幅入出力バッファつまり半導体回路の良否
をテストしている。
ある一定値（例えば５０Ω程度）の抵抗すなわちプルア
ップ抵抗、プルダウン抵抗を内蔵しており、電流駆動で
信号伝送を行っている。この内蔵抵抗のばらつきは信号
伝送の電圧振幅等に影響するため、内蔵抵抗値を測定し
て、高速小振幅入出力バッファつまり半導体回路の良否
をテストしている。
【０００５】この測定を図１１について説明する。制御
回路１０８からの制御信号でトランジスタ１０１をオン
し、トランジスタ１０２をオフとして、接続点１０６と
グランド１０４間に電流源１０９を接続して実線矢印方
向に電流を流し電圧計１１０で電圧値を測定する。次い
で、制御回路１０８からの制御信号でトランジスタ１０
１をオフし、トランジスタ１０２をオンとして該トラン
ジスタを介して電流源１０９から点線矢印方向に電流を
流し、接続点１０６とグランド１０４間に電圧計１１０
を接続して電圧値を測定する。そして、この測定した電
流値および電圧値に基づいてプルアップ抵抗値およびプ
ルダウン抵抗値を算出する。
回路１０８からの制御信号でトランジスタ１０１をオン
し、トランジスタ１０２をオフとして、接続点１０６と
グランド１０４間に電流源１０９を接続して実線矢印方
向に電流を流し電圧計１１０で電圧値を測定する。次い
で、制御回路１０８からの制御信号でトランジスタ１０
１をオフし、トランジスタ１０２をオンとして該トラン
ジスタを介して電流源１０９から点線矢印方向に電流を
流し、接続点１０６とグランド１０４間に電圧計１１０
を接続して電圧値を測定する。そして、この測定した電
流値および電圧値に基づいてプルアップ抵抗値およびプ
ルダウン抵抗値を算出する。
【０００６】
【発明が解決しようする課題】従来の半導体回路のテス
ト方法及びテスト装置は以上のように構成されているの
で、電圧、電流の測定において、ウェハテストにおける
デバイスパッドとプローブカード針間の接触抵抗や、フ
ァイナルテストにおけるパッケージとソケット間の接触
抵抗および配線抵抗等の抵抗１１２の影響を受け、この
測定電圧、測定電流に基づいて得る抵抗値に±数十ｍＡ
の測定誤差が生じ、測定精度の高いテスタを用いても所
望の測定誤差±１０ｍＡ程度の範囲内に抑えることが困
難であるなどの課題があった。
ト方法及びテスト装置は以上のように構成されているの
で、電圧、電流の測定において、ウェハテストにおける
デバイスパッドとプローブカード針間の接触抵抗や、フ
ァイナルテストにおけるパッケージとソケット間の接触
抵抗および配線抵抗等の抵抗１１２の影響を受け、この
測定電圧、測定電流に基づいて得る抵抗値に±数十ｍＡ
の測定誤差が生じ、測定精度の高いテスタを用いても所
望の測定誤差±１０ｍＡ程度の範囲内に抑えることが困
難であるなどの課題があった。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、半導体回路の内蔵するプルアップ
抵抗値およびプルダウン抵抗値を高精度に測定すること
ができる半導体回路のテスト方法及びテスト装置を得る
ことを目的とする。
めになされたもので、半導体回路の内蔵するプルアップ
抵抗値およびプルダウン抵抗値を高精度に測定すること
ができる半導体回路のテスト方法及びテスト装置を得る
ことを目的とする。
【０００８】
【課題を解決するための手段】請求項１記載の発明に係
る半導体回路のテスト方法は、直列に接続されたプルア
ップ抵抗を有する第１の半導体スイッチとプルダウン抵
抗を有する第２の半導体スイッチとを同時にオン状態に
設定し、この第１、第２の半導体スイッチを通じて電源
からアースに貫通電流を流し、前記第１、第２の半導体
スイッチの接続点に現れる開放電圧を測定するととも
に、前記貫通電流が周辺回路に流れないようにして該貫
通電流を測定し、前記測定した開放電圧と貫通電流に基
づいて前記プルアップ抵抗値とプルダウン抵抗値を算出
するものである。
る半導体回路のテスト方法は、直列に接続されたプルア
ップ抵抗を有する第１の半導体スイッチとプルダウン抵
抗を有する第２の半導体スイッチとを同時にオン状態に
設定し、この第１、第２の半導体スイッチを通じて電源
からアースに貫通電流を流し、前記第１、第２の半導体
スイッチの接続点に現れる開放電圧を測定するととも
に、前記貫通電流が周辺回路に流れないようにして該貫
通電流を測定し、前記測定した開放電圧と貫通電流に基
づいて前記プルアップ抵抗値とプルダウン抵抗値を算出
するものである。
【０００９】請求項２記載の発明に係る半導体回路のテ
スト装置は、直列に接続されたプルアップ抵抗を有する
第１の半導体スイッチとプルダウン抵抗を有する第２の
半導体スイッチとを有する半導体回路において、制御回
路からの信号を入力して前記第１、第２の半導体スイッ
チを同時にオンさせる測定回路と、前記両半導体スイッ
チの接続点の電圧を測定する電圧測定手段と、前記両半
導体スイッチを流れる電流を測定する電流測定手段とを
備えたものである。
スト装置は、直列に接続されたプルアップ抵抗を有する
第１の半導体スイッチとプルダウン抵抗を有する第２の
半導体スイッチとを有する半導体回路において、制御回
路からの信号を入力して前記第１、第２の半導体スイッ
チを同時にオンさせる測定回路と、前記両半導体スイッ
チの接続点の電圧を測定する電圧測定手段と、前記両半
導体スイッチを流れる電流を測定する電流測定手段とを
備えたものである。
【００１０】請求項３記載の発明に係る半導体回路のテ
スト装置の電圧測定手段は、両半導体スイッチの接続点
の電圧と基準電圧とを比較する差動アンプである。
スト装置の電圧測定手段は、両半導体スイッチの接続点
の電圧と基準電圧とを比較する差動アンプである。
【００１１】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による高
速小振幅入出力バッファ２０の回路図である。図におい
て、１はプルアップ抵抗を有する第１の半導体スイッチ
としてのＰ形トランジスタ、２はプルダウン抵抗を有す
る第２の半導体スイッチとしてのＮ形トランジスタであ
り、この両トランジスタは直列に接続され、トランジス
タ１の一端はデバイス電源（電源：ＶＤＤＱ）３に接続
され、トランジスタ２の一端はグランド（アース：ＧＮ
Ｄ）４に接続されている。５は制御回路６からの制御信
号を受けて、前記トランジスタ１とトランジスタ２とを
同時にオンさせる信号を出力する測定回路である。この
測定回路５はインバータ７とセレクタ８、８とで構成さ
れている。９はトランジスタ１とトランジスタ２の接続
点（パッド端子）１０に接続したパッドである。
説明する。 実施の形態１．図１はこの発明の実施の形態１による高
速小振幅入出力バッファ２０の回路図である。図におい
て、１はプルアップ抵抗を有する第１の半導体スイッチ
としてのＰ形トランジスタ、２はプルダウン抵抗を有す
る第２の半導体スイッチとしてのＮ形トランジスタであ
り、この両トランジスタは直列に接続され、トランジス
タ１の一端はデバイス電源（電源：ＶＤＤＱ）３に接続
され、トランジスタ２の一端はグランド（アース：ＧＮ
Ｄ）４に接続されている。５は制御回路６からの制御信
号を受けて、前記トランジスタ１とトランジスタ２とを
同時にオンさせる信号を出力する測定回路である。この
測定回路５はインバータ７とセレクタ８、８とで構成さ
れている。９はトランジスタ１とトランジスタ２の接続
点（パッド端子）１０に接続したパッドである。
【００１２】次に動作を図２のフローチャートについて
説明する。まず、制御回路６からの制御信号に基づいて
測定回路５から出力された信号でトランジスタ１とトラ
ンジスタ２をオン状態に設定し、デバイス電源３からグ
ランド４に貫通電流が流れるようにする（ステップＳＴ
１）。しかる後、図３に示すように、トランジスタ１と
トランジスタ２の接続点１０に電圧計（電圧測定手段）
１１を接続して、その接続点１０に現れる開放電圧Ｖｐ
ａｄを測定する（ステップＳＴ２）。このとき、接触抵
抗３３が開放電圧Ｖｐａｄの測定に影響することはな
い。
説明する。まず、制御回路６からの制御信号に基づいて
測定回路５から出力された信号でトランジスタ１とトラ
ンジスタ２をオン状態に設定し、デバイス電源３からグ
ランド４に貫通電流が流れるようにする（ステップＳＴ
１）。しかる後、図３に示すように、トランジスタ１と
トランジスタ２の接続点１０に電圧計（電圧測定手段）
１１を接続して、その接続点１０に現れる開放電圧Ｖｐ
ａｄを測定する（ステップＳＴ２）。このとき、接触抵
抗３３が開放電圧Ｖｐａｄの測定に影響することはな
い。
【００１３】次いで、上記トランジスタ１とトランジス
タ２に電流供給をしているデバイス電源３からの貫通電
流が周辺回路には流れないように測定回路５の内部状態
を設定する（ステップＳＴ３）。この状態において、図
４に示すように、直列に接続されたトランジスタ回路に
電流計（電流測定手段）１２を接続して貫通電流を測定
する（ステップＳＴ４）。この場合、デバイス電源３に
は、電源接続ピン（図示せず）が多数本あるため、接触
抵抗３３の抵抗値は極めて小さくなり、複数バッファに
貫通電流が流れても電流計による測定誤差とはならな
い。次いで、上記のようにして測定した電流値Ｉと電圧
値Ｖｐａｄを以下の（１）式に代入して、プルアップ抵
抗値Ｒｕｐ、プルダウン抵抗値Ｒｄｏｗｎを算出する
（ステップＳＴ５）。
タ２に電流供給をしているデバイス電源３からの貫通電
流が周辺回路には流れないように測定回路５の内部状態
を設定する（ステップＳＴ３）。この状態において、図
４に示すように、直列に接続されたトランジスタ回路に
電流計（電流測定手段）１２を接続して貫通電流を測定
する（ステップＳＴ４）。この場合、デバイス電源３に
は、電源接続ピン（図示せず）が多数本あるため、接触
抵抗３３の抵抗値は極めて小さくなり、複数バッファに
貫通電流が流れても電流計による測定誤差とはならな
い。次いで、上記のようにして測定した電流値Ｉと電圧
値Ｖｐａｄを以下の（１）式に代入して、プルアップ抵
抗値Ｒｕｐ、プルダウン抵抗値Ｒｄｏｗｎを算出する
（ステップＳＴ５）。
【００１４】 Ｒｕｐ＝（ＶＤＤＱ−Ｖｐａｄ）÷Ｉ Ｒｄｏｗｎ＝Ｖｐａｄ÷Ｉ ・・・（１） ここで、ＶＤＤＱはデバイス電源３の電圧値
【００１５】以上のように、実施の形態１によれば、直
列に接続されたプルアップ抵抗を有するトランジスタ１
とプルダウン抵抗を有するトランジスタ２を同時にオン
して、デバイス電源３からグランド４に貫通電流を流す
ことにより、配線抵抗、接触抵抗の影響を受けることな
く、電圧測定および電流測定を行うことができる。この
結果、この測定電圧および測定電流に基づいてプルアッ
プ抵抗とプルダウン抵抗を高精度に算出することができ
る。
列に接続されたプルアップ抵抗を有するトランジスタ１
とプルダウン抵抗を有するトランジスタ２を同時にオン
して、デバイス電源３からグランド４に貫通電流を流す
ことにより、配線抵抗、接触抵抗の影響を受けることな
く、電圧測定および電流測定を行うことができる。この
結果、この測定電圧および測定電流に基づいてプルアッ
プ抵抗とプルダウン抵抗を高精度に算出することができ
る。
【００１６】実施の形態２．図５はこの発明の実施の形
態２による高速小振幅入出力バッファ２０の回路図であ
る。図において、１３はトランジスタ２と同形のＮ形ト
ランジスタ、１４はトランジスタ２、１３を同時にオン
オフさせるための信号を出力する測定回路であり、セレ
クタ８、８で構成されている。
態２による高速小振幅入出力バッファ２０の回路図であ
る。図において、１３はトランジスタ２と同形のＮ形ト
ランジスタ、１４はトランジスタ２、１３を同時にオン
オフさせるための信号を出力する測定回路であり、セレ
クタ８、８で構成されている。
【００１７】以上のように、実施の形態２によれば、同
形のトランジスタを直列に接続したので、このトランジ
スタを同時にオンオフさせる測定回路１４をセレクタの
みの簡単な構成で実現できる。動作および効果は前記実
施の形態１と同一であるので重複説明を省略する。
形のトランジスタを直列に接続したので、このトランジ
スタを同時にオンオフさせる測定回路１４をセレクタの
みの簡単な構成で実現できる。動作および効果は前記実
施の形態１と同一であるので重複説明を省略する。
【００１８】実施の形態３．図６はこの発明の実施の形
態３による高速小振幅入出力バッファの回路図である。
図において、１５は異なる電圧を出力するテストドライ
バ、１６は接続点１０の電圧と基準電圧入力パッド１７
を介してテストドライバ１５から入力される基準電圧を
比較する差動アンプ、１８は制御回路６、出力モニタパ
ッド１９を介して前記差動アンプ１６の出力を検知する
テスタコンパレータであり、他の構成は前記図１に示す
実施の形態１と同一であるから同一部分には同一符号を
付して重複説明を省略する。
態３による高速小振幅入出力バッファの回路図である。
図において、１５は異なる電圧を出力するテストドライ
バ、１６は接続点１０の電圧と基準電圧入力パッド１７
を介してテストドライバ１５から入力される基準電圧を
比較する差動アンプ、１８は制御回路６、出力モニタパ
ッド１９を介して前記差動アンプ１６の出力を検知する
テスタコンパレータであり、他の構成は前記図１に示す
実施の形態１と同一であるから同一部分には同一符号を
付して重複説明を省略する。
【００１９】次に動作を図７のフローチャートについて
説明する。まず、制御回路６からの制御信号に基づいて
測定回路５から出力された信号でトランジスタ１とトラ
ンジスタ２をオン状態に設定し、デバイス電源３からグ
ランド４に貫通電流が流れるようにする（ステップＳＴ
１１）。しかる後、差動アンプ１６の基準電圧入力パッ
ド１７にテストドライバ１５から所定の電圧値Ｖｒｅｆ
を印加する（ステップＳＴ１２）。
説明する。まず、制御回路６からの制御信号に基づいて
測定回路５から出力された信号でトランジスタ１とトラ
ンジスタ２をオン状態に設定し、デバイス電源３からグ
ランド４に貫通電流が流れるようにする（ステップＳＴ
１１）。しかる後、差動アンプ１６の基準電圧入力パッ
ド１７にテストドライバ１５から所定の電圧値Ｖｒｅｆ
を印加する（ステップＳＴ１２）。
【００２０】このように差動アンプ１６の基準電圧入力
パッド１７にテストドライバ１５から所定の電圧値Ｖｒ
ｅｆを印加しながら、テスタコンパレータ１８で差動ア
ンプ１６の出力をモニタする。出力が反転した時の電圧
Ｖｐａｄを測定結果として記憶する（Ｖｒｅｆｍｉｎか
らＶｒｅｆｍａｘまで電圧を変える間に接続点１０に現
れる電圧値を横切った時に反転する）（ステップＳＴ１
３）。
パッド１７にテストドライバ１５から所定の電圧値Ｖｒ
ｅｆを印加しながら、テスタコンパレータ１８で差動ア
ンプ１６の出力をモニタする。出力が反転した時の電圧
Ｖｐａｄを測定結果として記憶する（Ｖｒｅｆｍｉｎか
らＶｒｅｆｍａｘまで電圧を変える間に接続点１０に現
れる電圧値を横切った時に反転する）（ステップＳＴ１
３）。
【００２１】次いで、上記トランジスタ１とトランジス
タ２に電流供給をしているデバイス電源３からの貫通電
流が周辺回路には流れないように測定回路５の内部状態
を設定する（ステップＳＴ１４）。そして、前記図４に
示すように、直列に接続されたトランジスタ回路に電流
計１２を接続して貫通電流を測定する（ステップＳＴ１
５）。
タ２に電流供給をしているデバイス電源３からの貫通電
流が周辺回路には流れないように測定回路５の内部状態
を設定する（ステップＳＴ１４）。そして、前記図４に
示すように、直列に接続されたトランジスタ回路に電流
計１２を接続して貫通電流を測定する（ステップＳＴ１
５）。
【００２２】次いで、上記のようにして測定した電流値
Ｉと電圧値Ｖｐａｄを前記（１）式に代入して、プルア
ップ抵抗値Ｒｕｐ、プルダウン抵抗値Ｒｄｏｗｎを算出
する（ステップＳＴ１６）。
Ｉと電圧値Ｖｐａｄを前記（１）式に代入して、プルア
ップ抵抗値Ｒｕｐ、プルダウン抵抗値Ｒｄｏｗｎを算出
する（ステップＳＴ１６）。
【００２３】以上のように、実施の形態３によれば、双
方向バッファが備えている差動アンプ１６を利用して電
圧を測定することにより、電圧測定のために電圧計を用
意しなくてもよいものである。
方向バッファが備えている差動アンプ１６を利用して電
圧を測定することにより、電圧測定のために電圧計を用
意しなくてもよいものである。
【００２４】実施の形態４．図８はこの発明の実施の形
態４による高速小振幅入出力バッファの回路図である。
図において、２０〜２２はそれぞれ同一構成の高速小振
幅入出力バッファであり、制御回路５に接続されてい
る。各高速小振幅入出力バッファの構成は、前記図４に
示した実施の形態２の構成と同じであるから、同一部分
には同一符号を付して重複説明を省略する。
態４による高速小振幅入出力バッファの回路図である。
図において、２０〜２２はそれぞれ同一構成の高速小振
幅入出力バッファであり、制御回路５に接続されてい
る。各高速小振幅入出力バッファの構成は、前記図４に
示した実施の形態２の構成と同じであるから、同一部分
には同一符号を付して重複説明を省略する。
【００２５】図９は実施の形態４における各高速小振幅
入出力バッファの測定動作を説明するタイミングチャー
トであり、図示した測定ポイントにおいて、各高速小振
幅入出力バッファ毎に順次測定を行うもので、このとき
測定を行わない高速小振幅入出力バッファに対しては、
制御回路からは電流を流すに必要な信号を供給しない。
この結果、測定すべき高速小振幅入出力バッファ以外の
周辺回路には電流が流れない状態に設定することができ
る。なお、上記各実施の形態における測定回路５の入力
線上に記載した英字符号は、図９のタイミングチャート
に示す信号が測定モード時に制御回路６から供給される
ことを示している。
入出力バッファの測定動作を説明するタイミングチャー
トであり、図示した測定ポイントにおいて、各高速小振
幅入出力バッファ毎に順次測定を行うもので、このとき
測定を行わない高速小振幅入出力バッファに対しては、
制御回路からは電流を流すに必要な信号を供給しない。
この結果、測定すべき高速小振幅入出力バッファ以外の
周辺回路には電流が流れない状態に設定することができ
る。なお、上記各実施の形態における測定回路５の入力
線上に記載した英字符号は、図９のタイミングチャート
に示す信号が測定モード時に制御回路６から供給される
ことを示している。
【００２６】
【発明の効果】以上のように、請求項１記載の発明によ
れば、直列に接続されたプルアップ抵抗を有する第１の
半導体スイッチとプルダウン抵抗を有する第２の半導体
スイッチとを同時にオンさせて貫通電流を流すように構
成したので、配線抵抗、接触抵抗の影響を受けることな
く、電圧測定および電流測定を行うことができる。この
結果、この測定電圧および測定電流に基づいてプルアッ
プ抵抗とプルダウン抵抗を高精度に算出することができ
る効果がある。
れば、直列に接続されたプルアップ抵抗を有する第１の
半導体スイッチとプルダウン抵抗を有する第２の半導体
スイッチとを同時にオンさせて貫通電流を流すように構
成したので、配線抵抗、接触抵抗の影響を受けることな
く、電圧測定および電流測定を行うことができる。この
結果、この測定電圧および測定電流に基づいてプルアッ
プ抵抗とプルダウン抵抗を高精度に算出することができ
る効果がある。
【００２７】請求項２記載の発明によれば、制御回路か
らの信号を入力して前記第１、第２の半導体スイッチを
同時にオンさせ、それ以外の周辺回路に電流を流さない
ようにする測定回路を備え、前記両半導体スイッチの接
続点の電圧を電圧測定手段で、また、前記両半導体スイ
ッチを流れる貫流電流を電流測定手段で測定するように
構成したので、配線抵抗、接触抵抗の影響を受けること
なく、電圧測定および電流測定を行うことができる。こ
の結果、この測定電圧および測定電流に基づいてプルア
ップ抵抗とプルダウン抵抗を高精度に算出することがで
きる効果がある。
らの信号を入力して前記第１、第２の半導体スイッチを
同時にオンさせ、それ以外の周辺回路に電流を流さない
ようにする測定回路を備え、前記両半導体スイッチの接
続点の電圧を電圧測定手段で、また、前記両半導体スイ
ッチを流れる貫流電流を電流測定手段で測定するように
構成したので、配線抵抗、接触抵抗の影響を受けること
なく、電圧測定および電流測定を行うことができる。こ
の結果、この測定電圧および測定電流に基づいてプルア
ップ抵抗とプルダウン抵抗を高精度に算出することがで
きる効果がある。
【００２８】請求項３記載の発明によれば、直列接続さ
れた半導体スイッチの接続点の電圧と基準電圧とを差動
アンプで比較して電圧を測定するように構成したので、
電圧測定手段を用いることなく電圧測定ができる効果が
ある。
れた半導体スイッチの接続点の電圧と基準電圧とを差動
アンプで比較して電圧を測定するように構成したので、
電圧測定手段を用いることなく電圧測定ができる効果が
ある。
【図１】 この発明の実施の形態１による高速小振幅入
出力バッファの回路図である。
出力バッファの回路図である。
【図２】 実施の形態１における測定動作を説明するフ
ローチャートである。
ローチャートである。
【図３】 電圧測定状態を示す回路図である。
【図４】 電流測定状態を示す回路図である。
【図５】 この発明の実施の形態２による高速小振幅入
出力バッファの回路図である。
出力バッファの回路図である。
【図６】 この発明の実施の形態３による高速小振幅入
出力バッファの回路図である。
出力バッファの回路図である。
【図７】 実施の形態３における測定動作を説明するフ
ローチャートである。
ローチャートである。
【図８】 この発明の実施の形態４による高速小振幅入
出力バッファの回路図である。
出力バッファの回路図である。
【図９】 実施の形態４における各高速小振幅入出力バ
ッファの測定動作を説明するタイミングチャートであ
る。
ッファの測定動作を説明するタイミングチャートであ
る。
【図１０】 従来の高速小振幅入出力バッファの回路図
である。
である。
【図１１】 図１０の測定状態を示す回路図である。
１ トランジスタ（第１の半導体スイッチ）、２ トラ
ンジスタ（第２の半導体スイッチ）、３ デバイス電源
（電源）、４ グランド（アース）、５ 測定回路、６
制御回路、１１ 電圧計（電圧測定手段）、１２ 電
流計（電流測定手段）、１６ 差動アンプ。
ンジスタ（第２の半導体スイッチ）、３ デバイス電源
（電源）、４ グランド（アース）、５ 測定回路、６
制御回路、１１ 電圧計（電圧測定手段）、１２ 電
流計（電流測定手段）、１６ 差動アンプ。
Claims (3)
- 【請求項１】 直列に接続されたプルアップ抵抗を有す
る第１の半導体スイッチとプルダウン抵抗を有する第２
の半導体スイッチとを同時にオン状態に設定し、この第
１、第２の半導体スイッチを通じて電源からアースに貫
通電流を流し、前記第１、第２の半導体スイッチの接続
点に現れる開放電圧を測定するとともに、前記貫通電流
が周辺回路に流れないようにして該貫通電流を測定し、
前記測定した開放電圧と貫通電流に基づいて前記プルア
ップ抵抗値とプルダウン抵抗値を算出することを特徴と
する半導体回路のテスト方法。 - 【請求項２】 直列に接続されたプルアップ抵抗を有す
る第１の半導体スイッチとプルダウン抵抗を有する第２
の半導体スイッチとを有する半導体回路において、制御
回路からの信号を入力して前記第１、第２の半導体スイ
ッチを同時にオンさせる測定回路と、前記両半導体スイ
ッチの接続点の電圧を測定する電圧測定手段と、前記両
半導体スイッチを流れる電流を測定する電流測定手段と
を備えた半導体回路のテスト装置。 - 【請求項３】 電圧測定手段は、両半導体スイッチの接
続点の電圧と基準電圧とを比較する差動アンプであるこ
とを特徴とする請求項１記載の半導体回路のテスト装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9185513A JPH1130649A (ja) | 1997-07-10 | 1997-07-10 | 半導体回路のテスト方法及びテスト装置 |
| US08/990,800 US6150831A (en) | 1997-07-10 | 1997-12-15 | Test method and device for semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9185513A JPH1130649A (ja) | 1997-07-10 | 1997-07-10 | 半導体回路のテスト方法及びテスト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1130649A true JPH1130649A (ja) | 1999-02-02 |
Family
ID=16172106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9185513A Pending JPH1130649A (ja) | 1997-07-10 | 1997-07-10 | 半導体回路のテスト方法及びテスト装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6150831A (ja) |
| JP (1) | JPH1130649A (ja) |
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| US6999889B2 (en) | 2003-01-20 | 2006-02-14 | Elpida Memory, Inc. | Semiconductor device having a test circuit for testing an output circuit |
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| JP2009276174A (ja) * | 2008-05-14 | 2009-11-26 | Fujitsu Microelectronics Ltd | 測定方法、測定プログラムおよび測定装置 |
| JP2013104859A (ja) * | 2011-11-17 | 2013-05-30 | Hioki Ee Corp | 電圧出力装置および抵抗測定装置 |
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| DE10338079B4 (de) * | 2003-08-19 | 2007-05-16 | Infineon Technologies Ag | Testanordnung zum Testen von Halbleiterschaltungschips |
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| JP2007183188A (ja) * | 2006-01-06 | 2007-07-19 | Nec Electronics Corp | 半導体試験システム、テストパターン生成方法及びテストパターン生成プログラム |
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1997
- 1997-07-10 JP JP9185513A patent/JPH1130649A/ja active Pending
- 1997-12-15 US US08/990,800 patent/US6150831A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US6150831A (en) | 2000-11-21 |
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