JPH11233649A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11233649A JPH11233649A JP10051536A JP5153698A JPH11233649A JP H11233649 A JPH11233649 A JP H11233649A JP 10051536 A JP10051536 A JP 10051536A JP 5153698 A JP5153698 A JP 5153698A JP H11233649 A JPH11233649 A JP H11233649A
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Abstract
おいても安定に動作できる半導体装置と、その製造方法
を提供する。 【解決手段】 ゲート電極4、n型不純物拡散層8,9
からなるMOSトランジスタは、ゲート電極4直下のp
型エピタキシャル層2に形成された第1の溝6内に、誘
電体膜16、導電体18、n型不純物拡散層12,13
から構成されるメモリキャパシタC1を有している。こ
れにより、MOSトランジスタとメモリキャパシタの専
有面積を最小限に抑えることができ、また、MOSトラ
ンジスタのドレインとソースが検出回路に正反信号を供
給して2Trセルを構成するため、記憶動作を確実にす
ることができ、特に低電圧時における安定動作を実現す
ることが可能となる。
Description
スタとキャパシタ(容量素子)とから成るメモリセルを
半導体基板の主表面に設け、記憶装置として用いる集積
回路を備えた半導体装置及びその製造方法に関するもの
である。
るメモリセルを半導体基板の主表面に集積する集積回路
は、キャパシタの半導体基板の主表面における占有面積
の縮小により集積密度を増大して、大規模集積回路を実
現することができる。
半導体基板の主表面の上方に伸びるスタック・キャパシ
タや、主表面からトレンチと呼ぶ孔部を掘り込んで形成
されるトレンチ・キャパシタが知られている。そして、
これらのメモリセルキャパシタにおいては、単位メモリ
セルが一個のMOSトランジスタと一個のキャパシタか
らなる、1トランジスタセルとするのが一般的である。
は、回路機能素子数が少ないため記憶素子数の高密度化
を充分に実現することができる。
おいては微細加工技術の進展に伴い電源電圧がより縮小
される傾向にあり、これにより信号振幅が圧縮されてメ
モリセルからの情報信号の確実な読み出し動作が困難に
なっている。
リ(DRAM)では、読み出し番地のメモリセルからの
信号を一対のビット線の一方に伝達し、ビット線対の他
方にダミーセルからの信号を受け、これらのビット線対
の電位差をゲーテッド・フリップ・フロップをセンス回
路として用いて情報検出する。
記憶回路では、ダミーセルの信号電位の設定ズレと電位
変動分の電圧が電源電圧の不感帯として利用できないた
め、微細加工技術の進展に伴う電源電圧の縮小は安定な
記憶動作実現を不可能としていた。
136110号(特開昭61−16099号公報)、特
願昭60−81829号(特開昭61−240497号
公報),特願昭60−204087号(特開昭62−6
5295号公報)に詳述されるように、ビット線対の双
方に同一情報信号を相補的に伝達する2Trセル構造が
知られている。
MOSトランジスタと1個のキャパシタから成る2Tr
セルは、スペース的な問題から記憶密度を損なうことな
く実現することが困難であった。従って、集積記憶素子
の高密度化と、微細加工技術導入に伴う電源電圧の低電
圧印加での安定動作を両立させることができなかった。
に成されたものであり、高密度に記憶機能を集積し、か
つ低電圧化においても安定に動作できる集積回路を備え
た半導体装置とその製造方法を提供することにある。
半導体基板上に絶縁膜を介して形成された第1の導電膜
と、前記第1の導電膜の両側における前記半導体基板に
形成された一対の第1の不純物拡散層とを備えた半導体
装置であって、前記第1の導電膜の下層における前記半
導体基板に溝が形成されており、前記溝の内壁を覆うよ
うに形成された誘電体膜と、前記誘電体膜を介して前記
溝を充填する第2の導電膜とを有する。
は、前記溝の両側の側壁部位における前記半導体基板の
表面領域に第2の不純物拡散層が形成されている。
前記半導体基板は前記第1の不純物拡散層と逆導電型の
第1の半導体層と、前記第1の半導体層上に形成された
第2の半導体層とからなり、前記溝は前記第1の半導体
層に達している。
た第1の溝と、行方向に形成された第2の溝とを有する
半導体基板上に構成された半導体装置であって、前記第
1の溝の内壁面を覆う誘電体膜と、前記第1の溝内を充
填し、前記第1の溝の側壁部位において前記誘電体膜を
介して前記半導体基板と対向する第1の電極とから電荷
を蓄積するメモリキャパシタが構成され、前記第2の溝
の内壁面を覆う絶縁膜と、前記絶縁膜を介して前記第2
の溝を充填する第2の電極とからフィールドシールド素
子分離構造が構成されており、前記メモリキャパシタは
前記半導体基板とともに前記フィールドシールド素子分
離構造により区画されており、前記メモリキャパシタ上
に形成されたゲート構造と、前記ゲート構造の両側にお
ける前記半導体基板に形成された一対の第1の不純物拡
散層とから前記メモリキャパシタに前記電荷を蓄積する
トランジスタが構成されている。
は、前記第1の溝の両側の側壁部位における前記半導体
基板の表面領域に第2の不純物拡散層が形成されてい
る。
前記ゲート構造はゲート電極とゲート絶縁膜からなり、
前記第1の電極の上面は前記ゲート絶縁膜によって覆わ
れている。
前記半導体基板は前記第1の不純物拡散層と逆導電型の
第1の半導体層と、前記第1の半導体層上に形成された
第2の半導体層とからなり、前記第1の溝及び前記第2
の溝は前記第1の半導体層に達している。
は、前記フィールドシールド素子分離構造によって列方
向に区画された前記第2の半導体層の各々に、複数の前
記メモリキャパシタ及び前記トランジスタが形成されて
いる。
は、前記第1の半導体層と前記第2の半導体層は同じ導
電型であって、前記第1の半導体層が含有する不純物の
濃度は、前記第2の半導体層が含有する不純物の濃度よ
りも大きい。
前記第1の半導体層は単結晶シリコン層からなり、前記
第2の半導体層はシリコンエピタキシャル層からなる。
前記誘電体膜はシリコン窒化膜を含む。
前記誘電体膜はシリコン窒化膜及びシリコン酸化膜から
なる2層構造を含む。
前記誘電体膜はシリコン酸化膜、シリコン窒化膜及びシ
リコン酸化膜からなる3層構造を含む。
前記誘電体膜は強誘電体膜を含む。
前記絶縁膜はシリコン窒化膜を含む。
前記絶縁膜はシリコン窒化膜及びシリコン酸化膜からな
る2層構造を含む。
前記絶縁膜はシリコン酸化膜、シリコン窒化膜及びシリ
コン酸化膜からなる3層構造を含む。
基板の列方向に複数の第1の溝を形成する第1の工程
と、前記第1の溝の内壁面を覆うように誘電体膜を形成
する第2の工程と、前記第1の溝内に前記誘電体膜を介
して第1の導電膜を埋め込む第3の工程と、前記半導体
基板の行方向に複数の第2の溝を形成するとともに、当
該第2の溝により前記第1の溝に形成された前記誘電体
膜及び前記第1の導電膜を分断する第4の工程と、前記
第2の溝の内壁面を覆うように第1の絶縁膜を形成する
第5の工程と、前記第1の溝内に前記第1の絶縁膜を介
して第2の導電膜を埋め込む第6の工程と、隣接する前
記第2の溝により行方向に延在するように分割された前
記半導体基板の表面に第2の絶縁膜を形成する第7の工
程と、前記第2の絶縁膜上に第3の導電膜を形成する第
8の工程と、前記第3の導電膜及び前記第2の絶縁膜を
前記第1の溝上に残すようにパターニングして、前記第
1の溝上に前記第2の絶縁膜及び前記第3の導電膜から
なるゲート構造を形成する第9の工程と、前記ゲート構
造の両側の前記半導体基板の表面領域に一対の不純物拡
散層を形成する第10の工程とを有する。
においては、前記第1の工程と前記第2の工程の間に、
前記第1の溝の両側の側壁部位に不純物を導入して、前
記側壁部位における前記半導体基板の表面領域に一対の
不純物拡散層を形成する第11の工程を更に有する。
において、前記半導体基板は第1の半導体層上に第2の
半導体層が形成されてなる半導体基板であって、前記第
1の工程において、前記第1の溝を前記第1の半導体層
に達するように前記第2の半導体層に形成し、前記第4
の工程において、前記第2の溝を前記第1の半導体層に
達するように前記第2の半導体層に形成して、前記第2
の半導体層を行方向に延在するように分断する。
においては、前記誘電体膜がシリコン窒化膜を含む。
において、前記第2の工程は、シリコン酸化膜とシリコ
ン窒化膜を形成する工程を有する。
において、前記第2の工程は、シリコン酸化膜、シリコ
ン窒化膜及びシリコン酸化膜を順次形成する工程を有す
る。
において、前記誘電体膜は強誘電体膜を含む。
においては、前記第1の絶縁膜がシリコン窒化膜を含
む。
において、前記第5の工程は、シリコン酸化膜とシリコ
ン窒化膜を形成する工程を有する。
において、前記第5の工程は、シリコン酸化膜、シリコ
ン窒化膜及びシリコン酸化膜を順次形成する工程を有す
る。
モリキャパシタをMOSトランジスタの下層に埋設した
構造とするため、単位記憶機能素子の占有面積が縮小し
て高密度の集積記憶回路を実現することができる。
ランジスタのドレインとソースを、記憶回路の一対の情
報線(相補的ビットライン対)にそれぞれ結合して、検
出回路に正反信号を供給する2Trセルを構成するた
め、記憶動作を確実にし、特に低電圧時における安定動
作を実現することができる。
に基づいて説明する。
説明する。図l、図2及び図3は、本発明の一実施形態
に係る半導体装置であるDRAMメモリセルアレイを示
している。ここで、図1はこのDRAMメモリセルアレ
イの平面図を示しており、図2は図1に示す一点鎖線A
BCD線に沿った断面図を示している。また、図3は、
この半導体装置の等価回路図を示している。
リセルキャパシタの上層には、各々のメモリセルと接続
されるワード線WL1,WL2,WL3,WL4と、ビ
ット線BL1,BL2,BL3が形成されている。ここ
で、行方向に形成されているのがワード線WL1,WL
2,WL3,WL4であり、列方向に形成されているの
がビット線BL1,BL2,BL3である。
L3,WL4とビット線BL1,BL2,BL3の交差
部分に、メモリキャパシタとMOSトランジスタとから
なる各々のメモリセルが形成されている。
形成されている半導体基板は、高濃度にボロン(B)を
含む比抵抗0.010〜0.050Ω−cm程度のp型
シリコン単結晶基板1と、p型シリコン単結晶基板1の
主表面に形成されたp型エピタキシャル層2からなる。
p型エピタキシャル層2の比抵抗は0.5〜30Ω−c
m程度が好ましく、本実施形態においては比抵抗1〜1
0Ω−cm程度、厚さ3〜10μm程度に形成されてい
る。
は、ゲート絶縁膜3を介して燐(P)を含有した多結晶
シリコンからなるゲート電極4,5が形成されている。
そして、図2に示すように、このメモリセルのMOSト
ランジスタは、ゲート電極4,5と、ビット線対に接続
され、ソースおよびドレインとなるn型不純物拡散層
8,9,10を有している。
の中央付近の直下のp型エピタキシャル層2に、幅0.
1〜0.3μm程度で、深さがp型エピタキシャル層2
の膜厚以上である第1の溝6,7が形成され、この第1
の溝6,7にメモリキャパシタCl,C2が構成されて
いる。
C1は、ゲート電極4を有する1つのMOSトランジス
タのチャネル領域の中間を分断して形成されている。従
って、図3に示すように、等価的には2つのMOSトラ
ンジスタTr1及びTr2が構成されていることにな
る。同様に、メモリキャパシタC2の両側にもトランジ
スタTr3及びTr4が構成されている。
2に共通なゲート電極4は、図1及び図3に示すように
コンタクト部K1によってワード線WL3と接続されて
いる。同様に、MOSトランジスタTr3,Tr4に共
通なゲート電極5は、コンタクト部K2によってワード
線WL4と接続されている。
3の駆動時に同一情報の正反の相補信号を伝達するビッ
ト線対である。同様に、ビット線BL2,BL3は、ワ
ード線WL4の駆動時に同一情報の正反の相補信号を伝
達するビット線対である。
OSトランジスタのドレインとソースを、記憶回路の相
補的ビットライン対にそれぞれ結合して、検出回路に正
反信号を供給する2Trセルを構成するため、記憶動作
を確実にし、特に低電圧時における安定動作を実現する
ことができる。
の交差部分のメモリセル、すなわちメモリキャパシタC
1を有するメモリセルにおいては、コンタクト部K3及
びK4を介してビット線BLl,BL2とMOSトラン
ジスタTr1,Tr2のソース/ドレインの一方である
n型不純物拡散層8,9が接続されている。
型不純物拡散層12,13は、メモリキャパシタC1の
対向電極として機能する。
線WL4の交差部分のメモリセル、すなわちメモリキャ
パシタC2を有するメモリセルにおいては、コンタクト
部K4及びK5を介してビット線BL2,BL3とMO
SトランジスタTr3,Tr4のソース/ドレインの一
方であるn型不純物拡散層9,10が接続されている。
4のソース/ドレインの他方となるn型不純物拡散層1
4,15は、メモリキャパシタC2の対向電極として機
能する。
型エピタキシャル層2に形成された第1の溝6,7に埋
め込まれ、第1の溝6,7の内壁面からp型エピタキシ
ャル層2の内部に拡散形成されたn型不純物拡散層1
2,13,14,15と、第1の溝6,7の内壁に形成
された誘電体膜16,17と、第1の溝6,7に埋め込
まれた燐を含有する多結晶シリコンの導電体18,19
とから構成されることになる。
物拡散層12,13との間にメモリキャパシタC1を形
成し、導電体l9は第1の溝の両側のn型不純物拡散層
14,15との間にメモリキャパシタC2を形成してい
る。
セルはMOSトランジスタのゲート電極4,5の中間部
の直下の半導体層を分断してメモリキャパシタを形成し
ている。このため、MOSトランジスタとメモリキャパ
シタの専有面積を最小限に抑えることができ、DRAM
メモリセルの高集積化を達成することが可能である。
に完全に包囲された浮遊電極であって、外部回路との電
荷の出入りが遮断されているため、メモリキャパシタC
1,C2はそれぞれn型不純物拡散層12,13および
n型不純物拡散層l4,15の間で動作する。
シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の3
層構造からなる、いわゆるONO膜から構成されてお
り、シリコン酸化膜の換算膜厚で30〜120Å程度に
制御されている。ONO膜は、本実施形態のようなダイ
ナミック型ランダム・アクセス・メモリ(DRAM)に
汎用されており、例えば特公昭59−977号公報(特
願昭51−ll1991号)に詳述されている。
が形成されたp型エピタキシャル層2は、ワード線WL
1,WL2,WL3,WL4と同一方向、すなわち行方
向に延在しており、p型エピタキシャル層2に形成され
た素子分離構造によって帯状に区画されている。すなわ
ち、図2の断面図に示すように、p型エピタキシャル層
2には行方向に第2の溝22が形成されており、この第
2の溝22の内壁面に被着されたシリコン酸化膜を主成
分とする絶縁膜23と、第2の溝22を充填するフィ−
ルドシールド電極24(多結晶シリコン膜からなる)に
よって素子分離がなされている。
8,l9と、ゲート電極4,5との問にもゲート絶縁膜
3が介在しており、導電体18,19はメモリキャパシ
タC1,C2の誘電体膜16,17及び素子分離構造の
絶縁膜23とともに周囲を全て絶縁体で包囲されてい
る。従って、導電体18,19は外部との導電結合のな
い浮遊電極とされている。
位は、p型シリコン単結晶基板1とほぼ同電位に設定す
る。あるいは、この実施形態の半導体装置に外部から供
給する電源の基準電位(GND)に固定してもよい。
3,Tr4のドレイン及びソースと、ビット線BLl,
BL2,BL3との電気接続は、ゲート電極4,5の両
端のp型エピタキシャル層2の表面付近に不純物を拡散
させて形成したn型不純物拡散層8,9,10によって
行う。
らは、コンタクト部からのプラグ・イオン注入によるコ
ンタクト燐拡散法によって、導電結合を良好にする高濃
度n型不純物拡散層8’,9’,10’を設けている。
そして、高濃度n型不純物拡散層8’,9’,10’上
にチタニウム・シリサイド合金と窒化チタニウムのコン
タクトプラグ25,26,27を形成して接触させ、列
方向に伸びる少量の銅を含有したアルミニウムからなる
ビット線BLl,BL2,BL3を接続している。
た構造の集積回路では、図3の等価回路に示すように、
各列のメモリセルのビット線対の一端にセンス・アンプ
SAa1,SAb1,SAa2・・・を配置しており、
隣接するセル列がビット線対を共用する2トランジスタ
型のメモリセルである。
lの両端にMOSトランジスタTr1,Tr2を通じて
一情報の相補的信号をビット線対BLl,BL2に伝達
し、この信号はセンス・アンプSAa1で増幅される。
2トランジスタ型のメモリセルを用いるため、低電圧で
も安定して高速のDRAM動作を実現することが可能で
ある。
た本実施形態に係るDRAMメモリセルアレイの製造方
法を説明する。図4〜図6は、DRAMメモリセルアレ
イの製造方法を工程順に示す模式図である。図4及び図
5は、それぞれDRAMメモリセルアレイの同一工程に
おける平面図と断面図を同時に示している。ここで、図
4(b)は図4(a)に示す一点鎖線EFGHに沿った
断面を示しており、図5(b)は図5(a)に示す一点
鎖線IJKLに沿った断面を示している。また、図6は
図5に示した工程後の、図5(a)に示す一点鎖線IJ
KMNに沿った断面図を工程順に示している。なお、こ
れらの図においては図1〜3に示した構成要素について
は、対応した同一の符号を記す。
物がドープされたp型シリコン単結晶基板1の一主表面
に、膜厚3〜16μm程度の低濃度p型エピタキシャル
層2を形成した半導体基板を用意する。そして、表面を
熱酸化することによりp型エピタキシャル層2の上面に
シリコン酸化膜30を形成する。
ドライエッチングにより、シリコン酸化膜30を選択的
に除去して、列方向にのびる第1の溝6,7を形成す
る。この第1の溝6,7の深さは、膜厚3〜16μm程
度のp型エピタキシャル層2を分断する深さとし、第1
の溝6,7の底面をp型シリコン単結晶基板1に到達さ
せるようにする。また、第1の溝6,7の幅は、0.1
〜0.35μm程度とするのが好適であり、微細化に適
している。
ば燐(P)あるいは砒素(As)を導入し拡散させるこ
とにより、内壁面からp型エピタキシャル層2側にn型
不純物拡散層12,13,14,15を形成する。
不純物が導入されたp型シリコン単結晶基板1に到達し
ているため、n型不純物拡散層12,13,14,15
はp型エピタキシャル層2内に留まり、p型シリコン単
結晶基板1の基板濃度を反転することがない。従って、
n型不純物拡散層12,13,14,15はp型シリコ
ン単結晶基板1に達した所で分断される。
〜120Å程度の誘電体膜16,17を形成し、誘電体
膜16,17を介して第1の溝6,7内に燐(P)をド
ープした多結晶シリコン膜からなる導電体18,19を
形成する。これにより、第1の溝6,7が導電体18,
19によって充填される。
(b)の円Cに拡大して示すように、シリコン酸化膜3
1、シリコン窒化膜32及びシリコン酸化膜33の3層
構造からなる。
ャル層2の表面及び第1の溝6,7を覆うエッチングマ
スクとしてシリコン酸化膜34を熱酸化形成する。そし
て、フォトリソグラフィ及びこれに続くドライエッチン
グにより、行方向に延びる複数の第2の溝22を形成す
る。この第2の溝22の深さは、第1の溝6,7よりも
深く形成する。従って、第1の溝6,7は第2の溝22
によって完全に列方向で分割される。ここで、図5
(a)はシリコン酸化膜34を省略した平面図を示して
いる。
4,15、誘電体膜l6,17、導電体18,19及び
p型エピタキシャル層2が列方向で分割される。そし
て、第1の溝6の両側において、n型不純物拡散層12
とn型不純物拡散層13とが誘電体膜16及び浮遊電極
となる導電体18を介してメモリキャパシタC1を構成
する。また、第1の溝7の両側において、n型不純物拡
散層14とn型不純物拡散層15とが誘電体膜17及び
浮遊電極となる導電体19を介してメモリキャパシタC
2を構成する。
2を主成分とする絶縁膜23、及び燐を含み導電性を有
するフィ−ルドシールド電極24(多結晶シリコン膜か
らなる)を形成することにより埋め込み、列方向の素子
分離を完成させる。
膜34を除去し、以後の工程に備えて図6(a)に示す
ように全面にシリコン酸化膜35を形成する。
純物拡散層12,13,14,15をそれぞれ含むp型
エピタキシャル層2a,2b,2cは、第1の溝6,7
及び第2の溝22の形成により互いに独立している。
b,2cの行方向の素子分離は、メモリキャパシタC
1,C2が構成される導電体18,19を含む第1の溝
6,7により行われることになる。
ピタキシャル層2a,2b,2cの上面のシリコン酸化
膜35を選択的に除去し、更に表面に熱酸化処理を施し
てゲート絶縁膜3を形成し、ゲート絶縁膜3上に燐を含
む多結晶シリコンからなるゲート電極4,5を形成す
る。
のp型エピタキシャル層2a,2b,2cの表面に、ゲ
ート電極4,5を有するMOSトランジスタのソース/
ドレイン領域としてビット線に接続されるn型不純物拡
散層8,9,10を形成する。メモリキャパシタC1,
C2は各ゲート電極4,5の略中間の直下に位置するこ
ととなり、ゲート電極4,5を有するMOSトランジス
タのチャネル領域を分断する。
・シリケート・ガラス(BSG)等の絶縁膜36を積層
してn型不純物拡散層8,9,10の表面の一部にコン
タクトホール37を形成する。その後、コンタクトホー
ル37から高濃度のn型不純物をイオン注入して、高濃
度n型不純物拡散層8’,9’,10’を形成し、この
高濃度n型不純物拡散層8’,9’,10’にチタニウ
ム(Ti)、窒化チタニウム(TiN)、タングステン
(W)を順次に被着して、導電結合体となるコンタクト
プラグ25,26,27を形成する。
/ドレインであるn型不純物拡散層8,9と、ゲート電
極4からなるMOSトランジスタと、ソース/ドレイン
であるn型不純物拡散層9,10と、ゲート電極5から
なるMOSトランジスタが形成され、各MOSトランジ
スタはチャネルを分断するメモリキャパシタCl,C2
を内蔵することになる。
ール37を介してn型不純物拡散層8,9,10と接続
されるビット線BLl,BL2,BL3を形成し、ビッ
ト線BLl,BL2,BL3を覆う層間絶縁膜、ゲート
電極4,5と接続されるワード線を形成して、本実施形
態に係るDRAMメモリセルアレイを完成させる。
モリセルは、等価的に2つのMOSトランジスタTr
1,Tr2(Tr3,Tr4)と、このMOSトランジ
スタの間のメモリキャパシタC1(C2)によって構成
される。従って、上下に重ねられたMOSトランジスタ
とメモリキャパシタとが、占有面積の小さいメモリセル
を構成し、かつ、このメモリセルのMOSトランジスタ
のソース/ドレインは相補的な正反信号をビット線対に
供給するため、低電圧動作においても安定して動作させ
ることが可能である。
シタC1,C2を形成する誘電体膜16,17は、シリ
コン酸化膜、シリコン窒化膜等の絶縁膜を単層で形成し
てもよいし、これらの膜を積層して用いてもよい。そし
て、必要に応じて酸化タンタル(Ta2 O5 )や、バリ
ウム(Ba)−ストロンチウム(Sr)ーチタニウム
(Ti)のような高誘電材料や強誘電体材料を用いるこ
とも可能である。
ンのほか、高融点金属にも代替可能である。ビット線B
L1,BL2,BL3とワード線WL1,WL2,WL
3,WL4についても、アルミニウム(Al)、銅(C
u)、タングステン(W)、チタニウム(Ti)、タン
タル(Ta)等の配線材料を単独もしくは複合して構成
してもよい。
層2を絶縁分離するフィールドシールド素子分離構造の
絶縁膜23も、シリコン酸化膜、シリコン窒化膜の2層
構造、もしくはシリコン酸化膜一シリコン窒化膜一シリ
コン酸化膜の3層構造とすることもできる。
エピタキシャル層2が形成された半導体基板を例示した
が、絶縁層上に半導体層が設けられてなるSOI基板を
用いてもよい。このように、本発明は必要に応じて実施
例各部分、各工程の材料、導電型の変更が可能であり、
本発明の技術的範囲は上記実施形態に限定されるもので
はない。
いて、2つのトランジスタと1つのメモリキャパシタを
最小限のスペースで効率良く半導体基板上に構成するこ
とが可能となる。従って、高集積化を可能とし、かつ低
電圧化においても安定に動作できる半導体装置と、その
製造方法を提供することができる。
略平面図である。
略断面図である。
路図である。
法を示す模式図である。
体装置の製造方法を示す模式図である。
体装置の製造方法を示す模式図である。
散層 8’,9’,10’ 高濃度n型不純物拡散層 16,17 誘電体膜 18,19 導電体 22 第2の溝 23 絶縁膜 24 フィールドシールド電極 25,26,27 コンタクトプラグ 30,31,33,34,35 シリコン酸化膜 32 シリコン窒化膜 36 絶縁膜(BSG) 37 コンタクトホール BLl,BL2,BL3 ビット線 C1,C2 メモリキャパシタ K1,K2,K3,K4 コンタクト部 SAa1,SAb1,SAa2 センス・アンプ Tr1,Tr2,Tr3,Tr4 トランジスタ WLl,WL2,WL3,WL4 ワード線
Claims (27)
- 【請求項1】 半導体基板上に絶縁膜を介して形成され
た第1の導電膜と、 前記第1の導電膜の両側における前記半導体基板に形成
された一対の第1の不純物拡散層とを備えた半導体装置
であって、 前記第1の導電膜の下層における前記半導体基板に溝が
形成されており、 前記溝の内壁を覆うように形成された誘電体膜と、 前記誘電体膜を介して前記溝を充填する第2の導電膜と
を有することを特徴とする半導体装置。 - 【請求項2】 前記溝の両側の側壁部位における前記半
導体基板の表面領域に、第2の不純物拡散層が形成され
ていることを特徴とする請求項1に記載の半導体装置。 - 【請求項3】 前記半導体基板は前記第1の不純物拡散
層と逆導電型の第1の半導体層と、前記第1の半導体層
上に形成された第2の半導体層とからなり、 前記溝は前記第1の半導体層に達していることを特徴と
する請求項1又は2に記載の半導体装置。 - 【請求項4】 列方向に形成された第1の溝と、行方向
に形成された第2の溝とを有する半導体基板上に構成さ
れた半導体装置であって、 前記第1の溝の内壁面を覆う誘電体膜と、 前記第1の溝内を充填し、前記第1の溝の側壁部位にお
いて前記誘電体膜を介して前記半導体基板と対向する第
1の電極とから電荷を蓄積するメモリキャパシタが構成
され、 前記第2の溝の内壁面を覆う絶縁膜と、 前記絶縁膜を介して前記第2の溝を充填する第2の電極
とからフィールドシールド素子分離構造が構成されてお
り、 前記メモリキャパシタは前記半導体基板とともに前記フ
ィールドシールド素子分離構造により区画されており、 前記メモリキャパシタ上に形成されたゲート構造と、前
記ゲート構造の両側における前記半導体基板に形成され
た一対の第1の不純物拡散層とから前記メモリキャパシ
タに前記電荷を蓄積するトランジスタが構成されている
ことを特徴とする半導体装置。 - 【請求項5】 前記第1の溝の両側の側壁部位における
前記半導体基板の表面領域に第2の不純物拡散層が形成
されていることを特徴とする請求項4に記載の半導体装
置。 - 【請求項6】 前記ゲート構造はゲート電極とゲート絶
縁膜からなり、前記第1の電極の上面は前記ゲート絶縁
膜によって覆われていることを特徴とする請求項4又は
5に記載の半導体装置。 - 【請求項7】 前記半導体基板は前記第1の不純物拡散
層と逆導電型の第1の半導体層と、前記第1の半導体層
上に形成された第2の半導体層とからなり、 前記第1の溝及び前記第2の溝は前記第1の半導体層に
達していることを特徴とする請求項4〜6のいずれか1
項に記載の半導体装置。 - 【請求項8】 前記フィールドシールド素子分離構造に
よって列方向に区画された前記第2の半導体層の各々
に、複数の前記メモリキャパシタ及び前記トランジスタ
が形成されていることを特徴とする請求項7に記載の半
導体装置。 - 【請求項9】 前記第1の半導体層と前記第2の半導体
層は同じ導電型であって、 前記第1の半導体層が含有する不純物の濃度は、前記第
2の半導体層が含有する不純物の濃度よりも大きいこと
を特徴とする請求項7又は8に記載の半導体装置。 - 【請求項10】 前記第1の半導体層は単結晶シリコン
層からなり、前記第2の半導体層はシリコンエピタキシ
ャル層からなることを特徴とする請求項7〜9のいずれ
か1項に記載の半導体装置。 - 【請求項11】 前記誘電体膜はシリコン窒化膜を含む
ことを特徴とする請求項1〜10のいずれか1項に記載
の半導体装置。 - 【請求項12】 前記誘電体膜はシリコン窒化膜及びシ
リコン酸化膜からなる2層構造を含むことを特徴とする
請求項1〜11のいずれか1項に記載の半導体装置。 - 【請求項13】 前記誘電体膜はシリコン酸化膜、シリ
コン窒化膜及びシリコン酸化膜からなる3層構造を含む
ことを特徴とする請求項1〜12のいずれか1項に記載
の半導体装置。 - 【請求項14】 前記誘電体膜は強誘電体膜を含むこと
を特徴とする請求項1〜13のいずれか1項に記載の半
導体装置。 - 【請求項15】 前記絶縁膜はシリコン窒化膜を含むこ
とを特徴とする請求項4〜14のいずれか1項に記載の
半導体装置。 - 【請求項16】 前記絶縁膜はシリコン窒化膜及びシリ
コン酸化膜からなる2層構造を含むことを特徴とする請
求項4〜15のいずれか1項に記載の半導体装置。 - 【請求項17】 前記絶縁膜はシリコン酸化膜、シリコ
ン窒化膜及びシリコン酸化膜からなる3層構造を含むこ
とを特徴とする請求項4〜16のいずれか1項に記載の
半導体装置。 - 【請求項18】 半導体基板の列方向に複数の第1の溝
を形成する第1の工程と、 前記第1の溝の内壁面を覆うように誘電体膜を形成する
第2の工程と、 前記第1の溝内に前記誘電体膜を介して第1の導電膜を
埋め込む第3の工程と、 前記半導体基板の行方向に複数の第2の溝を形成すると
ともに、当該第2の溝により前記第1の溝に形成された
前記誘電体膜及び前記第1の導電膜を分断する第4の工
程と、 前記第2の溝の内壁面を覆うように第1の絶縁膜を形成
する第5の工程と、 前記第1の溝内に前記第1の絶縁膜を介して第2の導電
膜を埋め込む第6の工程と、 隣接する前記第2の溝により行方向に延在するように分
割された前記半導体基板の表面に第2の絶縁膜を形成す
る第7の工程と、 前記第2の絶縁膜上に第3の導電膜を形成する第8の工
程と、 前記第3の導電膜及び前記第2の絶縁膜を前記第1の溝
上に残すようにパターニングして、前記第1の溝上に前
記第2の絶縁膜及び前記第3の導電膜からなるゲート構
造を形成する第9の工程と、 前記ゲート構造の両側の前記半導体基板の表面領域に一
対の不純物拡散層を形成する第10の工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項19】 前記第1の工程と前記第2の工程の間
に、前記第1の溝の両側の側壁部位に不純物を導入し
て、前記側壁部位における前記半導体基板の表面領域に
一対の不純物拡散層を形成する第11の工程を更に有す
ることを特徴とする請求項18に記載の半導体装置の製
造方法。 - 【請求項20】 前記半導体基板は第1の半導体層上に
第2の半導体層が形成されてなる半導体基板であって、 前記第1の工程において、前記第1の溝を前記第1の半
導体層に達するように前記第2の半導体層に形成し、 前記第4の工程において、前記第2の溝を前記第1の半
導体層に達するように前記第2の半導体層に形成して、
前記第2の半導体層を行方向に延在するように分断する
ことを特徴とする請求項18又は19に記載の半導体装
置の製造方法。 - 【請求項21】 前記誘電体膜がシリコン窒化膜を含む
ことを特徴とする請求項18〜20のいずれか1項に記
載の半導体装置の製造方法。 - 【請求項22】 前記第2の工程は、シリコン酸化膜と
シリコン窒化膜を形成する工程を有することを特徴とす
る請求項18〜21のいずれか1項に記載の半導体装置
の製造方法。 - 【請求項23】 前記第2の工程は、シリコン酸化膜、
シリコン窒化膜及びシリコン酸化膜を順次形成する工程
を有することを特徴とする請求項18〜22のいずれか
1項に記載の半導体装置の製造方法。 - 【請求項24】 前記誘電体膜は強誘電体膜を含むこと
を特徴とする請求項18〜23のいずれか1項に記載の
半導体装置の製造方法。 - 【請求項25】 前記第1の絶縁膜がシリコン窒化膜を
含むことを特徴とする請求項18〜24のいずれか1項
に記載の半導体装置の製造方法。 - 【請求項26】 前記第5の工程は、シリコン酸化膜と
シリコン窒化膜を形成する工程を有することを特徴とす
る請求項18〜25のいずれか1項に記載の半導体装置
の製造方法。 - 【請求項27】 前記第5の工程は、シリコン酸化膜、
シリコン窒化膜及びシリコン酸化膜を順次形成する工程
を有することを特徴とする請求項18〜26のいずれか
1項に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10051536A JPH11233649A (ja) | 1998-02-17 | 1998-02-17 | 半導体装置及びその製造方法 |
US09/176,417 US6198151B1 (en) | 1997-10-24 | 1998-10-21 | Semiconductor device, semiconductor integrated circuit device, and method of manufacturing same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10051536A JPH11233649A (ja) | 1998-02-17 | 1998-02-17 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11233649A true JPH11233649A (ja) | 1999-08-27 |
Family
ID=12889759
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10051536A Pending JPH11233649A (ja) | 1997-10-24 | 1998-02-17 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11233649A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019077876A1 (ja) * | 2017-10-17 | 2019-04-25 | ソニーセミコンダクタソリューションズ株式会社 | 半導体記憶装置及び電子機器 |
-
1998
- 1998-02-17 JP JP10051536A patent/JPH11233649A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019077876A1 (ja) * | 2017-10-17 | 2019-04-25 | ソニーセミコンダクタソリューションズ株式会社 | 半導体記憶装置及び電子機器 |
CN111316438A (zh) * | 2017-10-17 | 2020-06-19 | 索尼半导体解决方案公司 | 半导体存储装置和电子设备 |
US11374013B2 (en) | 2017-10-17 | 2022-06-28 | Sony Semiconductor Solutions Corporation | Semiconductor storage device and electronic apparatus |
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