JP4081071B2 - 半導体記憶装置とその製造方法 - Google Patents
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Claims (5)
- 絶縁性基板とこの上に形成された半導体層とを有する半導体素子基体と、
前記半導体素子基体に形成されて電気的にフローティングのチャネルボディのキャリア蓄積状態によりデータ記憶を行うセルトランジスタが配列され、各ソース及びドレイン層が一方向に隣接する2セルトランジスタにより共有されるセルアレイと、
前記半導体素子基体に形成された、前記セルアレイの周辺回路を構成するロジックトランジスタとを有し、
前記セルトランジスタのソース及びドレイン層の少なくとも一部が前記ロジックトランジスタのソース及びドレイン層並びに前記セルトランジスタのチャネル領域部よりも薄い厚みをもって形成されている
ことを特徴とする半導体記憶装置。 - 前記セルトランジスタは、前記半導体層上にゲート絶縁膜を介して形成された第1のゲート電極と、この第1のゲート電極の側壁に形成された第1及び第2の絶縁スペーサと、前記第1のゲート電極に自己整合されて前記半導体層に前記絶縁性基板に達する深さに形成された第1の拡散層、前記第1の絶縁スペーサに自己整合されて前記半導体層に前記絶縁性基板に達する深さに形成された第2の拡散層及び前記第2の絶縁スペーサに自己整合されて前記半導体層に前記絶縁性基板に達する深さに形成された第3の拡散層からなるソース及びドレイン層を有し、かつ
前記第2及び第3の拡散層が形成される部分の半導体層が前記第1のゲート電極の直下の半導体層より薄くされている
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記ロジックトランジスタは、前記半導体層上にゲート絶縁膜を介して形成された第2のゲート電極と、この第2のゲート電極の側壁に形成された第3の絶縁スペーサと、前記第2のゲート電極に自己整合されて前記半導体層に前記絶縁性基板に達する深さに形成された第4の拡散層及び前記第3の絶縁スペーサに自己整合されて前記半導体層に前記絶縁性基板に達する深さに形成された第5の拡散層からなるソース及びドレイン層とを有する
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記セルトランジスタ及びロジックトランジスタのゲート電極及び、ソース及びドレイン層の表面に形成された金属シリサイド膜を有する
ことを特徴とする請求項1記載の半導体記憶装置。 - 絶縁性基板上に形成された半導体層を有する半導体素子基体のセルアレイ領域にストライプ状の複数の素子形成領域を区画する工程と、
前記半導体素子基体にゲート絶縁膜を介してゲート電極膜を形成する工程と、
前記セルアレイ領域で前記ゲート電極膜をパターニングしてセルトランジスタの第1のゲート電極を形成する工程と、
前記セルトランジスタのソース及びドレイン領域に前記ゲート電極に自己整合された第1の拡散層を形成する工程と、
前記第1のゲート電極の側壁に第1の絶縁スペーサを形成する工程と、
前記セルトランジスタのソース及びドレイン領域の露出表面を所定厚みエッチングする工程と、
周辺回路領域で前記ゲート電極膜をパターニングしてロジックトランジスタの第2のゲート電極を形成する工程と、
前記セルトランジスタのソース及びドレイン領域に前記第1の絶縁スペーサに自己整合された第2の拡散層を形成すると同時に、前記ロジックトランジスタのソース及びドレイン領域に前記第2のゲート電極に自己整合された第3の拡散層を形成する工程と、
前記第1の絶縁スペーサの側壁に第2の絶縁スペーサを形成すると同時に前記第2のゲート電極側壁に第3の絶縁スペーサを形成する工程と、
前記セルトランジスタのソース及びドレイン領域に前記第2の絶縁スペーサに自己整合された第4の拡散層を形成すると同時に、前記ロジックトランジスタのソース及びドレイン領域に前記第3の絶縁スペーサに自己整合された第5の拡散層を形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
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