JP2010141098A - 電子部品内蔵基板及びその製造方法 - Google Patents
電子部品内蔵基板及びその製造方法 Download PDFInfo
- Publication number
- JP2010141098A JP2010141098A JP2008315513A JP2008315513A JP2010141098A JP 2010141098 A JP2010141098 A JP 2010141098A JP 2008315513 A JP2008315513 A JP 2008315513A JP 2008315513 A JP2008315513 A JP 2008315513A JP 2010141098 A JP2010141098 A JP 2010141098A
- Authority
- JP
- Japan
- Prior art keywords
- electronic component
- wiring board
- wiring
- substrate
- wiring pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
- H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
- H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
- H05K2201/10507—Involving several components
- H05K2201/10515—Stacked components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10674—Flip chip
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/04—Soldering or other types of metallurgic bonding
- H05K2203/041—Solder preforms in the shape of solder balls
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/06—Lamination
- H05K2203/063—Lamination of preperforated insulating layer
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/42—Plated through-holes or plated via connections
- H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
- H05K3/462—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar double-sided circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4623—Manufacturing multilayer circuits by laminating two or more circuit boards the circuit boards having internal via connections between two or more circuit layers before lamination, e.g. double-sided circuit boards
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49126—Assembling bases
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
【解決手段】第1の配線パターン37を有する第1の配線基板11と、第1の配線パターン37に表面実装された第1の電子部品14と、第2の配線パターン51を有し、第1の配線パターン37が形成された側の第1の配線基板11と第2の配線パターン51とが対向するように配置された第2の配線基板12と、第2の配線パターン51に表面実装されると共に、第1の電子部品14と対向するように配置された第2の電子部品15と、第1の配線基板11と第2の配線基板12との間を封止する樹脂部材16と、を設けた。
【選択図】図8
Description
図8は、本発明の第1の実施の形態に係る電子部品内蔵基板の断面図である。
図23は、本発明の第2の実施の形態に係る電子部品内蔵基板の断面図である。図23において、第1の実施の形態の電子部品内蔵基板10と同一構成部分には、同一符号を付す。
11 第1の配線基板
12 第2の配線基板
14,81 第1の電子部品
14A,15A,35A,35B,47A,47B,76A,81A 面
15,76 第2の電子部品
16,92 樹脂部材
16A,92A 上面
16B,92B 下面
18 貫通孔
19 貫通電極
22,96,97,131,132 ソルダーレジスト層
22A,22B,96A,97A 開口部
24 第1の外部接続端子
25 第2の外部接続端子
28,29 バンプ
31,32 はんだ
35,47 配線基板本体
37〜39,51〜53 配線パターン
42,44,56,57 パッド部
61,63 電極パッド
71 第1のアンダーフィル樹脂
72 第2のアンダーフィル樹脂
85 第1の貫通部
87,125 積層体
93 第1の導電性ボール
94 第2の導電性ボール
122 第2の貫通部
A 隙間
B,C,D,E 厚さ
Claims (13)
- 第1の配線基板本体及び該第1の配線基板本体の第1の面に設けられた第1の配線パターンを有する第1の配線基板と、
前記第1の配線パターンに表面実装された第1の電子部品と、
第2の配線基板本体及び該第2の配線基板本体の第1の面に設けられた第2の配線パターンを有し、前記第1の配線基板本体の第1の面と前記第2の配線基板本体の第1の面とが対向するように、前記第1の配線基板の下方に配置された第2の配線基板と、
前記第2の配線パターンに表面実装されると共に、前記第1の電子部品と対向するように配置された第2の電子部品と、
前記第1の電子部品が接続された前記第1の配線基板と、前記第2の電子部品が接続された前記第2の配線基板との間を封止する樹脂部材と、を有することを特徴とする電子部品内蔵基板。 - 前記第1の電子部品と前記第2の電子部品との間に設けられた部分の前記樹脂部材は、樹脂であることを特徴とする請求項1記載の電子部品内蔵基板。
- 前記樹脂部材は、完全に硬化しており、半硬化状態とされた前記樹脂部材の母材は、前記第1及び第2の電子部品の配設領域に対応する部分に前記第1及び第2の電子部品を収容する第1の貫通部を有したプリプレグ樹脂であることを特徴とする請求項1または2記載の電子部品内蔵基板。
- 前記第1の電子部品と前記第1の配線基板との隙間を充填する第1のアンダーフィル樹脂と、前記第2の電子部品と前記第2の配線基板との隙間を充填する第2のアンダーフィル樹脂とを設けたことを特徴とする請求項1ないし3のうち、いずれか1項記載の電子部品内蔵基板。
- 前記第2の電子部品と対向する部分の前記第1の電子部品の面の面積が、前記第1の電子部品と対向する部分の前記第2の電子部品の面の面積よりも大きい場合、前記第1の電子部品と対向するように、複数の前記第2の電子部品を配置することを特徴とする請求項1ないし4のうち、いずれか1項記載の電子部品内蔵基板。
- 前記第1の電子部品と対向する部分の前記第2の電子部品の面の面積が、前記第2の電子部品と対向する部分の前記第1の電子部品の面の面積よりも大きい場合、前記第2の電子部品と対向するように、複数の前記第1の電子部品を配置することを特徴とする請求項1ないし4のうち、いずれか1項記載の電子部品内蔵基板。
- 前記第1の配線基板は、前記第1の配線基板本体の第1の面とは反対側に位置する前記第1の配線基板本体の第2の面に、第1の外部接続端子が接続される第3の配線パターンを有し、
前記第2の配線基板は、前記第2の配線基板本体の第1の面とは反対側に位置する前記第2の配線基板本体の第2の面に、第2の外部接続端子が接続される第4の配線パターンを有し、
前記樹脂部材の母材は、前記第1の配線パターンと前記第2の配線パターンとが対向する部分に前記第1の配線パターンの一部と前記第2の配線パターンの一部とを露出する第2の貫通部を有しており、
前記第2の貫通部の形成領域に対応する部分の前記第1の配線パターンに、前記第2の貫通部に収容される第1の導電性ボールを設け、前記第2の貫通部の形成領域に対応する部分の前記第2の配線パターンに、前記第2の貫通部に収容される第2の導電性ボールを設けると共に、前記第1の導電性ボールと前記第2の導電性ボールとを接触させたことを特徴とする請求項1ないし6のうち、いずれか1項記載の電子部品内蔵基板。 - 前記第1の配線基板本体に、前記第1の配線パターンと前記第3の配線パターンとを電気的に接続する配線パターンを設けると共に、
前記第2の配線基板本体に、前記第2の配線パターンと前記第4の配線パターンとを電気的に接続する配線パターンを設けたことを特徴とする請求項7記載の電子部品内蔵基板。 - 前記第1の配線基板は、前記第1の配線基板本体の第1の面とは反対側に位置する前記第1の配線基板本体の第2の面に、第1の外部接続端子が接続される第3の配線パターンを有し、
前記第2の配線基板は、前記第2の配線基板本体の第1の面とは反対側に位置する前記第2の配線基板本体の第2の面に、第2の外部接続端子が接続される第4の配線パターンを有しており、
前記第1の配線基板本体、前記樹脂部材、及び前記第2の配線基板本体を貫通すると共に、前記第1乃至第4の配線パターンと接続された貫通電極を設けたことを特徴とする請求項1ないし6のうち、いずれか1項記載の電子部品内蔵基板。 - 第1の配線基板本体及び該第1の配線基板本体の第1の面に設けられた第1の配線パターンを備えた第1の配線基板を形成する第1の配線基板形成工程と、
前記第1の配線パターンに第1の電子部品を表面実装する第1の電子部品実装工程と、
第2の配線基板本体及び該第2の配線基板本体の第1の面に設けられた第2の配線パターンを備えた第2の配線基板を形成する第2の配線基板形成工程と、
前記第2の配線パターンに第2の電子部品を表面実装する第2の電子部品実装工程と、
板状とされ、前記第1及び第2の電子部品が収容される第1の貫通部を有すると共に、半硬化状態とされた樹脂部材を形成する樹脂部材形成工程と、
前記第1の貫通部に、前記第1の配線基板に表面実装された前記第1の電子部品と前記第2の配線基板に表面実装された前記第2の電子部品とを挿入して、前記第1の電子部品及び前記第2の電子部品を対向配置させることにより、前記第1の電子部品が表面実装された第1の配線基板と、前記半硬化状態とされた樹脂部材と、前記第2の電子部品が表面実装された第2の配線基板とが積層された積層体を形成する積層体形成工程と、
前記積層体を加熱した状態でプレスして、前記半硬化状態とされた樹脂部材を完全に硬化させることにより、前記第1の電子部品が表面実装された前記第1の配線基板と、前記第2の電子部品が表面実装された前記第2の配線基板との間を封止する封止工程と、を含むことを特徴とする電子部品内蔵基板の製造方法。 - 前記第1の配線基板形成工程では、前記第1の電子部品の実装領域以外に配置された部分の前記第1の配線パターンに第1の導電性ボールを形成すると共に、前記第1の配線基板本体の第1の面とは反対側に位置する前記第1の配線基板本体の第2の面に、第1の外部接続端子が接続され、前記第1の配線パターンと電気的に接続された第3の配線パターンを形成し、
前記第2の配線基板形成工程では、前記第2の電子部品の実装領域以外に配置された部分の前記第2の配線パターンに、前記第1の導電性ボールと対向する第2の導電性ボールを形成すると共に、前記第2の配線基板本体の第1の面とは反対側に位置する前記第2の配線基板本体の第2の面に、第2の外部接続端子が接続され、前記第2の配線パターンと電気的に接続される第4の配線パターンを形成し、
前記樹脂部材形成工程では、前記第1の電子部品の実装領域以外に配置された部分の前記第1の配線パターンと、前記第2の電子部品の実装領域以外に配置された部分の前記第2の配線パターンとの間に位置する部分の前記半硬化状態とされた樹脂部材に、前記第1及び第2の導電性ボールを収容する第2の貫通部を形成し、
前記封止工程では、前記プレスにより前記第1の導電性ボールと前記第2の導電性ボールとを接触させると共に、完全に硬化した前記樹脂部材により前記第1の電子部品が表面実装された第1の配線基板と、前記第2の電子部品が表面実装された第2の配線基板との間を封止することを特徴とする請求項10記載の電子部品内蔵基板の製造方法。 - 前記樹脂部材は、プリプレグ樹脂であり、
前記封止工程において、前記第1の電子部品と前記第2の電子部品との間は、前記プリプレグ樹脂に含まれる樹脂により封止されることを特徴とする請求項10または11記載の電子部品内蔵基板の製造方法。 - 前記積層体形成工程の前に、前記第1の電子部品と前記第1の配線基板との隙間を充填する第1のアンダーフィル樹脂を形成する第1のアンダーフィル樹脂形成工程と、前記第2の電子部品と前記第2の配線基板との隙間を充填する第2のアンダーフィル樹脂を形成する第2のアンダーフィル樹脂形成工程と、を設けたことを特徴とする請求項10ないし12のうち、いずれか1項記載の電子部品内蔵基板の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008315513A JP2010141098A (ja) | 2008-12-11 | 2008-12-11 | 電子部品内蔵基板及びその製造方法 |
US12/635,066 US8559184B2 (en) | 2008-12-11 | 2009-12-10 | Electronic component built-in substrate and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008315513A JP2010141098A (ja) | 2008-12-11 | 2008-12-11 | 電子部品内蔵基板及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010141098A true JP2010141098A (ja) | 2010-06-24 |
JP2010141098A5 JP2010141098A5 (ja) | 2012-01-12 |
Family
ID=42240265
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008315513A Pending JP2010141098A (ja) | 2008-12-11 | 2008-12-11 | 電子部品内蔵基板及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8559184B2 (ja) |
JP (1) | JP2010141098A (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011187681A (ja) * | 2010-03-09 | 2011-09-22 | Toshiba Corp | 半導体装置の製造方法および半導体装置 |
CN102986314B (zh) * | 2010-07-06 | 2016-10-12 | 株式会社藤仓 | 层叠配线基板及其制造方法 |
US8472207B2 (en) * | 2011-01-14 | 2013-06-25 | Harris Corporation | Electronic device having liquid crystal polymer solder mask and outer sealing layers, and associated methods |
US8649183B2 (en) | 2011-02-10 | 2014-02-11 | Mulpin Research Laboratories, Ltd. | Electronic assembly |
TWI425886B (zh) * | 2011-06-07 | 2014-02-01 | Unimicron Technology Corp | 嵌埋有電子元件之封裝結構及其製法 |
KR20130097481A (ko) * | 2012-02-24 | 2013-09-03 | 삼성전자주식회사 | 인쇄회로기판(pcb) 및 그 pcb를 포함한 메모리 모듈 |
JP5285819B1 (ja) * | 2012-11-07 | 2013-09-11 | 太陽誘電株式会社 | 電子回路モジュール |
KR101420526B1 (ko) * | 2012-11-29 | 2014-07-17 | 삼성전기주식회사 | 전자부품 내장기판 및 그 제조방법 |
DE102017209249A1 (de) * | 2017-05-31 | 2018-12-06 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Verfahren zur herstellung eines packages und package |
KR20190012485A (ko) * | 2017-07-27 | 2019-02-11 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조 방법 |
JP6835971B2 (ja) * | 2017-08-04 | 2021-02-24 | 株式会社フジクラ | 多層プリント配線板の製造方法及び多層プリント配線板 |
US10553563B2 (en) * | 2018-05-30 | 2020-02-04 | Epistar Corporation | Electronic device |
US10790232B2 (en) * | 2018-09-15 | 2020-09-29 | International Business Machines Corporation | Controlling warp in semiconductor laminated substrates with conductive material layout and orientation |
KR20220005236A (ko) * | 2020-07-06 | 2022-01-13 | 삼성전기주식회사 | 전자부품 내장기판 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005142178A (ja) * | 2003-11-04 | 2005-06-02 | Cmk Corp | 電子部品内蔵多層プリント配線板 |
JP2006156669A (ja) * | 2004-11-29 | 2006-06-15 | Dainippon Printing Co Ltd | 部品内蔵配線板、部品内蔵配線板の製造方法 |
JP2007173570A (ja) * | 2005-12-22 | 2007-07-05 | Matsushita Electric Ind Co Ltd | 半導体装置、その製造方法、および半導体装置を備えた電子機器 |
JP2008205290A (ja) * | 2007-02-21 | 2008-09-04 | Fujitsu Ltd | 部品内蔵基板及びその製造方法 |
JP2008294475A (ja) * | 2001-10-18 | 2008-12-04 | Panasonic Corp | 部品内蔵モジュールの製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3619395B2 (ja) * | 1999-07-30 | 2005-02-09 | 京セラ株式会社 | 半導体素子内蔵配線基板およびその製造方法 |
KR100335717B1 (ko) * | 2000-02-18 | 2002-05-08 | 윤종용 | 고용량 메모리 카드 |
US7485489B2 (en) * | 2002-06-19 | 2009-02-03 | Bjoersell Sten | Electronics circuit manufacture |
US7394663B2 (en) * | 2003-02-18 | 2008-07-01 | Matsushita Electric Industrial Co., Ltd. | Electronic component built-in module and method of manufacturing the same |
US8093506B2 (en) * | 2006-12-21 | 2012-01-10 | Ngk Spark Plug Co., Ltd. | Multilayer wiring board and power supply structure to be embedded in multilayer wiring board |
-
2008
- 2008-12-11 JP JP2008315513A patent/JP2010141098A/ja active Pending
-
2009
- 2009-12-10 US US12/635,066 patent/US8559184B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008294475A (ja) * | 2001-10-18 | 2008-12-04 | Panasonic Corp | 部品内蔵モジュールの製造方法 |
JP2005142178A (ja) * | 2003-11-04 | 2005-06-02 | Cmk Corp | 電子部品内蔵多層プリント配線板 |
JP2006156669A (ja) * | 2004-11-29 | 2006-06-15 | Dainippon Printing Co Ltd | 部品内蔵配線板、部品内蔵配線板の製造方法 |
JP2007173570A (ja) * | 2005-12-22 | 2007-07-05 | Matsushita Electric Ind Co Ltd | 半導体装置、その製造方法、および半導体装置を備えた電子機器 |
JP2008205290A (ja) * | 2007-02-21 | 2008-09-04 | Fujitsu Ltd | 部品内蔵基板及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20100149768A1 (en) | 2010-06-17 |
US8559184B2 (en) | 2013-10-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2010141098A (ja) | 電子部品内蔵基板及びその製造方法 | |
TWI458415B (zh) | 多層印刷配線板及其製造方法 | |
JP5191889B2 (ja) | 部品内蔵配線板の製造方法 | |
JP5389770B2 (ja) | 電子素子内蔵印刷回路基板及びその製造方法 | |
JP5427305B1 (ja) | 部品内蔵基板及びその製造方法並びに実装体 | |
JP2007266196A (ja) | 多層プリント配線板及びその製造方法 | |
KR101438915B1 (ko) | 인쇄회로기판 및 그의 제조 방법 | |
JP2017034059A (ja) | プリント配線板、半導体パッケージおよびプリント配線板の製造方法 | |
WO2011030542A2 (ja) | 電子部品モジュールおよびその製造方法 | |
JP5454681B2 (ja) | モジュール基板およびその製造方法 | |
JP5462450B2 (ja) | 部品内蔵プリント配線板及び部品内蔵プリント配線板の製造方法 | |
KR102268388B1 (ko) | 인쇄회로기판 및 그 제조방법 | |
JP2006156669A (ja) | 部品内蔵配線板、部品内蔵配線板の製造方法 | |
JP5108253B2 (ja) | 部品実装モジュール | |
JP4657870B2 (ja) | 部品内蔵配線板、部品内蔵配線板の製造方法 | |
JP2017143096A (ja) | 配線基板、半導体装置及び配線基板の製造方法 | |
JP2007295008A (ja) | 電子部品内蔵配線基板の製造方法 | |
JP5671857B2 (ja) | 埋め込み部品具有配線板の製造方法 | |
JP2009130095A (ja) | 部品内蔵配線板、部品内蔵配線板の製造方法 | |
JP6068167B2 (ja) | 配線基板およびその製造方法 | |
JP6062884B2 (ja) | 部品内蔵基板及びその製造方法並びに実装体 | |
JP2007335487A (ja) | 半導体装置およびその製造方法 | |
JP2007335487A5 (ja) | ||
JP2008311508A (ja) | 電子部品パッケージおよびその製造方法 | |
JP2008181921A (ja) | 電子部品内蔵基板とこれを用いた電子機器、およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111116 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111116 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130130 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130205 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130604 |