JP2010141098A - 電子部品内蔵基板及びその製造方法 - Google Patents

電子部品内蔵基板及びその製造方法 Download PDF

Info

Publication number
JP2010141098A
JP2010141098A JP2008315513A JP2008315513A JP2010141098A JP 2010141098 A JP2010141098 A JP 2010141098A JP 2008315513 A JP2008315513 A JP 2008315513A JP 2008315513 A JP2008315513 A JP 2008315513A JP 2010141098 A JP2010141098 A JP 2010141098A
Authority
JP
Japan
Prior art keywords
electronic component
wiring board
wiring
substrate
wiring pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008315513A
Other languages
English (en)
Other versions
JP2010141098A5 (ja
Inventor
Eiji Takaike
英次 高池
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2008315513A priority Critical patent/JP2010141098A/ja
Priority to US12/635,066 priority patent/US8559184B2/en
Publication of JP2010141098A publication Critical patent/JP2010141098A/ja
Publication of JP2010141098A5 publication Critical patent/JP2010141098A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/0557Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05573Single external layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431Details of mounted components
    • H05K2201/10507Involving several components
    • H05K2201/10515Stacked components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10674Flip chip
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04Soldering or other types of metallurgic bonding
    • H05K2203/041Solder preforms in the shape of solder balls
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06Lamination
    • H05K2203/063Lamination of preperforated insulating layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/429Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • H05K3/462Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar double-sided circuit boards
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4623Manufacturing multilayer circuits by laminating two or more circuit boards the circuit boards having internal via connections between two or more circuit layers before lamination, e.g. double-sided circuit boards
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126Assembling bases

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】本発明は、電子部品内蔵基板の厚さ方向のサイズを小型化することのできる電子部品内蔵基板、及び電子部品内蔵基板の厚さ方向のサイズを小型化することができると共に、電子部品内蔵基板の製造時に反りが発生することを防止することのできる電子部品内蔵基板の製造方法を提供することを課題とする。
【解決手段】第1の配線パターン37を有する第1の配線基板11と、第1の配線パターン37に表面実装された第1の電子部品14と、第2の配線パターン51を有し、第1の配線パターン37が形成された側の第1の配線基板11と第2の配線パターン51とが対向するように配置された第2の配線基板12と、第2の配線パターン51に表面実装されると共に、第1の電子部品14と対向するように配置された第2の電子部品15と、第1の配線基板11と第2の配線基板12との間を封止する樹脂部材16と、を設けた。
【選択図】図8

Description

本発明は、電子部品内蔵基板及びその製造方法に関し、特に、複数の電子部品を内蔵した電子部品内蔵基板及びその製造方法に関する。
図1は、従来の電子部品内蔵基板の断面図である。
図1を参照するに、従来の電子部品内蔵基板200は、コア基板201と、貫通ビア202,203と、電子部品実装用パッド205,208と、パッド206,209,221,231と、電子部品211,214と、アンダーフィル樹脂212,215と、樹脂層217,222,228,232と、ビア218,229,223,234と、外部接続用パッド225,235とを有する。
貫通ビア202は、コア基板201を貫通するように形成されている。貫通ビア202の上端は、コア基板201の上面201Aに形成された電子部品実装用パッド205と接続されており、貫通ビア202の下端は、コア基板201の下面201Bに形成された電子部品実装用パッド208と接続されている。
貫通ビア203は、コア基板201を貫通するように形成されている。貫通ビア203の上端は、コア基板201の上面201Aに形成されたパッド206と接続されており、貫通ビア203の下端は、コア基板201の下面201Bに形成されたパッド209と接続されている。
電子部品実装用パッド205は、コア基板201の上面201Aに設けられており、貫通ビア202と接続されている。電子部品実装用パッド208は、コア基板201の下面201Bに設けられており、貫通ビア202と接続されている。電子部品実装用パッド205,208は、貫通ビア202を介して、電気的に接続されている。
パッド206は、コア基板201の上面201Aに形成されている。パッド209は、コア基板201の下面201Bに形成されている。パッド209は、貫通ビア203を介して、パッド206と電気的に接続されている。
電子部品211は、電子部品実装用パッド205に対して表面実装されている。アンダーフィル樹脂212は、電子部品211と電子部品実装用パッド205が形成されたコア基板201との隙間を充填するように配設されている。
電子部品214は、電子部品実装用パッド208に対して表面実装されている。アンダーフィル樹脂215は、電子部品214と電子部品実装用パッド208が形成されたコア基板201との隙間を充填するように配設されている。
樹脂層217は、電子部品211を覆うように、コア基板201の上面201Aに設けられている。ビア218は、パッド206上に配置された部分の樹脂層217を貫通するように設けられている。ビア218の下端は、パッド206と接続されている。パッド221は、樹脂層217の上面217Aに設けられており、ビア218の上端と接続されている。
樹脂層222は、パッド221を覆うように、樹脂層217の上面217Aに設けられている。ビア223は、パッド221上に配置された部分の樹脂層222を貫通するように設けられている。ビア223の下端は、パッド221と接続されている。外部接続用パッド225は、樹脂層222の上面222Aに設けられており、ビア223の上端と接続されている。
樹脂層228は、電子部品214を覆うように、コア基板201の下面201Bに設けられている。ビア229は、パッド209と対向する部分の樹脂層228を貫通するように設けられている。ビア229の上端は、パッド209と接続されている。パッド231は、樹脂層228の下面228Aに設けられており、ビア229の下端と接続されている。
樹脂層232は、パッド231を覆うように、樹脂層228の下面228Aに設けられている。ビア234は、パッド231と対向する部分の樹脂層232を貫通するように設けられている。ビア234の上端は、パッド231と接続されている。外部接続用パッド235は、樹脂層232の下面232Aに設けられており、ビア234の下端と接続されている。
図2〜図7は、従来の電子部品内蔵基板の製造工程を示す図である。図2〜図7において、従来の電子部品内蔵基板200と同一構成部分には同一符号を付す。
図2〜図7を参照して、従来の電子部品内蔵基板200の製造方法について説明する。始めに、図2に示す工程では、周知の手法により、コア基板201に、貫通ビア202,203、電子部品実装用パッド205,208、及びパッド206,209を形成する。
次いで、図3に示す工程では、電子部品実装用パッド205に電子部品211を表面実装し、その後、コア基板201と電子部品211との隙間を充填するアンダーフィル樹脂212を形成する。
次いで、図4に示す工程では、図3に示す構造体の上面側に、電子部品211を覆う樹脂層217を形成する。具体的には、樹脂層217は、図3に示す構造体の上面側に半硬化状態とされた樹脂フィルムを貼り付け、その後、図4に示す構造体全体を加熱して、樹脂フィルムを完全に硬化させることで形成する。
次いで、図5に示す工程では、電子部品実装用パッド208に電子部品214を表面実装し、その後、コア基板201と電子部品214との隙間を充填するアンダーフィル樹脂215を形成する。
次いで、図6に示す工程では、図5に示す構造体の下面側に、電子部品214を覆う樹脂層228を形成する。具体的には、樹脂層228は、図5に示す構造体の下面側に半硬化状態とされた樹脂フィルムを貼り付け、その後、図5に示す構造体全体を加熱して、樹脂フィルムを完全に硬化させることで形成する。
次いで、図7に示す工程では、ビルドアップ法により、パッド221,231、樹脂層217,222,228,232、ビア218,229,223,234、及び外部接続用パッド225,235を形成する。これにより、従来の電子部品内蔵基板200が製造される(例えば、特許文献1参照。)。
特開2008−205290号公報
しかしながら、従来の電子部品内蔵基板200では、電子部品内蔵基板200の中心部に、電子部品211,214を実装するためのコア基板201が必要となるため、電子部品内蔵基板200の厚さ方向のサイズを小型化することが困難であるという問題があった。
また、従来の電子部品内蔵基板200の製造方法では、図4に示す工程において、コア基板201の上面201A側に形成された構造体と、コア基板201の下面201B側に形成された構造体とが非対称の状態で、図4に示す構造体全体を加熱して、半硬化状態とされた樹脂フィルムを完全に硬化させることにより、樹脂層217を形成していた。そのため、図4に示す構造体に反りが発生し、この反りが電子部品内蔵基板200に残ってしまうという問題があった。
そこで本発明は、上述した問題点に鑑みなされたものであり、電子部品内蔵基板の厚さ方向のサイズを小型化することのできる電子部品内蔵基板、及び電子部品内蔵基板の厚さ方向のサイズを小型化することができると共に、電子部品内蔵基板の製造時における反りの発生を防止することのできる電子部品内蔵基板の製造方法を提供することを目的とする。
本発明の一観点によれば、第1の配線基板本体及び該第1の配線基板本体の第1の面に設けられた第1の配線パターンを有する第1の配線基板と、前記第1の配線パターンに表面実装された第1の電子部品と、第2の配線基板本体及び該第2の配線基板本体の第1の面に設けられた第2の配線パターンを有し、前記第1の配線基板本体の第1の面と前記第2の配線基板本体の第1の面とが対向するように、前記第1の配線基板の下方に配置された第2の配線基板と、前記第2の配線パターンに表面実装されると共に、前記第1の電子部品と対向するように配置された第2の電子部品と、前記第1の電子部品が接続された前記第1の配線基板と、前記第2の電子部品が接続された前記第2の配線基板との間を封止する樹脂部材と、を有することを特徴とする電子部品内蔵基板が提供される。
本発明によれば、第1の配線基板本体及び第1の配線基板本体の第1の面に設けられた第1の配線パターンを有する第1の配線基板と、第1の配線パターンに表面実装された第1の電子部品と、第2の配線基板本体及び第2の配線基板本体の第1の面に設けられた第2の配線パターンを有し、第1の配線基板本体の第1の面と第2の配線基板本体の第1の面とが対向するように、第1の配線基板の下方に配置された第2の配線基板と、第2の配線パターンに表面実装されると共に、第1の電子部品と対向するように配置された第2の電子部品と、第1の電子部品が接続された第1の配線基板と、第2の電子部品が接続された第2の配線基板との間を封止する樹脂部材と、を有することにより、コア基板の両面に実装された電子部品を内蔵する従来の電子部品内蔵基板と比較して、電子部品内蔵基板の厚さ方向のサイズを小型化することができる。
本発明の他の観点によれば、第1の配線基板本体及び該第1の配線基板本体の第1の面に設けられた第1の配線パターンを備えた第1の配線基板を形成する第1の配線基板形成工程と、前記第1の配線パターンに第1の電子部品を表面実装する第1の電子部品実装工程と、第2の配線基板本体及び該第2の配線基板本体の第1の面に設けられた第2の配線パターンを備えた第2の配線基板を形成する第2の配線基板形成工程と、前記第2の配線パターンに第2の電子部品を表面実装する第2の電子部品実装工程と、板状とされ、前記第1及び第2の電子部品が収容される第1の貫通部を有すると共に、半硬化状態とされた樹脂部材を形成する樹脂部材形成工程と、前記第1の貫通部に、前記第1の配線基板に表面実装された前記第1の電子部品と前記第2の配線基板に表面実装された前記第2の電子部品とを挿入して、前記第1の電子部品及び前記第2の電子部品を対向配置させることにより、前記第1の電子部品が表面実装された第1の配線基板と、前記半硬化状態とされた樹脂部材と、前記第2の電子部品が表面実装された第2の配線基板とが積層された積層体を形成する積層体形成工程と、前記積層体を加熱した状態でプレスして、前記半硬化状態とされた樹脂部材を完全に硬化させることにより、前記第1の電子部品が表面実装された前記第1の配線基板と、前記第2の電子部品が表面実装された前記第2の配線基板との間を封止する封止工程と、を含むことを特徴とする電子部品内蔵基板の製造方法が提供される。
本発明によれば、第1の配線基板本体及び第1の配線基板本体の第1の面に設けられた第1の配線パターンを備えた第1の配線基板を形成し、第1の配線パターンに第1の電子部品を表面実装し、第2の配線基板本体及び第2の配線基板本体の第1の面に設けられた第2の配線パターンを備えた第2の配線基板を形成し、第2の配線パターンに第2の電子部品を表面実装し、板状とされ、第1及び第2の電子部品が収容される第1の貫通部を有すると共に、半硬化状態とされた樹脂部材を形成し、第1の貫通部に、第1の配線基板に表面実装された第1の電子部品と第2の配線基板に表面実装された第2の電子部品とを挿入して、第1の電子部品及び第2の電子部品を対向配置させることにより、第1の電子部品が表面実装された第1の配線基板と、半硬化状態とされた樹脂部材と、第2の電子部品が表面実装された第2の配線基板とが積層された積層体を形成し、その後、積層体を加熱した状態でプレスして、半硬化状態とされた樹脂部材を完全に硬化させることで第1の電子部品が表面実装された第1の配線基板と、第2の電子部品が表面実装された第2の配線基板との間を封止することにより、コア基板の両面に実装された電子部品を内蔵する従来の電子部品内蔵基板と比較して、電子部品内蔵基板の厚さ方向のサイズを小型化することができる。
また、半硬化状態とされた樹脂部材の面に第1の電子部品が表面実装された第1の配線基板を配置し、半硬化状態とされた樹脂部材の面に第2の電子部品が実装された第2の配線基板を配置した状態(半硬化状態とされた樹脂部材の両面に略同様な構成とされた構造体が配置された状態)で、加熱により半硬化状態の樹脂部材を完全に硬化させて、第1の電子部品が表面実装された第1の配線基板と第2の電子部品が表面実装された第2の配線基板との間を封止することで、電子部品内蔵基板に反りが発生することを防止できる。
本発明によれば、電子部品内蔵基板の厚さ方向のサイズを小型化することができると共に、電子部品内蔵基板の製造時に反りが発生することを防止できる。
次に、図面に基づいて本発明の実施の形態について説明する。
(第1の実施の形態)
図8は、本発明の第1の実施の形態に係る電子部品内蔵基板の断面図である。
図8を参照するに、第1の実施の形態の電子部品内蔵基板10は、第1の配線基板11と、第2の配線基板12と、第1の電子部品14と、第2の電子部品15と、樹脂部材16と、貫通孔18と、貫通電極19と、ソルダーレジスト層22と、第1の外部接続端子24と、第2の外部接続端子25とを有する。
第1の配線基板11は、第1の配線基板本体である配線基板本体35と、第1の配線パターンである配線パターン37と、第3の配線パターンである配線パターン38と、配線パターン39とを有する。配線基板本体35としては、例えば、樹脂層、コアレス基板(積層された複数の樹脂層、及び複数の樹脂層に設けられた配線パターンを有する多層配線構造体)、コア付きビルドアップ基板(コア基板に複数の樹脂層及び配線パターンが形成された基板)等を用いることができる。
配線パターン37は、配線基板本体35の面35A(第1の面)に設けられている。配線パターン37は、パッド部42を有する。パッド部42は、配線パターン39の一方の端部、電子部品14と電気的に接続されたバンプ28、及び貫通電極19と電気的に接続されている。これにより、配線パターン37は、貫通電極19と電子部品14とを電気的に接続している。配線パターン37の材料としては、例えば、Cuを用いることができる。
配線パターン38は、配線基板本体35の面35Aとは反対側に位置する配線基板本体35の面35B(第2の面)に設けられている。配線パターン38は、パッド部44を有する。パッド部44は、配線パターン39の他方の端部及び貫通電極19と接続されると共に、第1の外部接続端子24が配設されている。配線パターン38の材料としては、例えば、Cuを用いることができる。
配線パターン39は、配線基板本体35を貫通するように設けられている。配線パターン39の一方の端部は、パッド部42と接続されており、配線パターン39の他方の端部は、パッド部44と接続されている。これにより、配線パターン39は、配線パターン37と配線パターン38とを電気的に接続している。配線パターン39としては、例えば、ビア、複数のビア及び配線等を用いることができる。配線パターン39の材料としては、例えば、Cuを用いることができる。
第2の配線基板12は、第2の配線基板本体である配線基板本体47と、第2の配線パターンである配線パターン51と、第4の配線パターンである配線パターン52と、配線パターン53とを有しており、配線基板本体35の面35Aと配線基板本体47の面47A(第1の面)とが対向するように、第1の配線基板11の下方に配置されている。
配線基板本体47としては、例えば、樹脂層、コアレス基板(積層された複数の樹脂層、及び複数の樹脂層に設けられた配線パターンを有する多層配線構造体)、コア付きビルドアップ基板(コア基板に複数の樹脂層及び配線パターンが形成された基板)等を用いることができる。
配線パターン51は、配線基板本体47の面47A(第1の面)に設けられている。配線パターン51は、パッド部56を有する。パッド部56は、配線パターン53の一方の端部、電子部品15と電気的に接続されたバンプ29、及び貫通電極19と電気的に接続されている。これにより、配線パターン51は、貫通電極19と電子部品15とを電気的に接続している。配線パターン51の材料としては、例えば、Cuを用いることができる。
配線パターン52は、配線基板本体47の面47Aとは反対側に位置する配線基板本体47の面47B(第2の面)に設けられている。配線パターン52は、パッド部57を有する。パッド部57は、配線パターン53の他方の端部及び貫通電極19と接続されると共に、第1の外部接続端子24が配設されている。配線パターン52の材料としては、例えば、Cuを用いることができる。
配線パターン53は、配線基板本体47を貫通するように設けられている。配線パターン53の一方の端部は、パッド部56と接続されており、配線パターン53の他方の端部は、パッド部57と接続されている。これにより、配線パターン53は、配線パターン51と配線パターン52とを電気的に接続している。配線パターン53としては、例えば、ビア、複数のビア及び配線等を用いることができる。配線パターン53の材料としては、例えば、Cuを用いることができる。
第1の電子部品14は、配線パターン37を構成するパッド部42に対して表面実装されている。具体的には、第1の電子部品14は、電極パッド61(第1の電子部品14の構成要素の1つ)に設けられたバンプ28(例えば、Auバンプ)を介して、パッド部42と電気的に接続されている。バンプ28は、はんだ31によりパッド部42に固定されている。第1の電子部品14は、第1の配線基板11と第2の配線基板12との間に配置されている。第1の電子部品14は、樹脂部材16により封止されている。また、第1の電子部品14と第1の配線基板11との隙間には、樹脂部材16が充填されている。第1の電子部品14としては、例えば、半導体チップ、チップ抵抗、チップコンデンサ等を用いることができる。
第2の電子部品15は、配線パターン51を構成するパッド部56に対して表面実装されている。具体的には、第2の電子部品15は、電極パッド63(第2の電子部品15の構成要素の1つ)に設けられたバンプ29(例えば、Auバンプ)を介して、パッド部56と電気的に接続されている。バンプ29は、はんだ32によりパッド部56に固定されている。第2の電子部品15の面15A(第1の電子部品14と対向する部分の第2の電子部品15の面)の面積は、第1の電子部品14の面14A(第2の電子部品15と対向する部分の第1の電子部品14の面)の面積と略等しい大きさとされている。
第2の電子部品15は、第1の配線基板11に実装された第1の電子部品14と対向するように、第1の配線基板11と第2の配線基板12との間に配置されている。第2の電子部品15と第1の電子部品14との間には、隙間Aが形成されている。第2の電子部品15は、樹脂部材16により封止されている。また、第2の電子部品15と第2の配線基板12との隙間、及び第1の電子部品14と第2の電子部品15との隙間Aには、樹脂部材16が充填されている。第1の電子部品14と第2の電子部品15との隙間Aは、例えば、10μmとすることができる。第2の電子部品15としては、例えば、半導体チップ、チップ抵抗、チップコンデンサ等を用いることができる。
このように、第1の配線基板11に表面実装された第1の電子部品14と、第2の配線基板12に表面実装された第2の電子部品15とが対向するように、対向配置された第1の配線基板11と第2の配線基板12との間を樹脂部材16で封止することにより、従来、電子部品211,214を表面実装する基板として必要であったコア基板201(図1参照)が不要となるため、電子部品内蔵基板10の厚さ方向のサイズを小型化することができる。
樹脂部材16は、樹脂が完全に硬化した部材であり、第1の電子部品14が表面実装された第1の配線基板11と、第2の電子部品15が表面実装された第2の配線基板12との間に設けられている。樹脂部材16は、第1の配線基板11と第2の配線基板12との間、第1の電子部品14、及び第2の電子部品15を封止すると共に、第1の電子部品14が表面実装された第1の配線基板11と、第2の電子部品15が表面実装された第2の配線基板12とを一体化するための部材である。樹脂部材16は、第1の電子部品14と第1の配線基板11との隙間、第2の電子部品15と第2の配線基板12との隙間、及び第1の電子部品14と第2の電子部品15との隙間Aを充填している。樹脂部材16の母材としては、例えば、第1及び第2の電子部品14,15の配設領域に対応する部分に第1の貫通部85(図16参照)を有したプリプレグ樹脂を用いることができる。
このように、樹脂部材16の母材としてプリプレグ樹脂を用いることにより、電子部品内蔵基板10に反りが発生することを防止できる。樹脂部材16の厚さBは、例えば、300μmとすることができる。
樹脂部材16の母材としてプリプレグ樹脂を用いる場合、第1の電子部品14と第1の配線基板11との隙間、第2の電子部品15と第2の配線基板12との隙間、及び第1の電子部品14と第2の電子部品15との隙間Aは、プリプレグ樹脂に含まれる樹脂のみが充填される。
このように、第1の電子部品14と第2の電子部品15との隙間Aに樹脂のみを配置することにより、第1の電子部品14と第2の電子部品15との隙間Aを小さく(例えば、10μm)することが可能となるため、電子部品内蔵基板10の厚さ方向のサイズを小型化することができる。
貫通孔18は、第1の配線基板11、第2の配線基板12、及び樹脂部材16を貫通するように形成されている。貫通孔18は、配線パターン37,38,51,52を貫通している。これにより、配線パターン37,51は、貫通孔18から露出されている。貫通孔18は、例えば、NCドリルを用いて形成することができる。
貫通電極19は、貫通孔18の側面を覆うように設けられている。貫通電極19は、配線パターン37,38,51,52と接続されている。貫通電極19は、筒状とされており、内部に中空部を有する。貫通電極19の材料としては、例えば、Cuを用いることができる。貫通電極19は、例えば、めっき法により形成することができる。
ソルダーレジスト層22は、配線基板本体35,47の面35B,47B、パッド部44を除いた部分の配線パターン38、パッド部57を除いた部分の配線パターン52、及び貫通電極19の内壁を覆うように設けられている。ソルダーレジスト層22は、パッド部44を露出する開口部22Aと、パッド部57を露出する開口部22Bとを有する。
第1の外部接続端子24は、開口部22Aから露出された部分のパッド部44に設けられている。第1の外部接続端子24は、例えば、図示していない半導体チップと電気的に接続される端子である。第1の外部接続端子24としては、例えば、はんだバンプを用いることができる。
第2の外部接続端子25は、開口部22Bから露出された部分のパッド部57に設けられている。第2の外部接続端子25は、例えば、マザーボード等の実装基板(図示せず)と電気的に接続される端子である。第2の外部接続端子25としては、例えば、はんだボールを用いることができる。
本実施の形態の電子部品内蔵基板によれば、配線基板本体35及び配線基板本体35の面35Aに設けられた配線パターン37を有する第1の配線基板11と、配線パターン37に表面実装された第1の電子部品14と、配線基板本体47及び配線基板本体47の面47Aに設けられた配線パターン51を有し、配線基板本体35の面35Aと配線基板本体47の面47Aとが対向するように、第1の配線基板11の下方に配置された第2の配線基板12と、配線パターン51に表面実装されると共に、第1の電子部品14と対向するように配置された第2の電子部品15と、第1の電子部品14が表面実装された第1の配線基板11と、第2の電子部品が表面実装された第2の配線基板12との間を封止する樹脂部材16と、を備えることにより、コア基板201の両面201A,201Bに実装された電子部品211,214を内蔵する従来の電子部品内蔵基板200と比較して、電子部品内蔵基板10の厚さ方向のサイズを小型化することができる。
図9は、本発明の第1の実施の形態の第1変形例に係る電子部品内蔵基板の断面図である。図9において、第1の実施の形態の電子部品内蔵基板10と同一構成部分には同一符号を付す。
図9を参照するに、第1の実施の形態の第1変形例に係る電子部品内蔵基板70は、第1の実施の形態の電子部品内蔵基板10の構成に、さらに第1の電子部品14と第1の配線基板11との隙間を充填する第1のアンダーフィル樹脂71と、第2の電子部品15と第2の配線基板12との隙間を充填する第2のアンダーフィル樹脂72とを設けた以外は、電子部品内蔵基板10と同様に構成される。
このように、第1の電子部品14と第1の配線基板11との隙間を充填する第1のアンダーフィル樹脂71と、第2の電子部品15と第2の配線基板12との隙間を充填する第2のアンダーフィル樹脂72とを設けることにより、第1の電子部品14と第1の配線基板11との電気的接続信頼性、及び第2の電子部品15と第2の配線基板12との電気的接続信頼性を向上させることができる。
また、上記構成とされた第1の実施の形態の第1変形例に係る電子部品内蔵基板70は、第1の実施の形態の電子部品内蔵基板10と同様な効果を得ることができる。
図10は、本発明の第1の実施の形態の第2変形例に係る電子部品内蔵基板の断面図である。図10において、第1の実施の形態の電子部品内蔵基板10と同一構成部分には同一符号を付す。
図9を参照するに、第1の実施の形態の第2変形例に係る電子部品内蔵基板75は、第1の実施の形態の電子部品内蔵基板10に設けられた第2の電子部品15の代わりに、第1の電子部品14の面14Aと対向する面76Aの面積が第1の電子部品14の面14Aの面積よりも小さい第2の電子部品76を複数設けた以外は、電子部品内蔵基板10と同様に構成される。
第2の電子部品76は、面76Aの面積が第2の電子部品15の面15Aの面積よりも小さい以外は、第2の電子部品15と同様に構成される。複数の第2の電子部品76は、面76Aが第1の電子部品14の面14Aと対向するように、配線パターン51のパッド部56に表面実装(第2の電子部品76に設けられた電極パッド63に設けられたバンプ29を介して接続)されている。複数の第2の電子部品76の面76Aの面積の合計は、第1の電子部品14の面14Aの面積と略等しくなるように構成されている。
上記構成とされた第1の実施の形態の第2変形例に係る電子部品内蔵基板75は、第1の実施の形態の電子部品内蔵基板10と同様な効果を得ることができる。なお、第1の実施の形態の第2変形例に係る電子部品内蔵基板75において、第1の電子部品14と第1の配線基板11との間に図10に示す第1のアンダーフィル樹脂71を設けてもよいし、複数の第2の電子部品76と第2の配線基板12との間に図10に示す第2のアンダーフィル樹脂72を設けてもよい。
図11は、本発明の第1の実施の形態の第3変形例に係る電子部品内蔵基板の断面図である。図11において、第1の実施の形態の電子部品内蔵基板10と同一構成部分には同一符号を付す。
図11を参照するに、第1の実施の形態の第3変形例に係る電子部品内蔵基板80は、第1の実施の形態の電子部品内蔵基板10に設けられた第1の電子部品14の代わりに、第2の電子部品15の面15Aと対向する面81Aの面積が第2の電子部品15の面15Aの面積よりも小さい第1の電子部品81を複数設けた以外は、電子部品内蔵基板10と同様に構成される。
第1の電子部品81は、面81Aの面積が第1の電子部品14の面14Aの面積よりも小さい以外は、第1の電子部品14と同様に構成される。複数の第1の電子部品81は、面81Aが第2の電子部品15の面15Aと対向するように、配線パターン37のパッド部42に表面実装(第1の電子部品81に設けられた電極パッド61に設けられたバンプ28を介して接続)されている。複数の第1の電子部品81の面81Aの面積の合計は、第2の電子部品15の面15Aの面積と略等しくなるように構成されている。
上記構成とされた第1の実施の形態の第3変形例に係る電子部品内蔵基板80は、第1の実施の形態の電子部品内蔵基板10と同様な効果を得ることができる。なお、第1の実施の形態の第3変形例に係る電子部品内蔵基板80において、複数の第1の電子部品81と第1の配線基板11との間に図10に示す第1のアンダーフィル樹脂71を設けてもよいし、第2の電子部品15と第2の配線基板12との間に図10に示す第2のアンダーフィル樹脂72を設けてもよい。
図12〜図22は、本発明の第1の実施の形態に係る電子部品内蔵基板の製造工程を示す図である。図12〜図22において、第1の実施の形態の電子部品内蔵基板10と同一構成部分には同一符号を付す。
図12〜図22を参照して、第1の実施の形態の電子部品内蔵基板10の製造方法について説明する。始めに、図12に示す工程では、周知の手法(例えば、ビルドアップ法)により、第1の配線基板本体である配線基板本体35と、第1の配線パターンである配線パターン37と、第3の配線パターンである配線パターン38と、配線パターン39とを有した第1の配線基板11を形成する(第1の配線基板形成工程)。配線基板本体35としては、例えば、樹脂層、コアレス基板(積層された複数の樹脂層、及び複数の樹脂層に設けられた配線パターンを有する多層配線構造体)、コア付きビルドアップ基板(コア基板に複数の樹脂層及び配線パターンが形成された基板)等を用いることができる。
次いで、図13に示す工程では、パッド部42に第1の電子部品14を表面実装する(第1の電子部品実装工程)。具体的には、パッド部42上に溶融させたはんだ31を準備し、溶融させたはんだ31に第1の電子部品14の電極パッド61に設けられたバンプ28を押し当てることで、パッド部42上にバンプ28を固定する。
次いで、図14に示す工程では、周知の手法(例えば、ビルドアップ法)により、第2の配線基板本体である配線基板本体47と、第2の配線パターンである配線パターン51と、第4の配線パターンである配線パターン52と、配線パターン53とを有した第2の配線基板12を形成する(第2の配線基板形成工程)。配線基板本体47としては、例えば、樹脂層、コアレス基板(積層された複数の樹脂層、及び複数の樹脂層に設けられた配線パターンを有する多層配線構造体)、コア付きビルドアップ基板(コア基板に複数の樹脂層及び配線パターンが形成された基板)等を用いることができる。
次いで、図15に示す工程では、パッド部56に第2の電子部品15を表面実装する(第2の電子部品実装工程)。具体的には、パッド部56上に溶融させたはんだ32を準備し、溶融させたはんだ32に第2の電子部品15の電極パッド63に設けられたバンプ29を押し当てることで、パッド部56上にバンプ29を固定する。
次いで、図16に示す工程では、板状とされ、第1及び第2の電子部品14,15が収容される第1の貫通部85を有すると共に、半硬化状態とされた樹脂部材16を形成する(樹脂部材形成工程)。樹脂部材16の母材としては、例えば、半硬化状態とされたプリプレグ樹脂(具体的には、例えば、ガラス繊維に樹脂を含浸させた絶縁部材)を用いることができる。第1の貫通部85は、例えば、打ち抜き加工により形成することができる。半硬化状態とされた樹脂部材16は、図8に示す完全に硬化した樹脂部材16の厚さBよりも厚い。半硬化状態とされた樹脂部材16の厚さCは、例えば、600μmとすることができる。
次いで、図17に示す工程では、半硬化状態とされた樹脂部材16の上面16A側から第1の貫通部85に、第1の配線基板11に表面実装された第1の電子部品14を挿入し、半硬化状態とされた樹脂部材16の下面16B側から第1の貫通部85に、第2の配線基板12に表面実装された第2の電子部品15を挿入して、第1の電子部品14と第2の電子部品15とを対向配置させることにより、第1の電子部品14が表面実装された第1の配線基板11と、半硬化状態とされた樹脂部材16と、第2の電子部品15が表面実装された第2の配線基板12とが積層された積層体87を形成する(積層体形成工程)。
このとき、第1の配線基板11は、樹脂部材16の上面16Aと接触し、第2の配線基板12は、樹脂部材16の下面16Bと接触する。また、第1の貫通部85に挿入された第1の電子部品14と、第1の貫通部85に挿入された第2の電子部品15との間には、図8に示す隙間Aよりも大きな隙間が形成されている。
次いで、図18に示す工程では、積層体を加熱した状態でプレスして、図17に示す半硬化状態とされた樹脂部材16を完全に硬化させて、完全に硬化した樹脂部材16により、第1の電子部品14が表面実装された第1の配線基板11と、第2の電子部品15が表面実装された第2の配線基板12との間を封止する(封止工程)。
半硬化状態の樹脂部材16の母材がプリプレグ樹脂の場合、上記封止工程において、第1の電子部品14と第1の配線基板11との隙間、第2の電子部品15と第2の配線基板12との隙間、及び第1の電子部品14と第2の電子部品15と隙間Aに、プリプレグ樹脂を構成する樹脂のみが充填される。
このように、半硬化状態とされた樹脂部材16の第1の貫通部85に、第1の配線基板11に表面実装された第1の電子部品14と第2の配線基板12に表面実装された第2の電子部品15とを挿入して、第1の電子部品14と第2の電子部品15とを対向配置させることにより、第1の電子部品14が表面実装された第1の配線基板11と、半硬化状態とされた樹脂部材16と、第2の電子部品15が表面実装された第2の配線基板12とが積層された積層体87を形成し、その後、積層体87を加熱した状態でプレスして、半硬化状態とされた樹脂部材16を完全に硬化させて、第1の電子部品14が表面実装された第1の配線基板11と、第2の電子部品15が表面実装された第2の配線基板12との間を封止することにより、コア基板201の両面201A,201Bに実装された電子部品211,214を内蔵する従来の電子部品内蔵基板200と比較して、電子部品内蔵基板10の厚さ方向のサイズを小型化することができる。
また、半硬化状態とされた樹脂部材16の面16Aに第1の電子部品14が表面実装された第1の配線基板11を配置し、半硬化状態とされた樹脂部材16の面16Bに第2の電子部品15が実装された第2の配線基板12を配置した状態(半硬化状態とされた樹脂部材16の両面16A,16Bに略同様な構成とされた構造体が配置された状態)で、加熱により半硬化状態の樹脂部材16を完全に硬化させて、第1の電子部品14が表面実装された第1の配線基板11と第2の電子部品15が表面実装された第2の配線基板12との間を封止することで、図18に示す構造体(製造途中の電子部品内蔵基板10)に反りが発生することがなくなるため、電子部品内蔵基板10に反りが発生することを防止できる。
次いで、図19に示す工程では、第1の配線基板11、樹脂部材16、及び第2の配線基板12を貫通する貫通孔18を形成する。貫通孔18は、例えば、NCドリルにより形成することができる。
次いで、図20に示す工程では、めっき法により、貫通孔18の側面に貫通電極19を形成する。このとき、貫通電極19に中空部が形成される。言い換えれば、筒状とされた貫通電極19が形成される。
次いで、図21に示す工程では、配線基板本体35,47の面35B,47B、パッド部44を除いた部分の配線パターン38、パッド部57を除いた部分の配線パターン52、及び貫通電極19の内壁を覆うと共に、パッド部44を露出する開口部22Aと、パッド部57を露出する開口部22Bとを有したソルダーレジスト層22を形成する。
次いで、図22に示す工程では、開口部22Aから露出された部分のパッド部44に第1の外部接続端子24を形成し、開口部22Bから露出された部分のパッド部57に第2の外部接続端子25を形成する。これにより、第1の実施の形態の電子部品内蔵基板10が製造される。第1の外部接続端子24としては、例えば、はんだバンプを用いることができる。また、第2の外部接続端子25としては、例えば、はんだボールを用いることができる。
本実施の形態の電子部品内蔵基板によれば、配線基板本体35及び配線基板本体35の面35Aに設けられた配線パターン37を備えた第1の配線基板11を形成し、配線パターン37に第1の電子部品14を表面実装し、配線基板本体47及び配線基板本体47の面47Aに設けられた配線パターン51を備えた第2の配線基板12を形成し、配線パターン51に第2の電子部品15を表面実装し、板状とされ、第1及び第2の電子部品14,15が収容される第1の貫通部85を有すると共に、半硬化状態とされた樹脂部材16を形成し、第1の貫通部85に、第1の配線基板11に表面実装された第1の電子部品14と第2の配線基板12に表面実装された第2の電子部品15とを挿入して、第1の電子部品14と第2の電子部品15とを対向配置させることにより、第1の電子部品14が表面実装された第1の配線基板11と、半硬化状態とされた樹脂部材16と、第2の電子部品15が表面実装された第2の配線基板12とが積層された積層体87を形成し、その後、積層体87を加熱した状態でプレスして、半硬化状態とされた樹脂部材16を完全に硬化させて、第1の電子部品14が表面実装された第1の配線基板11と、第2の電子部品15が表面実装された第2の配線基板12との間を封止することにより、コア基板201の両面201A,201Bに実装された電子部品211,214を内蔵する従来の電子部品内蔵基板200と比較して、電子部品内蔵基板10の厚さ方向のサイズを小型化することができる。
また、半硬化状態とされた樹脂部材16の面16Aに第1の電子部品14が表面実装された第1の配線基板11を配置し、半硬化状態とされた樹脂部材16の面16Bに第2の電子部品15が実装された第2の配線基板12を配置した状態(半硬化状態とされた樹脂部材16の両面16A,16Bに略同様な構成とされた構造体が配置された状態)で、加熱により半硬化状態の樹脂部材16を完全に硬化させて、第1の電子部品14が表面実装された第1の配線基板11と第2の電子部品15が表面実装された第2の配線基板12との間を封止することで、図18に示す構造体(製造途中の電子部品内蔵基板10)に反りが発生することがなくなるため、電子部品内蔵基板10に反りが発生することを防止できる。
なお、本実施の形態の第1変形例の電子部品内蔵基板70は、先に説明した図17示す工程(積層体形成工程)の前に、第1のアンダーフィル樹脂71を形成する工程(第1のアンダーフィル樹脂形成工程)と、第2のアンダーフィル樹脂72を形成する工程(第2のアンダーフィル樹脂形成工程)とを設ける以外は、本実施の形態の電子部品内蔵基板10と同様な手法により製造することができる。
このように、積層体形成工程の前に、第1の電子部品14と第1の配線基板11との隙間を充填する第1のアンダーフィル樹脂71を形成する第1のアンダーフィル樹脂形成工程と、第2の電子部品実装工程と積層体形成工程との間に、第2の電子部品15と第2の配線基板12との隙間を充填する第2のアンダーフィル樹脂72を形成する第2のアンダーフィル樹脂形成工程と、を設けることにより、第1の電子部品14と第1の配線基板11との間の電気的接続信頼性、及び第2の電子部品15と第2の配線基板12との間の電気的接続信頼性を向上させることができる。
また、第1の実施の形態の第2変形例の電子部品内蔵基板75、及び第1の実施の形態の第3変形例の電子部品内蔵基板80は、第1の実施の形態の電子部品内蔵基板10と同様な手法により製造することができる。
また、上記説明した電子部品内蔵基板10,70,75,80では、第1の電子部品14と第2の電子部品15との間に隙間Aを形成した場合を例に挙げて説明したが、第1の電子部品14の面14Aと第2の電子部品15の面15Aとが接触するように、第1及び第2の電子部品14,15を配置してもよい。
(第2の実施の形態)
図23は、本発明の第2の実施の形態に係る電子部品内蔵基板の断面図である。図23において、第1の実施の形態の電子部品内蔵基板10と同一構成部分には、同一符号を付す。
図23を参照するに、第2の実施の形態の電子部品内蔵基板90は、第1の実施の形態の電子部品内蔵基板10に設けられた樹脂部材16、貫通孔18、貫通電極19、及びソルダーレジスト層22の代わりに、樹脂部材92、第1の導電性ボール93、第2の導電性ボール94、及びソルダーレジスト層96,97を設けた以外は、電子部品内蔵基板10と同様に構成される。
樹脂部材92は、完全に硬化しており、第1の電子部品14が表面実装された第1の配線基板11と、第2の電子部品15が表面実装された第2の配線基板12との間に設けられている。樹脂部材92は、第1及び第2の電子部品14,15を封止すると共に、第1の電子部品14が表面実装された第1の配線基板11と、第2の電子部品15が表面実装された第2の配線基板12とを一体化するための部材である。樹脂部材92は、第1の電子部品14と第1の配線基板11との隙間、第2の電子部品15と第2の配線基板12との隙間、及び第1の電子部品14と第2の電子部品15との隙間Aを充填している。樹脂部材92の母材としては、例えば、第1及び第2の電子部品14,15の配設領域に対応する部分に第1の貫通部85と、第1及び第2の導電性ボール93,94を収容する第2の貫通部85(図29参照)を有した半硬化状態とされたプリプレグ樹脂を用いることができる。
このように、樹脂部材92の母材としてプリプレグ樹脂を用いることにより、電子部品内蔵基板90に反りが発生することを防止できる。樹脂部材92の厚さDは、例えば、300μmとすることができる。
第1の導電性ボール93は、配線パターン37に設けられている。第2の導電性ボール94は、第1の導電性ボール93と対向するように、配線パターン51に設けられている。第1の導電性ボール93と対向する部分の第2の導電性ボール94は、第1の導電性ボール93と接触している。これにより、配線パターン37と配線パターン51とは、第1及び第2の導電性ボール93,94を介して、電気的に接続されている。
このように、配線パターン37に設けられた第1の導電性ボール93と、配線パターン51に設けられた第2の導電性ボール94とを接触させることで、配線パターン37と配線パターン51とを電気的に接続することにより、めっき法により形成された貫通電極19を用いて配線パターン37と配線パターン51とを電気的に接続した場合と比較して、電子部品内蔵基板90のコストを低減させることができる。
第1及び第2の導電性ボール93,94としては、例えば、はんだボール、CuコアとCuコアを覆うはんだとを備えたCuコアはんだボール等を用いることができる。樹脂部材92の厚さDが300μmの場合、第1及び第2の導電性ボール93,94の直径は、例えば、200μmとすることができる。
ソルダーレジスト層96は、パッド部44を除いた部分の配線パターン38を覆うように、配線基板本体35の面35Bに設けられている。ソルダーレジスト層96は、パッド部44を露出する開口部96Aを有する。
ソルダーレジスト層97は、パッド部57を除いた部分の配線パターン52を覆うように、配線基板本体47の面47Bに設けられている。ソルダーレジスト層97は、パッド部57を露出する開口部97Aを有する。
図24は、本発明の第2の実施の形態の第1変形例に係る電子部品内蔵基板の断面図である。図24において、第2の実施の形態の電子部品内蔵基板90と同一構成部分には、同一符号を付す。
図24を参照するに、第2の実施の形態の第1変形例に係る電子部品内蔵基板100は、第2の実施の形態の電子部品内蔵基板90の構成に、さらに第1の電子部品14と第1の配線基板11との隙間を充填する第1のアンダーフィル樹脂71と、第2の電子部品15と第2の配線基板12との隙間を充填する第2のアンダーフィル樹脂72とを設けた以外は、電子部品内蔵基板90と同様に構成される。
このように、第1の電子部品14と第1の配線基板11との隙間を充填する第1のアンダーフィル樹脂71と、第2の電子部品15と第2の配線基板12との隙間を充填する第2のアンダーフィル樹脂72とを設けることにより、第1の電子部品14と第1の配線基板11との電気的接続信頼性、及び第2の電子部品15と第2の配線基板12との電気的接続信頼性を向上させることができる。
また、上記構成とされた第2の実施の形態の第1変形例に係る電子部品内蔵基板100は、第2の実施の形態の電子部品内蔵基板90と同様な効果を得ることができる。
図25は、本発明の第2の実施の形態の第2変形例に係る電子部品内蔵基板の断面図である。図25において、第2の実施の形態の電子部品内蔵基板90、及び第1の実施の形態の第2変形例に係る電子部品内蔵基板75と同一構成部分には、同一符号を付す。
図25を参照するに、第2の実施の形態の第2変形例に係る電子部品内蔵基板105は、第2の実施の形態の電子部品内蔵基板90に設けられた第2の電子部品15の代わりに、第1の実施の形態の第2変形例に係る電子部品内蔵基板75に設けられた複数の第2の電子部品76を設けた以外は、電子部品内蔵基板90と同様に構成される。
上記構成とされた第2の実施の形態の第2変形例に係る電子部品内蔵基板105は、第2の実施の形態の電子部品内蔵基板90と同様な効果を得ることができる。
図26は、本発明の第2の実施の形態の第3変形例に係る電子部品内蔵基板の断面図である。図26において、第2の実施の形態の電子部品内蔵基板90、及び第1の実施の形態の第3変形例に係る電子部品内蔵基板80と同一構成部分には、同一符号を付す。
図26を参照するに、第2の実施の形態の第3変形例に係る電子部品内蔵基板110は、第2の実施の形態の電子部品内蔵基板90に設けられた第1の電子部品14の代わりに、第1の実施の形態の第3変形例に係る電子部品内蔵基板80に設けられた複数の第1の電子部品81を設けた以外は、電子部品内蔵基板90と同様に構成される。
上記構成とされた第2の実施の形態の第3変形例に係る電子部品内蔵基板110は、第2の実施の形態の電子部品内蔵基板90と同様な効果を得ることができる。
図27〜図32は、本発明の第2の実施の形態に係る電子部品内蔵基板の製造工程を示す図である。図27〜図32において、第2の実施の形態の電子部品内蔵基板90と同一構成部分には同一符号を付す。
図27〜32を参照して、第2の実施の形態の電子部品内蔵基板90の製造方法について説明する。始めに、図27に示す工程では、第1の実施の形態で説明した図13に示す構造体に設けられた配線パターン37(具体的には、第1の電子部品14の実装領域以外の部分の配線パターン37)に、第1の導電性ボール93を形成する。第1の導電性ボール93としては、例えば、はんだボール、CuコアとCuコアを覆うはんだとを備えたCuコアはんだボール等を用いることができる。第1の導電性ボール93の直径は、例えば、200μmとすることができる。
次いで、図28に示す工程では、第1の実施の形態で説明した図15に示す構造体に設けられた配線パターン51(具体的には、第2の電子部品15の実装領域以外の部分の配線パターン51)に、第2の導電性ボール94を形成する。第2の導電性ボール94としては、例えば、はんだボール、CuコアとCuコアを覆うはんだとを備えたCuコアはんだボール等を用いることができる。第2の導電性ボール94の直径は、例えば、200μmとすることができる。
次いで、図29に示す工程では、板状とされ、第1及び第2の電子部品14,15が収容される第1の貫通部85と、第1及び第2の導電性ボール93,94を収容する第2の貫通部122とを有すると共に、半硬化状態とされた樹脂部材92を形成する(樹脂部材形成工程)。樹脂部材92の母材としては、例えば、半硬化状態とされたプリプレグ樹脂(具体的には、例えば、ガラス繊維に樹脂を含浸させた絶縁部材)を用いることができる。第1及び第2の貫通部85,122は、例えば、打ち抜き加工により形成することができる。半硬化状態とされた樹脂部材92は、図23に示す完全に硬化した樹脂部材92の厚さDよりも厚い。半硬化状態とされた樹脂部材92の厚さEは、例えば、600μmとすることができる。
次いで、図30に示す工程では、半硬化状態とされた樹脂部材92の上面92A側から第1の貫通部85に、第1の配線基板11に表面実装された第1の電子部品14を挿入すると共に、半硬化状態とされた樹脂部材92の上面92A側から第2の貫通部122に第1の配線基板11に設けられた第1の導電性ボール93を挿入する。次いで、半硬化状態とされた樹脂部材92の下面92B側から第1の貫通部85に第2の配線基板12に表面実装された第2の電子部品15を挿入すると共に、半硬化状態とされた樹脂部材92の下面92B側から第2の貫通部122に第2の配線基板12に設けられた第2の導電性ボール94を挿入することで、第2の電子部品15及び第2の導電性ボール94が設けられた第2の配線基板12と、半硬化状態とされた樹脂部材92と、第1の電子部品14及び第1の導電性ボール93が設けられた第1の配線基板11とが積層された積層体125を形成する(積層体形成工程)。
このとき、第1の配線基板11は、樹脂部材92の上面92Aと接触し、第2の配線基板12は、樹脂部材92の下面92Bと接触する。また、第1の貫通部85に挿入された第1の電子部品14と、第1の貫通部85に挿入された第2の電子部品15との間には、図23に示す隙間Aよりも大きな隙間が形成されている。また、第2の貫通部122に収容された第1及び第2の導電性ボール93,94は、離間した状態で対向配置されている。
次いで、図31に示す工程では、積層体125を加熱した状態でプレスして、第1の導電性ボール93と第2の導電性ボール94とを接触させると共に、図30に示す半硬化状態とされた樹脂部材92を完全に硬化させて、完全に硬化した樹脂部材92により、第1の電子部品14及び第1の導電性ボール93が設けられた第1の配線基板11と、第2の電子部品15及び第2の導電性ボール94が設けられた第2の配線基板12との間を封止する(封止工程)。
半硬化状態の樹脂部材92の母材がプリプレグ樹脂の場合、上記封止工程において、第1の電子部品14と第1の配線基板11との隙間、第2の電子部品15と第2の配線基板12との隙間、及び第1の電子部品14と第2の電子部品15と隙間Aに、プリプレグ樹脂を構成する樹脂のみが充填される。
このように、半硬化状態とされた樹脂部材92の第1の貫通部85に、第1の配線基板11に表面実装された第1の電子部品14と第2の配線基板12に表面実装された第2の電子部品15とを挿入して、第1の電子部品14と第2の電子部品15とを対向配置させると共に、第1の配線基板11に設けられた第1の導電性ボール93と第2の配線基板12に設けられた第2の導電性ボール94とを挿入して、第1の導電性ボール93と第2の導電性ボール94とを対向配置させることにより、第1の電子部品14及び第1の導電性ボール93が設けられた第1の配線基板11と、半硬化状態とされ、第1及び第2の貫通部85,122を有する樹脂部材92と、第2の電子部品15及び第2の導電性ボール94が設けられた第2の配線基板12とが積層された積層体125を形成し、その後、積層体125を加熱した状態でプレスして、第1の導電性ボール93と第2の導電性ボール94とを接触させると共に、半硬化状態とされた樹脂部材92を完全に硬化させて、第1の電子部品14及び第1の導電性ボール93が設けられた第1の配線基板11と、第2の電子部品15及び第2の導電性ボール94が設けられた第2の配線基板12との間を封止することにより、コア基板201の両面201A,201Bに実装された電子部品211,214を内蔵する従来の電子部品内蔵基板200と比較して、電子部品内蔵基板90の厚さ方向のサイズを小型化することができる。
また、半硬化状態とされた樹脂部材92の面92Aに第1の電子部品14及び第1の導電性ボール93が設けられた第1の配線基板11を配置し、半硬化状態とされた樹脂部材92の面92Bに第2の電子部品15及び第2の導電性ボール94が設けられた第2の配線基板12を配置した状態(半硬化状態とされた樹脂部材92の両面92A,92Bに略同様な構成とされた構造体が配置された状態)で、加熱により半硬化状態の樹脂部材92を完全に硬化させて、第1の電子部品14及び第1の導電性ボール93が設けられた第1の配線基板11と、第2の電子部品15及び第2の導電性ボール94が設けられた第2の配線基板12との間を封止することで、電子部品内蔵基板90に反りが発生することを防止できる。
さらに、積層体125を加熱した状態でプレスして、第1の配線基板11に設けられた第1の導電性ボール93と、第2の配線基板12に設けられた第2の導電性ボール94とを接触させて、第1の配線基板11と第2の配線基板12とを電気的に接続することにより、めっき法により形成された貫通電極19(図8参照)を介して、第1の配線基板11と第2の配線基板12とを電気的に接続した電子部品内蔵基板10,70,75,80と比較して、電子部品内蔵基板90のコストを低減することができる。
なお、本実施の形態の第2変形例の電子部品内蔵基板100は、先に説明した図30示す工程(積層体形成工程)の前に、第1のアンダーフィル樹脂71を形成する工程(第1のアンダーフィル樹脂形成工程)と、第2のアンダーフィル樹脂72を形成する工程(第2のアンダーフィル樹脂形成工程)とを設ける以外は、本実施の形態の電子部品内蔵基板90と同様な手法により製造することができる。
このように、積層体形成工程の前に、第1の電子部品14と第1の配線基板11との隙間を充填する第1のアンダーフィル樹脂71を形成する第1のアンダーフィル樹脂形成工程と、第2の電子部品実装工程と積層体形成工程との間に、第2の電子部品15と第2の配線基板12との隙間を充填する第2のアンダーフィル樹脂72を形成する第2のアンダーフィル樹脂形成工程と、を設けることにより、第1の電子部品14と第1の配線基板11との間の電気的接続信頼性、及び第2の電子部品15と第2の配線基板12との間の電気的接続信頼性を向上させることができる。
また、第2の実施の形態の第2変形例の電子部品内蔵基板105、及び第2の実施の形態の第3変形例の電子部品内蔵基板110は、第2の実施の形態の電子部品内蔵基板90と同様な手法により製造することができる。
図33は、本発明の第2の実施の形態の第4変形例に係る電子部品内蔵基板の断面図である。図33において、第2の実施の形態の電子部品内蔵基板90と同一構成部分には同一符号を付す。
図33を参照するに、第2の実施の形態の第4変形例に係る電子部品内蔵基板130は、第2の実施の形態の電子部品内蔵基板90の構成に、さらにソルダーレジスト層131,132を設けた以外は、電子部品内蔵基板90と同様に構成される。
ソルダーレジスト層131は、第1の配線基板11に設けられている。ソルダーレジスト層131は、パッド部42及び第1の導電性ボール93の配設領域を除いた部分の配線パターン37を覆うように、配線基板本体35の面35Aに設けられている。
ソルダーレジスト層132は、第2の配線基板12に設けられている。ソルダーレジスト層132は、パッド部56及び第2の導電性ボール94の配設領域を除いた部分の配線パターン51を覆うように、配線基板本体47の面47Aに設けられている。
本実施の形態の第4変形例に係る電子部品内蔵基板によれば、配線基板本体35の面35Aに、パッド部42及び第1の導電性ボール93の配設領域を除いた部分の配線パターン37を覆うソルダーレジスト層131を設けることにより、第1の配線基板11に第1の導電性ボール93を接合させる際、溶融したはんだ(第1の導電性ボール93を構成するはんだ)の流出により、隣り合う配線パターン37がショートすることを防止できる。
また、配線基板本体47の面47Aに、パッド部56及び第2の導電性ボール94の配設領域を除いた部分の配線パターン51を覆うソルダーレジスト層132を設けることにより、第2の配線基板12と第2の導電性ボール94とを接合させる際、溶融したはんだ(第2の導電性ボール94を構成するはんだ)の流出により、隣り合う配線パターン51がショートすることを防止できる。
なお、上記構成とされた第2の実施の形態の第4変形例に係る電子部品内蔵基板130は、第2の実施の形態の電子部品内蔵基板90と同様な効果を得ることができる。
図34〜図37は、本発明の第2の実施の形態の第4変形例に係る電子部品内蔵基板の製造工程を示す図である。図34〜図37において、第2の実施の形態の第4変形例に係る電子部品内蔵基板130と同一構成部分には同一符号を付す。
図34〜図37を参照して、本発明の第2の実施の形態の第4変形例に係る電子部品内蔵基板130の製造方法について説明する。
始めに、図34に示す工程では、第1の実施の形態で説明した図12に示す第1の配線基板11を形成した後、配線基板本体35の面35Aに、パッド部42及び第1の導電性ボール93の配設領域を除いた部分の配線パターン37を覆うソルダーレジスト層131を形成すると共に、配線基板本体35の面35Bに、パッド部44を除いた部分の配線パターン38を覆うソルダーレジスト層96を形成する。
次いで、図35に示す工程では、パッド部42に第1の電子部品14を表面実装(第1の電子部品実装工程)し、その後、第1の導電性ボール93の配設領域に対応する部分の配線パターン37に第1の導電性ボール93を形成する。第1の電子部品実装工程では、例えば、パッド部42上に溶融させたはんだ31を準備し、溶融させたはんだ31に第1の電子部品14の電極パッド61に設けられたバンプ28を押し当てることで、パッド部42上にバンプ28を固定する。
このように、配線基板本体35の面35Aに、パッド部42及び第1の導電性ボール93の配設領域を除いた部分の配線パターン37を覆うソルダーレジスト層131を形成し、その後、パッド部42に第1の電子部品14を表面実装し、配線パターン37に第1の導電性ボール93を形成することで、溶融したはんだ(具体的には、はんだ31及び第1の導電性ボール93を構成するはんだ)により、隣り合う配線パターン37がショートすることを防止できる。
次いで、図36に示す工程では、第1の実施の形態で説明した図14に示す第2の配線基板12を形成した後、配線基板本体47の面47Aに、パッド部56及び第2の導電性ボール94の配設領域を除いた部分の配線パターン51を覆うソルダーレジスト層132を形成すると共に、配線基板本体47の面47Bに、パッド部57を除いた部分の配線パターン52を覆うソルダーレジスト層97を形成する。
次いで、図37に示す工程では、パッド部56に第2の電子部品15を表面実装(第2の電子部品実装工程)し、その後、第2の導電性ボール94の配設領域に対応する部分の配線パターン51に第2の導電性ボール94を形成する。第2の電子部品実装工程では、例えば、パッド部56上に溶融させたはんだ32を準備し、溶融させたはんだ32に第2の電子部品15の電極パッド63に設けられたバンプ29を押し当てることで、パッド部56上にバンプ29を固定する。
このように、配線基板本体47の面47Aに、パッド部56及び第2の導電性ボール94の配設領域を除いた部分の配線パターン51を覆うソルダーレジスト層132を形成し、その後、パッド部56に第2の電子部品15を表面実装し、配線パターン51に第2の導電性ボール94を形成することで、溶融したはんだ(具体的には、はんだ32及び第2の導電性ボール94を構成するはんだ)により、隣り合う配線パターン51がショートすることを防止できる。
その後、本実施の形態で説明した図30〜図32に示す工程と同様な処理を行うことで、本実施の形態の第4変形例に係る電子部品内蔵基板130が製造される。
本実施の形態の第4変形例に係る電子部品内蔵基板の製造方法によれば、配線基板本体35の面35Aに、パッド部42及び第1の導電性ボール93の配設領域を除いた部分の配線パターン37を覆うソルダーレジスト層131を形成し、その後、パッド部42に第1の電子部品14を表面実装し、配線パターン37に第1の導電性ボール93を形成することで、溶融したはんだ(具体的には、はんだ31及び第1の導電性ボール93を構成するはんだ)により、隣り合う配線パターン37がショートすることを防止できる。
また、配線基板本体47の面47Aに、パッド部56及び第2の導電性ボール94の配設領域を除いた部分の配線パターン51を覆うソルダーレジスト層132を形成し、その後、パッド部56に第2の電子部品15を表面実装し、配線パターン51に第2の導電性ボール94を形成することで、溶融したはんだ(具体的には、はんだ32及び第2の導電性ボール94を構成するはんだ)により、隣り合う配線パターン51がショートすることを防止できる。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
例えば、上記説明した電子部品内蔵基板90,100,105,110,130では、第1の電子部品14と第2の電子部品15との間に隙間Aを形成した場合を例に挙げて説明したが、第1の電子部品14の面14Aと第2の電子部品15の面15Aとが接触するように、第1及び第2の電子部品14,15を配置してもよい。
本発明は、複数の電子部品の内蔵した電子部品内蔵基板及びその製造方法に適用できる。
従来の電子部品内蔵基板の断面図である。 従来の電子部品内蔵基板の製造工程を示す図(その1)である。 従来の電子部品内蔵基板の製造工程を示す図(その2)である。 従来の電子部品内蔵基板の製造工程を示す図(その3)である。 従来の電子部品内蔵基板の製造工程を示す図(その4)である。 従来の電子部品内蔵基板の製造工程を示す図(その5)である。 従来の電子部品内蔵基板の製造工程を示す図(その6)である。 本発明の第1の実施の形態に係る電子部品内蔵基板の断面図である。 本発明の第1の実施の形態の第1変形例に係る電子部品内蔵基板の断面図である。 本発明の第1の実施の形態の第2変形例に係る電子部品内蔵基板の断面図である。 本発明の第1の実施の形態の第3変形例に係る電子部品内蔵基板の断面図である。 本発明の第1の実施の形態に係る電子部品内蔵基板の製造工程を示す図(その1)である。 本発明の第1の実施の形態に係る電子部品内蔵基板の製造工程を示す図(その2)である。 本発明の第1の実施の形態に係る電子部品内蔵基板の製造工程を示す図(その3)である。 本発明の第1の実施の形態に係る電子部品内蔵基板の製造工程を示す図(その4)である。 本発明の第1の実施の形態に係る電子部品内蔵基板の製造工程を示す図(その5)である。 本発明の第1の実施の形態に係る電子部品内蔵基板の製造工程を示す図(その6)である。 本発明の第1の実施の形態に係る電子部品内蔵基板の製造工程を示す図(その7)である。 本発明の第1の実施の形態に係る電子部品内蔵基板の製造工程を示す図(その8)である。 本発明の第1の実施の形態に係る電子部品内蔵基板の製造工程を示す図(その9)である。 本発明の第1の実施の形態に係る電子部品内蔵基板の製造工程を示す図(その10)である。 本発明の第1の実施の形態に係る電子部品内蔵基板の製造工程を示す図(その11)である。 本発明の第2の実施の形態に係る電子部品内蔵基板の断面図である。 本発明の第2の実施の形態の第1変形例に係る電子部品内蔵基板の断面図である。 本発明の第2の実施の形態の第2変形例に係る電子部品内蔵基板の断面図である。 本発明の第2の実施の形態の第3変形例に係る電子部品内蔵基板の断面図である。 本発明の第2の実施の形態に係る電子部品内蔵基板の製造工程を示す図(その1)である。 本発明の第2の実施の形態に係る電子部品内蔵基板の製造工程を示す図(その2)である。 本発明の第2の実施の形態に係る電子部品内蔵基板の製造工程を示す図(その3)である。 本発明の第2の実施の形態に係る電子部品内蔵基板の製造工程を示す図(その4)である。 本発明の第2の実施の形態に係る電子部品内蔵基板の製造工程を示す図(その5)である。 本発明の第2の実施の形態に係る電子部品内蔵基板の製造工程を示す図(その6)である。 本発明の第2の実施の形態の第4変形例に係る電子部品内蔵基板の断面図である。 本発明の第2の実施の形態の第4変形例に係る電子部品内蔵基板の製造工程を示す図(その1)である。 本発明の第2の実施の形態の第4変形例に係る電子部品内蔵基板の製造工程を示す図(その2)である。 本発明の第2の実施の形態の第4変形例に係る電子部品内蔵基板の製造工程を示す図(その3)である。 本発明の第2の実施の形態の第4変形例に係る電子部品内蔵基板の製造工程を示す図(その4)である。
符号の説明
10,70,75,80,90,100,105,110,130 電子部品内蔵基板
11 第1の配線基板
12 第2の配線基板
14,81 第1の電子部品
14A,15A,35A,35B,47A,47B,76A,81A 面
15,76 第2の電子部品
16,92 樹脂部材
16A,92A 上面
16B,92B 下面
18 貫通孔
19 貫通電極
22,96,97,131,132 ソルダーレジスト層
22A,22B,96A,97A 開口部
24 第1の外部接続端子
25 第2の外部接続端子
28,29 バンプ
31,32 はんだ
35,47 配線基板本体
37〜39,51〜53 配線パターン
42,44,56,57 パッド部
61,63 電極パッド
71 第1のアンダーフィル樹脂
72 第2のアンダーフィル樹脂
85 第1の貫通部
87,125 積層体
93 第1の導電性ボール
94 第2の導電性ボール
122 第2の貫通部
A 隙間
B,C,D,E 厚さ

Claims (13)

  1. 第1の配線基板本体及び該第1の配線基板本体の第1の面に設けられた第1の配線パターンを有する第1の配線基板と、
    前記第1の配線パターンに表面実装された第1の電子部品と、
    第2の配線基板本体及び該第2の配線基板本体の第1の面に設けられた第2の配線パターンを有し、前記第1の配線基板本体の第1の面と前記第2の配線基板本体の第1の面とが対向するように、前記第1の配線基板の下方に配置された第2の配線基板と、
    前記第2の配線パターンに表面実装されると共に、前記第1の電子部品と対向するように配置された第2の電子部品と、
    前記第1の電子部品が接続された前記第1の配線基板と、前記第2の電子部品が接続された前記第2の配線基板との間を封止する樹脂部材と、を有することを特徴とする電子部品内蔵基板。
  2. 前記第1の電子部品と前記第2の電子部品との間に設けられた部分の前記樹脂部材は、樹脂であることを特徴とする請求項1記載の電子部品内蔵基板。
  3. 前記樹脂部材は、完全に硬化しており、半硬化状態とされた前記樹脂部材の母材は、前記第1及び第2の電子部品の配設領域に対応する部分に前記第1及び第2の電子部品を収容する第1の貫通部を有したプリプレグ樹脂であることを特徴とする請求項1または2記載の電子部品内蔵基板。
  4. 前記第1の電子部品と前記第1の配線基板との隙間を充填する第1のアンダーフィル樹脂と、前記第2の電子部品と前記第2の配線基板との隙間を充填する第2のアンダーフィル樹脂とを設けたことを特徴とする請求項1ないし3のうち、いずれか1項記載の電子部品内蔵基板。
  5. 前記第2の電子部品と対向する部分の前記第1の電子部品の面の面積が、前記第1の電子部品と対向する部分の前記第2の電子部品の面の面積よりも大きい場合、前記第1の電子部品と対向するように、複数の前記第2の電子部品を配置することを特徴とする請求項1ないし4のうち、いずれか1項記載の電子部品内蔵基板。
  6. 前記第1の電子部品と対向する部分の前記第2の電子部品の面の面積が、前記第2の電子部品と対向する部分の前記第1の電子部品の面の面積よりも大きい場合、前記第2の電子部品と対向するように、複数の前記第1の電子部品を配置することを特徴とする請求項1ないし4のうち、いずれか1項記載の電子部品内蔵基板。
  7. 前記第1の配線基板は、前記第1の配線基板本体の第1の面とは反対側に位置する前記第1の配線基板本体の第2の面に、第1の外部接続端子が接続される第3の配線パターンを有し、
    前記第2の配線基板は、前記第2の配線基板本体の第1の面とは反対側に位置する前記第2の配線基板本体の第2の面に、第2の外部接続端子が接続される第4の配線パターンを有し、
    前記樹脂部材の母材は、前記第1の配線パターンと前記第2の配線パターンとが対向する部分に前記第1の配線パターンの一部と前記第2の配線パターンの一部とを露出する第2の貫通部を有しており、
    前記第2の貫通部の形成領域に対応する部分の前記第1の配線パターンに、前記第2の貫通部に収容される第1の導電性ボールを設け、前記第2の貫通部の形成領域に対応する部分の前記第2の配線パターンに、前記第2の貫通部に収容される第2の導電性ボールを設けると共に、前記第1の導電性ボールと前記第2の導電性ボールとを接触させたことを特徴とする請求項1ないし6のうち、いずれか1項記載の電子部品内蔵基板。
  8. 前記第1の配線基板本体に、前記第1の配線パターンと前記第3の配線パターンとを電気的に接続する配線パターンを設けると共に、
    前記第2の配線基板本体に、前記第2の配線パターンと前記第4の配線パターンとを電気的に接続する配線パターンを設けたことを特徴とする請求項7記載の電子部品内蔵基板。
  9. 前記第1の配線基板は、前記第1の配線基板本体の第1の面とは反対側に位置する前記第1の配線基板本体の第2の面に、第1の外部接続端子が接続される第3の配線パターンを有し、
    前記第2の配線基板は、前記第2の配線基板本体の第1の面とは反対側に位置する前記第2の配線基板本体の第2の面に、第2の外部接続端子が接続される第4の配線パターンを有しており、
    前記第1の配線基板本体、前記樹脂部材、及び前記第2の配線基板本体を貫通すると共に、前記第1乃至第4の配線パターンと接続された貫通電極を設けたことを特徴とする請求項1ないし6のうち、いずれか1項記載の電子部品内蔵基板。
  10. 第1の配線基板本体及び該第1の配線基板本体の第1の面に設けられた第1の配線パターンを備えた第1の配線基板を形成する第1の配線基板形成工程と、
    前記第1の配線パターンに第1の電子部品を表面実装する第1の電子部品実装工程と、
    第2の配線基板本体及び該第2の配線基板本体の第1の面に設けられた第2の配線パターンを備えた第2の配線基板を形成する第2の配線基板形成工程と、
    前記第2の配線パターンに第2の電子部品を表面実装する第2の電子部品実装工程と、
    板状とされ、前記第1及び第2の電子部品が収容される第1の貫通部を有すると共に、半硬化状態とされた樹脂部材を形成する樹脂部材形成工程と、
    前記第1の貫通部に、前記第1の配線基板に表面実装された前記第1の電子部品と前記第2の配線基板に表面実装された前記第2の電子部品とを挿入して、前記第1の電子部品及び前記第2の電子部品を対向配置させることにより、前記第1の電子部品が表面実装された第1の配線基板と、前記半硬化状態とされた樹脂部材と、前記第2の電子部品が表面実装された第2の配線基板とが積層された積層体を形成する積層体形成工程と、
    前記積層体を加熱した状態でプレスして、前記半硬化状態とされた樹脂部材を完全に硬化させることにより、前記第1の電子部品が表面実装された前記第1の配線基板と、前記第2の電子部品が表面実装された前記第2の配線基板との間を封止する封止工程と、を含むことを特徴とする電子部品内蔵基板の製造方法。
  11. 前記第1の配線基板形成工程では、前記第1の電子部品の実装領域以外に配置された部分の前記第1の配線パターンに第1の導電性ボールを形成すると共に、前記第1の配線基板本体の第1の面とは反対側に位置する前記第1の配線基板本体の第2の面に、第1の外部接続端子が接続され、前記第1の配線パターンと電気的に接続された第3の配線パターンを形成し、
    前記第2の配線基板形成工程では、前記第2の電子部品の実装領域以外に配置された部分の前記第2の配線パターンに、前記第1の導電性ボールと対向する第2の導電性ボールを形成すると共に、前記第2の配線基板本体の第1の面とは反対側に位置する前記第2の配線基板本体の第2の面に、第2の外部接続端子が接続され、前記第2の配線パターンと電気的に接続される第4の配線パターンを形成し、
    前記樹脂部材形成工程では、前記第1の電子部品の実装領域以外に配置された部分の前記第1の配線パターンと、前記第2の電子部品の実装領域以外に配置された部分の前記第2の配線パターンとの間に位置する部分の前記半硬化状態とされた樹脂部材に、前記第1及び第2の導電性ボールを収容する第2の貫通部を形成し、
    前記封止工程では、前記プレスにより前記第1の導電性ボールと前記第2の導電性ボールとを接触させると共に、完全に硬化した前記樹脂部材により前記第1の電子部品が表面実装された第1の配線基板と、前記第2の電子部品が表面実装された第2の配線基板との間を封止することを特徴とする請求項10記載の電子部品内蔵基板の製造方法。
  12. 前記樹脂部材は、プリプレグ樹脂であり、
    前記封止工程において、前記第1の電子部品と前記第2の電子部品との間は、前記プリプレグ樹脂に含まれる樹脂により封止されることを特徴とする請求項10または11記載の電子部品内蔵基板の製造方法。
  13. 前記積層体形成工程の前に、前記第1の電子部品と前記第1の配線基板との隙間を充填する第1のアンダーフィル樹脂を形成する第1のアンダーフィル樹脂形成工程と、前記第2の電子部品と前記第2の配線基板との隙間を充填する第2のアンダーフィル樹脂を形成する第2のアンダーフィル樹脂形成工程と、を設けたことを特徴とする請求項10ないし12のうち、いずれか1項記載の電子部品内蔵基板の製造方法。
JP2008315513A 2008-12-11 2008-12-11 電子部品内蔵基板及びその製造方法 Pending JP2010141098A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008315513A JP2010141098A (ja) 2008-12-11 2008-12-11 電子部品内蔵基板及びその製造方法
US12/635,066 US8559184B2 (en) 2008-12-11 2009-12-10 Electronic component built-in substrate and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008315513A JP2010141098A (ja) 2008-12-11 2008-12-11 電子部品内蔵基板及びその製造方法

Publications (2)

Publication Number Publication Date
JP2010141098A true JP2010141098A (ja) 2010-06-24
JP2010141098A5 JP2010141098A5 (ja) 2012-01-12

Family

ID=42240265

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008315513A Pending JP2010141098A (ja) 2008-12-11 2008-12-11 電子部品内蔵基板及びその製造方法

Country Status (2)

Country Link
US (1) US8559184B2 (ja)
JP (1) JP2010141098A (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011187681A (ja) * 2010-03-09 2011-09-22 Toshiba Corp 半導体装置の製造方法および半導体装置
CN102986314B (zh) * 2010-07-06 2016-10-12 株式会社藤仓 层叠配线基板及其制造方法
US8472207B2 (en) * 2011-01-14 2013-06-25 Harris Corporation Electronic device having liquid crystal polymer solder mask and outer sealing layers, and associated methods
US8649183B2 (en) 2011-02-10 2014-02-11 Mulpin Research Laboratories, Ltd. Electronic assembly
TWI425886B (zh) * 2011-06-07 2014-02-01 Unimicron Technology Corp 嵌埋有電子元件之封裝結構及其製法
KR20130097481A (ko) * 2012-02-24 2013-09-03 삼성전자주식회사 인쇄회로기판(pcb) 및 그 pcb를 포함한 메모리 모듈
JP5285819B1 (ja) * 2012-11-07 2013-09-11 太陽誘電株式会社 電子回路モジュール
KR101420526B1 (ko) * 2012-11-29 2014-07-17 삼성전기주식회사 전자부품 내장기판 및 그 제조방법
DE102017209249A1 (de) * 2017-05-31 2018-12-06 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur herstellung eines packages und package
KR20190012485A (ko) * 2017-07-27 2019-02-11 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
JP6835971B2 (ja) * 2017-08-04 2021-02-24 株式会社フジクラ 多層プリント配線板の製造方法及び多層プリント配線板
US10553563B2 (en) * 2018-05-30 2020-02-04 Epistar Corporation Electronic device
US10790232B2 (en) * 2018-09-15 2020-09-29 International Business Machines Corporation Controlling warp in semiconductor laminated substrates with conductive material layout and orientation
KR20220005236A (ko) * 2020-07-06 2022-01-13 삼성전기주식회사 전자부품 내장기판

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005142178A (ja) * 2003-11-04 2005-06-02 Cmk Corp 電子部品内蔵多層プリント配線板
JP2006156669A (ja) * 2004-11-29 2006-06-15 Dainippon Printing Co Ltd 部品内蔵配線板、部品内蔵配線板の製造方法
JP2007173570A (ja) * 2005-12-22 2007-07-05 Matsushita Electric Ind Co Ltd 半導体装置、その製造方法、および半導体装置を備えた電子機器
JP2008205290A (ja) * 2007-02-21 2008-09-04 Fujitsu Ltd 部品内蔵基板及びその製造方法
JP2008294475A (ja) * 2001-10-18 2008-12-04 Panasonic Corp 部品内蔵モジュールの製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3619395B2 (ja) * 1999-07-30 2005-02-09 京セラ株式会社 半導体素子内蔵配線基板およびその製造方法
KR100335717B1 (ko) * 2000-02-18 2002-05-08 윤종용 고용량 메모리 카드
US7485489B2 (en) * 2002-06-19 2009-02-03 Bjoersell Sten Electronics circuit manufacture
US7394663B2 (en) * 2003-02-18 2008-07-01 Matsushita Electric Industrial Co., Ltd. Electronic component built-in module and method of manufacturing the same
US8093506B2 (en) * 2006-12-21 2012-01-10 Ngk Spark Plug Co., Ltd. Multilayer wiring board and power supply structure to be embedded in multilayer wiring board

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008294475A (ja) * 2001-10-18 2008-12-04 Panasonic Corp 部品内蔵モジュールの製造方法
JP2005142178A (ja) * 2003-11-04 2005-06-02 Cmk Corp 電子部品内蔵多層プリント配線板
JP2006156669A (ja) * 2004-11-29 2006-06-15 Dainippon Printing Co Ltd 部品内蔵配線板、部品内蔵配線板の製造方法
JP2007173570A (ja) * 2005-12-22 2007-07-05 Matsushita Electric Ind Co Ltd 半導体装置、その製造方法、および半導体装置を備えた電子機器
JP2008205290A (ja) * 2007-02-21 2008-09-04 Fujitsu Ltd 部品内蔵基板及びその製造方法

Also Published As

Publication number Publication date
US20100149768A1 (en) 2010-06-17
US8559184B2 (en) 2013-10-15

Similar Documents

Publication Publication Date Title
JP2010141098A (ja) 電子部品内蔵基板及びその製造方法
TWI458415B (zh) 多層印刷配線板及其製造方法
JP5191889B2 (ja) 部品内蔵配線板の製造方法
JP5389770B2 (ja) 電子素子内蔵印刷回路基板及びその製造方法
JP5427305B1 (ja) 部品内蔵基板及びその製造方法並びに実装体
JP2007266196A (ja) 多層プリント配線板及びその製造方法
KR101438915B1 (ko) 인쇄회로기판 및 그의 제조 방법
JP2017034059A (ja) プリント配線板、半導体パッケージおよびプリント配線板の製造方法
WO2011030542A2 (ja) 電子部品モジュールおよびその製造方法
JP5454681B2 (ja) モジュール基板およびその製造方法
JP5462450B2 (ja) 部品内蔵プリント配線板及び部品内蔵プリント配線板の製造方法
KR102268388B1 (ko) 인쇄회로기판 및 그 제조방법
JP2006156669A (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
JP5108253B2 (ja) 部品実装モジュール
JP4657870B2 (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
JP2017143096A (ja) 配線基板、半導体装置及び配線基板の製造方法
JP2007295008A (ja) 電子部品内蔵配線基板の製造方法
JP5671857B2 (ja) 埋め込み部品具有配線板の製造方法
JP2009130095A (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
JP6068167B2 (ja) 配線基板およびその製造方法
JP6062884B2 (ja) 部品内蔵基板及びその製造方法並びに実装体
JP2007335487A (ja) 半導体装置およびその製造方法
JP2007335487A5 (ja)
JP2008311508A (ja) 電子部品パッケージおよびその製造方法
JP2008181921A (ja) 電子部品内蔵基板とこれを用いた電子機器、およびその製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111116

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111116

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130205

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130604