JP5285819B1 - 電子回路モジュール - Google Patents

電子回路モジュール Download PDF

Info

Publication number
JP5285819B1
JP5285819B1 JP2013023213A JP2013023213A JP5285819B1 JP 5285819 B1 JP5285819 B1 JP 5285819B1 JP 2013023213 A JP2013023213 A JP 2013023213A JP 2013023213 A JP2013023213 A JP 2013023213A JP 5285819 B1 JP5285819 B1 JP 5285819B1
Authority
JP
Japan
Prior art keywords
core layer
shield
electronic circuit
face
circuit module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013023213A
Other languages
English (en)
Other versions
JP2014112627A (ja
Inventor
裕一 杉山
達郎 猿渡
政志 宮崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiyo Yuden Co Ltd
Original Assignee
Taiyo Yuden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiyo Yuden Co Ltd filed Critical Taiyo Yuden Co Ltd
Priority to JP2013023213A priority Critical patent/JP5285819B1/ja
Application granted granted Critical
Publication of JP5285819B1 publication Critical patent/JP5285819B1/ja
Publication of JP2014112627A publication Critical patent/JP2014112627A/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K9/00Screening of apparatus or components against electric or magnetic fields
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/552Protection against radiation, e.g. light or electromagnetic waves
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】部品内蔵基板の接地配線が金属から成りシールド部が導電性合成樹脂から成る場合でも、接地配線とシールド部との密着力低下を抑制して両者間の導通性低下を回避し、所期のシールド効果を良好に維持できる電子回路モジュールを提供する。
【解決手段】電子回路モジュールは接地配線を兼用するコア層11aを有しており、該コア層11aの各第1突出部11a4におけるシールド部14の端面14aと向き合う面OSは絶縁性合成樹脂から成る外装部11pにおけるシールド部14の端面14aと向き合う面OSと隣接していて、シールド部14はその端面14aを各第1突出部11a4におけるシールド部14の端面14aと向き合う面OSと外装部11pにおけるシールド部14の端面14aと向き合う面OSの両方に密着している。
【選択図】図2

Description

本発明は、部品内蔵基板に実装された実装部品を覆う封止部と該封止部を覆うシールド部を有する電子回路モジュールに関する。
この種の電子回路モジュールは、例えば下記特許文献1の図3に示されているように、部品内蔵基板と、部品内蔵基板に実装された実装部品と、実装部品を覆う封止部と、封止部を覆うシールド部を備えている。この電子回路モジュールにあっては、内蔵部品と実装部品を含む所定の電子回路が3次元的に構築されており、部品内蔵基板の接地配線に接続されたシールド部によって外部からのノイズ侵入が抑制されている。
ところで、前記のような電子回路モジュールにおけるシールド部は一般に金属から形成されているが、該シールド部を導電性合成樹脂から形成すると以下のような不具合を生じる恐れがある。即ち、金属と合成樹脂との密着力は金属同士の密着力又は合成樹脂同士の密着力に比して低くなる傾向があるため、シールド部を導電性合成樹脂から形成すると、該シールド部と金属製の接地配線との経時的な密着力低下を原因として界面に局部的な剥離が生じ、その結果、シールド部と接地配線との間の導通性が低下して所期のシールド効果が得難くなる。
特開2009−004584号公報
本発明の目的は、部品内蔵基板の接地配線が金属から成りシールド部が導電性合成樹脂から成る場合でも、接地配線とシールド部との密着力低下を抑制して両者間の導通性低下を回避し、所期のシールド効果を良好に維持できる電子回路モジュールを提供することにある。
前記目的を達成するため、本発明は、部品内蔵基板と、前記部品内蔵基板に実装された実装部品と、前記実装部品を覆う封止部と、前記封止部を覆う導電性合成樹脂製のシールド部を備えた電子回路モジュールであって、前記部品内蔵基板は、接地配線を兼用する金属製のコア層と、前記コア層の側面を覆う絶縁性合成樹脂製の外装部と、前記コア層の側面から外側に向けて張り出しその端面を前記外装部から露出した該コア層と一体の第1突出部を有しており、前記第1突出部における前記シールド部の端面と向き合う面は前記外装部における前記シールド部の端面と向き合う面と隣接していて、前記シールド部はその端面を前記第1突出部における前記シールド部の端面と向き合う面と前記外装部における前記シールド部の端面と向き合う面の両方に密着している、ことをその特徴とする。
本発明によれば、部品内蔵基板の接地配線が金属から成りシールド部が導電性合成樹脂から成る場合でも、接地配線とシールド部との密着力低下を抑制して両者間の導通性低下を回避し、所期のシールド効果を良好に維持できる電子回路モジュールを提供することができる。
本発明の前記目的及び他の目的と、各目的に応じた特徴と効果は、以下の説明と添付図面によって明らかとなる。
図1は、本発明を適用した電子回路モジュールの斜視図である。 図2は、図1のL1線に沿う縦断面図である。 図3は、図1のL2線に沿う縦断面図である。 図4は、図1のL3線に沿う縦断面図である。 図5は、図2〜図4に示したコア層の側面図である。 図6(A)〜図6(C)は、図1に示した電子回路モジュールの好適な製法例を説明するための図である。 図7(A)〜図7(D)は、図1に示した電子回路モジュールの好適な製法例を説明するための図である。
《電子回路モジュールの構造》
図1〜図5に示した電子回路モジュール10は、部品内蔵基板11と、部品内蔵基板11に実装された実装部品12と、実装部品12を覆う封止部13と、封止部13を覆うシールド部14を備えており、内蔵部品11bと実装部品12を含む所定の電子回路が3次元的に構築されている。
尚、図2〜図4の縦断面位置(図1のL1線〜L3線を参照)はそれぞれ異なるが、便宜上、図2〜図4に現れる後記コア層11aの側面部分を除く断面構造を同じにしてある。
図2〜図4に示した断面構造において、部品内蔵基板11は、コア層11aと、コア層11aに形成された収容部11a1に収納された内蔵部品11bと、内蔵部品11bと収容部11a1の内壁との隙間に設けられた絶縁部11cと、コア層11aの上面(厚さ方向の一面)に設けられた3つの絶縁層11d〜11fと、コア層11aの下面(厚さ方向の他面)に設けられた3つの絶縁層11g〜11iを有している。図面には収容部11a1として貫通孔タイプのものを示してあるが、内蔵部品11bを収納できるのであれば非貫通孔タイプのものを該収容部11a1として採用しても良い。
また、絶縁層11eには、2つの信号配線11jと、絶縁層11dを貫く1つのT型導体ビア11kが設けられている。絶縁層11eと絶縁層11hには、絶縁層11d、コア層11a及び絶縁体層11gを貫く1つのI型導体ビア11lが該コア層11aと非接触で設けられている。絶縁体層11fの上面には、該絶縁体層11fを貫く4つのT型導体ビア11mが設けられている。絶縁体層11hには、絶縁層11gを貫く3つのT型導体ビア11nが設けられている。絶縁体層11iの下面には、該絶縁体層11ihを貫く4つのT型導体ビア11oが設けられている。符号を省略したが、導体ビア11lと貫通孔11a2の内壁との隙間には絶縁部が設けられ、導体ビア11l内の隙間にも絶縁部が設けられている。
さらに、導体ビア11kの下面はコア層11aの上面に接続され、4つの導体ビア11mのうちの2つの導体ビア11mの下面は2つの信号配線11dの上面にそれぞれ接続され、残り2つのうちの1つの導体ビア11mの下面は導体ビア11kの上面に接続され、残り1つの導体ビア11mの下面は導体ビア11lの上面に接続されている。3つの導体ビア11nのうちの2つの導体ビア11nの上面は内蔵部品11bの端子に接続され、残り1つの導体ビア11nの上面はコア層11aの下面に接続されている。4つの導体ビア11oのうち2つの導体ビア11oの上面は2つの導体ビア11nの下面にそれぞれ接続され、残り2つのうちの1つの導体ビア11oの上面は1つの導体ビア11nの下面に接続され、残り1つの導体ビア11oの上面は導体ビア11lの下面に接続されている。
尚、図2〜図4に示した断面構造には現れていないが、前記部品内蔵基板11は前記以外の信号配線及び導体ビアを含むと共にコア層11a以外の接地配線を含んでいる。
前記コア層11aは銅や銅合金等の金属から成り、その厚さは例えば35〜500μmの範囲内にあり、該コア層11aは接地配線を兼用している。前記内蔵部品11bはコンデンサやインダクタやレジスタやフィルタチップやICチップ等の電子部品から成る。図面には1つの内蔵部品11bを示してあるが、該内蔵部品11bの数に特段の制限は無い。
前記各絶縁層11d〜11f及び11g〜11iはエポキシ樹脂やポリイミドやビスマレイミドトリアジン樹脂やこれらにガラス繊維等の補強フィラーを含有させたもの等の絶縁性の熱硬化性合成樹脂から成り、その厚さは例えば5〜50μmの範囲内にある。絶縁部11cと、貫通孔11a2の内壁と導体ビア11lとの隙間に設けられた絶縁部(符号無し)と、導体ビア11lの内外の隙間に設けられた絶縁部(符号無し)も、エポキシ樹脂やポリイミドやビスマレイミドトリアジン樹脂やこれらにガラス繊維等の補強フィラーを含有させたもの等の絶縁性の熱硬化性合成樹脂から成る。
ここで、図1及び図5を引用して、コア層11aの側面部分の構造について詳述する。コア層11aはその上面輪郭が略矩形状を成しており、4つの側面11a3それぞれから外側に向けて張り出した2つの第1突出部11a4と2つの第2突出部11a5を一体に有している。各第1突出部11a4はコア層11aの厚さ方向の上側に位置し、各第2突出部11a5はコア層の厚さ方向の下側に位置しており、各側面11a3において第1突出部11a4と第2突出部11a5はコア層11aの厚さ方向と直交する方向に間隔CLをおいて千鳥状に交互に並んでいる。
各第1突出部11a4と各第2突出部11a5は何れも略直方体形状を成しており、各第1突出部11a4の幅W11a4と各第2突出部11a5の幅W11a5は略等しく、両者の幅は例えば200〜600μmの範囲内にあり、両者の間隔CLも例えば200〜600μmの範囲内にある。各第1突出部11a4の高さH11a4は各第2突出部11a5の高さH11a5よりも小さく、各第1突出部11a4の高さH11a4は例えば50〜200μmの範囲内にあり、各第2突出部11a5の高さH11a5は例えば100〜300μmの範囲内にある。各第1突出部11a4の突出寸法P11a4と各第2突出部11a5の突出寸法P11a5は略等しく、両者の突出寸法は例えば50〜200μmの範囲内にあり、両者の端面PSはコア層11aの側面11a3と略平行で絶縁層11g〜11iの各端面と略同一平面上にある(図2及び図3を参照)。各第1突出部11a4におけるシールド部14の端面14aと向き合う面OS(図2を参照)はコア層11aの上面と略平行であるものの両者の間には例えば50〜200μmの範囲内の距離D11a4があり、各側面11a3の上部には該距離D11a4に準じた帯状の側面区域CS(図5の塗り潰し区域、並びに、図2〜図4を参照)が設けられている。因みに、各第2突出部11a5の下面USはコア層11aの下面と略同一平面上にある。
また、コア層11aの各側面11a3における側面区域CSと各第1突出部11a4及び各第2突出部11a5を除く領域は、エポキシ樹脂やポリイミドやビスマレイミドトリアジン樹脂やこれらにガラス繊維等の補強フィラーを含有させたもの等の絶縁性の熱硬化性合成樹脂から成る外装部11pによって覆われている(図2〜図4を参照)。外装部11pの厚さは各第1突出部11a4の突出寸法P11a4と各第2突出部11a5の突出寸法P11a5と略等しく、その厚さは例えば50〜200μmの範囲内にあり、各第1突出部11a4の端面PSと各第2突出部11a5の端面PSは外装部11pの各側面において露出している(図2及び図3を参照)。
さらに、各第1突出部11a4におけるシールド部14の端面14aと向き合う面OSは外装部11pにおけるシールド部14の端面14aと向き合う面OSと略同一平面上にあって、各第1突出部11a4におけるシールド部14の端面14aと向き合う面OSは外装部11pにおけるシールド部14の端面14aと向き合う面OSと隣接している。つまり、シールド部14は、その端面14aを各第1突出部11a4におけるシールド部14の端面14aと向き合う面OSと外装部11pにおけるシールド部14の端面14aと向き合う面OSの両方に密着していると共に、その端部内面(符号無し)をコア層11aの側面区域CSに密着している(図2〜図4を参照)。これに対し、各第2突出部11a5の位置は各第1突出部11a4の位置よりも下側にあるため、シールド部14は該各第2突出部11a5に密着していない。
図2〜図4に示した断面構造において、実装部品12はコンデンサやインダクタやレジスタやフィルタチップやICチップ等の電子部品から成り、一方の実装部品12の端子は4つの導体ビア11mのうちの2つの導体ビア11mの上面に接続され、他方の実装部品12の端子は残り2つの導体ビア11mの上面に接続されている。各実装部品12と導体ビア11mとの接続には例えばリフロー法等によるハンダ付けが利用されている。図面には2つの実装部品12を示してあるが、該実装部品12の数に特段の制限はない。
図2〜図4に示した断面構造において、封止部13は実装部品12を覆うように部品内蔵基板11の上面に設けられている。封止部13は外観上は略直方体形状を成し、各側面は絶縁層11d〜11fの各端面と略同一平面上にある。封止部13はエポキシ樹脂やポリイミドやビスマレイミドトリアジン樹脂やこれらにガラス繊維等の補強フィラーを含有させたもの等の絶縁性の熱硬化性合成樹脂から成り、その高さは実装部品12を覆うに十分な寸法に設定されている。
図2〜図4に示した断面構造において、シールド部14は封止部13の表面及び部品内蔵基板11のコア層11aの側面区域CS(図2〜図5を参照)を覆うようにして設けられている。シールド部14は外観上は略直方体形状を成し(図1を参照)、各側面は外装部11pの各側面及び絶縁層11g〜11iの各端面と略同一平面上にある。シールド部14は金属繊維等の導電フィラーを含有したエポキシ樹脂や同導電フィラーを含有したポリイミドや同導電フィラーを含有したビスマレイミドトリアジン樹脂等の導電性の熱硬化性合成樹脂から成り、その厚さは例えば50〜200μmの範囲内にある。このシールド部14とコア層11a、各第1突出部11a4及び外装部11pとの密着形態については先に述べた通りである。
《前記電子回路モジュールの好適な製法例》
前記電子回路モジュール10を製造するときには、先ず、図6(A)、図6(B)及び図6(C)に示したように、複数の部品内蔵基板11が例えばマトリクス状に連結されたような態様の多数個取り基板SBを用意する。因みに、図6(A)は図2に示した断面構造に対応する多数個取り基板SBの要部縦断面図、図6(B)は図3に示した断面構造に対応する多数個取り基板SBの要部縦断面図、図6(C)は図4に示した断面構造に対応する多数個取り基板SBの要部縦断面図である。
この多数個取り基板SBのコア層SBaは、図2に示した2つの第1突出部11a4が切除分を含む連結部SBbとして存在し(図6(A)参照)、図3に示した2つの第2突出部11a5が切除分を含む連結部SBbとして存在する(図6(B)参照)。図6(A)に示した連結部SBbの下側には側面11a3に対応した内面SBcを有する凹部が存在し、図6(B)に示した連結部SBbの上側には側面11a3に対応した内面SBcを有する凹部が存在し、両凹部内に外装部11pに対応した絶縁材が充填されている。図6(C)には連結部SBbは存在せず、側面11a3に対応した内面SBcの間に外装部11pに対応した絶縁材が充填されている。そして、多数個取り基板SBにリフローハンダ付け法によって実装部品12を実装する。
次に、図7(A)及び図7(E)に示したように、封止部13に対応した封止材ENを実装部品12を覆うように多数個取り基板SBの上面に塗工して硬化させる。そして、図7(B)及び図7(F)に示したように、個々の部品内蔵基板11の境界に当たる箇所(1点鎖線を参照)にダイシング機等を用いて上面から下方に向かう切り込みGRを形成する。この切り込みGRの幅Wgrは側面11a3に対応した内面SBcの対向間隔に略一致し、深さDgrは図6(A)の連結部SBbの上面に入り込む寸法となっている。これにより、個々の部品内蔵基板11の封止部13が作製される。
次に、図7(C)及び図7(G)に示したように、シールド部14に対応したシールド材SHを多数個取り基板の封止部13それぞれを覆うように、且つ、切り込みGRに充填されるように塗工して硬化させる。そして、図7(D)及び図7(H)に示したように、個々の部品内蔵基板11の境界に当たる箇所(1点鎖線を参照)にダイシング機等を用いて切断する。この切断跡CTの幅Wctは切り込みGRの幅Wgrよりも小さいため、個々の部品内蔵基板11には第1突出部11a4及び第2突出部11a5と外装部11pが残存する。また、前記切り込みGRを形成するときに連結部SBbの一部が切除されているため、ここでの切断は該連結部SBbの一部が切除されていない場合に比べて容易に行うことができる。
《前記電子回路モジュールによって得られる効果》
(効果1)前記回路モジュール10は、部品内蔵基板11が、接地配線を兼用する金属製のコア層11aと、コア層11aの各側面11a3を覆う絶縁性合成樹脂製の外装部11pと、コア層11aの各側面11a3から外側に向けて張り出しその端面PSを外装部11pから露出した該コア層11aと一体の第1突出部11a4を2つずつ有しており、各第1突出部11a4におけるシールド部14の端面14aと向き合う面OSは外装部11pにおけるシールド部14の端面14aと向き合う面OSと隣接していて、シールド部14はその端面14aを各第1突出部11a4におけるシールド部14の端面14aと向き合う面OSと外装部11pにおけるシールド部14の端面14aと向き合う面OSの両方に密着している構造を備えている。
即ち、シールド部14が導電性合成樹脂から成る場合でも、該シールド部14の端面14aを絶縁性合成樹脂製の外装部11pにおけるシールド部14の端面14aと向き合う面OSに合成樹脂同士の密着下で高い密着力をもってして密着させることができると共に、該密着に基づいて、シールド部14の端面14aと金属製の各第1突出部11a4におけるシールド部14の端面14aと向き合う面OSとの密着を良好に維持することができる。要するに、シールド部14が導電性合成樹脂から成る場合でも、該シールド部14と金属製の各第1突出部11a4とに経時的な密着力低下が生じ難く、これによりシールド部14と金属製の各第1突出部11a4との導通性低下を回避して、所期のシールド効果を良好に維持できる。
しかも、第1突出部11a4がコア層11aの各側面11a3に2つずつ設けられているので、シールド部14の端面14aと金属製の各第1突出部11a4におけるシールド部14の端面14aと向き合う面OSとの密着をより確実化し、且つ、密着面積を増加して、シールド部14と金属製の各第1突出部11a4との導通性を高めることができる。
また、各第1突出部11a4の端面PSが外装部11pから露出しているため、該第1突出部11a4の端面PSを接地端子として利用することもできる。
(効果2)電子回路モジュール10は、各第1突出部11a4におけるシールド部14の端面14aと向き合う面OSとコア層11aの厚さ方向一面との間に距離D11a4があって、コア層11aの各側面11a3には該距離D11a4に準じた側面区域CSが設けられており、シールド部14はその端面14aを各第1突出部11a4におけるシールド部14の端面14aと向き合う面OSと外装部11pにおけるシールド部14の端面14aと向き合う面OSの両方に密着していると共に、その端部内面を前記側面区域CSに密着している構造を備えている。
即ち、シールド部14が導電性合成樹脂から成る場合でも、該シールド部14の端面14aを絶縁性合成樹脂製の外装部11pにおけるシールド部14の端面14aと向き合う面OSに合成樹脂同士の密着下で高い密着力をもってして密着させることができると共に、該密着に基づいて、シールド部14の端面14aと金属製の各第1突出部11a4におけるシールド部14の端面14aと向き合う面OSとの密着、並びに、シールド部14の端部内面と前記側面区域CSとの密着を良好に維持することができる。要するに、シールド部14が導電性合成樹脂から成る場合でも、密着面積の増加も相俟って、該シールド部14と金属製の各第1突出部11a4及び前記側面区域CSとに経時的な密着力低下が生じ難く、これによりシールド部14と金属製の各第1突出部11a4との導通性低下を確実に回避して、所期のシールド効果をより一層良好に維持できる。
(効果3)前記電子回路モジュール10は、コア層11aはその各側面11a3から外側に向けて張り出しその端面PSを外装部11pから露出した該コア層11aと一体の第2突出部11a5を2つずつ有しており、各第2突出部11a5のコア層11aの厚さ方向における位置は第1突出部11a4のコア層11aの厚さ方向における位置と異なっていて、シールド部14は各第2突出部11a5に密着していない構造を備えている。
即ち、コア層11aの各側面11a3に対する絶縁性合成樹脂製の外装部11pの密着力を該外装部11pと各第2突出部11a5との密着に基づいて高めることができるため、外装部11pが絶縁性合成樹脂から成る場合でも該外装部11pとコア層11aの各側面11a3との密着力低下を抑止して、剥離等の恐れを回避することができる。
しかも、第2突出部11a5がコア層11aの各側面11a3に2つずつ設けられているので、該第2突出部11a5による前記密着力向上を的確に行って、外装部11pとコア層11aの各側面11a3との密着力低下をより確実に抑止することができる。
また、各第2突出部11a5の端面PSが外装部11pから露出しているため、該第2突出部11a5の端面PSを接地端子として利用することもできる。
《前記電子回路モジュールの変形例》
(変形例1)前記《電子回路モジュールの構造》では、コア層11aの各側面11a3に各2つの第1突出部11a4及び第2突出部11a5を設けたものを示したが、第1突出部11a4及び第2突出部11a5の総数が2、3又は5以上であっても、各側面11a3に設けられた第1突出部11a4及び第2突出部11a5の数が同じでなくても、第1突出部11a4と第2突出部11a5が交互に並んでいなくとも、前記効果1〜効果3を同様に得ることができる。また、コア層11aとしてその上面輪郭が略矩形状のものを示したが、上面輪郭が他の形状であっても、同様の第1突出部11a4及び第2突出部11a5をコア層11aが有していれば、前記効果1〜効果3を同様に得ることができる。
(変形例2)前記《電子回路モジュールの構造》では、コア層11aの各側面11a3に各2つの第1突出部11a4及び第2突出部11a5を設けたものを示したが、各側面11a3から第2突出部11a5を排除しても、加えて第1突出部11a4の総数を変えたりコア層11aの上面輪郭を変えたりしても、前記効果1及び効果2を同様に得ることができる。
(変形例3)前記《電子回路モジュールの構造》では、コア層11aの各側面11a3に側面区域CSを設けたものを示したが、該側面区域CSを排除して各第1突出部11a4におけるシールド部14の端面14aと向き合う面をコア層11aの厚さ方向一面と同一平面上に位置させても、加えて第1突出部11a4の総数を変えたりコア層11aの上面輪郭を変えても、前記効果1及び効果3を同様に得ることができる。
(変形例4)前記《電子回路モジュールの構造》では、コア層11aの上面(厚さ方向の一面)と下面(厚さ方向の他面)のそれぞれに3つの絶縁層(符号省略)を設けたものを示したが、各々の絶縁層の数を変えても、内蔵部品11b及び実装部品12の数を変えても、要するに3次元的に構築される電子回路を適宜変更しても、前記効果1〜効果3を同様に得ることができる。
10…電子回路モジュール、11…部品内蔵基板、11a…コア層、11a1…コア層の収容部、11a3…コア層の側面、11a4…コア層の第1突出部、11a5…コア層の第2突出部、PS…第1突出部と第2突出部の端面、OS…第1突出部におけるシールド部と向き合う面、CS…コア層の側面区画、11b…部品内蔵基板の内蔵部品、11p…部品内蔵基板の外装部、OS…外装部におけるシールド部と向き合う面、12…実装部品、13…封止部、14…シールド部。

Claims (7)

  1. 部品内蔵基板と、前記部品内蔵基板に実装された実装部品と、前記実装部品を覆う封止部と、前記封止部を覆う導電性合成樹脂製のシールド部を備えた電子回路モジュールであって、
    前記部品内蔵基板は、接地配線を兼用する金属製のコア層と、前記コア層の側面を覆う絶縁性合成樹脂製の外装部と、前記コア層の側面から外側に向けて張り出しその端面を前記外装部から露出した該コア層と一体の第1突出部を有しており、
    前記第1突出部における前記シールド部の端面と向き合う面は前記外装部における前記シールド部の端面と向き合う面と隣接していて、
    前記シールド部はその端面を前記第1突出部における前記シールド部の端面と向き合う面と前記外装部における前記シールド部の端面と向き合う面の両方に密着している、
    ことを特徴とする電子回路モジュール。
  2. 前記第1突出部における前記シールド部の端面と向き合う面と前記コア層の厚さ方向一面との間には距離があって、前記コア層の側面には該距離に準じた側面区域が設けられており、
    前記シールド部はその端面を前記第1突出部における前記シールド部の端面と向き合う面と前記外装部における前記シールド部の端面と向き合う面の両方に密着していると共にその端部内面を前記側面区域に密着している、
    ことを特徴とする請求項1に記載の電子回路モジュール。
  3. 前記第1突出部は前記コア層の側面に複数設けられている、
    ことを特徴とする請求項1又は2に記載の電子回路モジュール。
  4. 前記コア層はその側面から外側に向けて張り出しその端面を前記外装部から露出した該コア層と一体の第2突出部を有しており、
    前記第2突出部の前記コア層の厚さ方向における位置は前記第1突出部の前記コア層の厚さ方向における位置と異なっていて、前記シールド部は前記第2突出部に密着していない、
    ことを特徴とする請求項1〜3の何れか1項に記載の電子回路モジュール。
  5. 前記第2突出部は前記コア層の側面に複数設けられている、
    ことを特徴とする請求項4に記載の電子回路モジュール。
  6. 前記外装部は熱硬化性合成樹脂又は補強フィラーを含有した熱硬化性合成樹脂から成る、
    ことを特徴とする請求項1〜5の何れか1項に記載の電子回路モジュール。
  7. 前記シールド部は導電フィラーを含有した熱硬化性合成樹脂から成る、
    ことを特徴とする請求項1〜6の何れか1項に記載の電子回路モジュール。
JP2013023213A 2012-11-07 2013-02-08 電子回路モジュール Expired - Fee Related JP5285819B1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013023213A JP5285819B1 (ja) 2012-11-07 2013-02-08 電子回路モジュール

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012245166 2012-11-07
JP2012245166 2012-11-07
JP2013023213A JP5285819B1 (ja) 2012-11-07 2013-02-08 電子回路モジュール

Publications (2)

Publication Number Publication Date
JP5285819B1 true JP5285819B1 (ja) 2013-09-11
JP2014112627A JP2014112627A (ja) 2014-06-19

Family

ID=49274061

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2013023213A Expired - Fee Related JP5285819B1 (ja) 2012-11-07 2013-02-08 電子回路モジュール
JP2013192505A Expired - Fee Related JP5415649B1 (ja) 2012-11-07 2013-09-18 電子回路モジュール及びその製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2013192505A Expired - Fee Related JP5415649B1 (ja) 2012-11-07 2013-09-18 電子回路モジュール及びその製造方法

Country Status (4)

Country Link
US (2) US8811021B2 (ja)
JP (2) JP5285819B1 (ja)
CN (2) CN103648233B (ja)
HK (2) HK1191499A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5415649B1 (ja) * 2012-11-07 2014-02-12 太陽誘電株式会社 電子回路モジュール及びその製造方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6387278B2 (ja) * 2014-09-30 2018-09-05 太陽誘電株式会社 回路モジュール及びその製造方法
JP6265114B2 (ja) * 2014-11-28 2018-01-24 株式会社村田製作所 積層コンデンサおよびその製造方法
WO2016092695A1 (ja) * 2014-12-12 2016-06-16 株式会社メイコー モールド回路モジュール及びその製造方法
WO2016144039A1 (en) 2015-03-06 2016-09-15 Samsung Electronics Co., Ltd. Circuit element package, manufacturing method thereof, and manufacturing apparatus thereof
JP6500700B2 (ja) * 2015-08-26 2019-04-17 株式会社村田製作所 抵抗素子用の集合基板
JP6323622B2 (ja) * 2015-11-05 2018-05-16 株式会社村田製作所 部品実装基板
CN108432352B (zh) * 2015-12-25 2019-11-26 太阳诱电株式会社 印刷布线板和摄像组件
US10477737B2 (en) 2016-05-04 2019-11-12 Samsung Electronics Co., Ltd. Manufacturing method of a hollow shielding structure for circuit elements
US10477687B2 (en) 2016-08-04 2019-11-12 Samsung Electronics Co., Ltd. Manufacturing method for EMI shielding structure
KR102551657B1 (ko) * 2016-12-12 2023-07-06 삼성전자주식회사 전자파 차폐구조 및 그 제조방법
US10594020B2 (en) 2017-07-19 2020-03-17 Samsung Electronics Co., Ltd. Electronic device having antenna element and method for manufacturing the same
US10679929B2 (en) * 2017-07-28 2020-06-09 Advanced Semiconductor Engineering Korea, Inc. Semiconductor package device and method of manufacturing the same
KR102373931B1 (ko) 2017-09-08 2022-03-14 삼성전자주식회사 전자파 차폐구조
JP2019153668A (ja) * 2018-03-02 2019-09-12 太陽誘電株式会社 回路基板及びその製造方法
JPWO2019194200A1 (ja) * 2018-04-04 2021-04-01 太陽誘電株式会社 部品内蔵基板
US10564679B2 (en) 2018-04-05 2020-02-18 Samsung Electro-Mechanics Co., Ltd. Electronic device module, method of manufacturing the same and electronic apparatus
JP6550516B1 (ja) * 2018-09-18 2019-07-24 レノボ・シンガポール・プライベート・リミテッド パネル、pcbおよびpcbの製造方法
US10373901B1 (en) * 2018-09-26 2019-08-06 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
JP7074201B2 (ja) * 2018-09-27 2022-05-24 株式会社村田製作所 モジュールおよびその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004146419A (ja) * 2002-10-22 2004-05-20 Taiyo Yuden Co Ltd 複合多層基板およびそれを用いたモジュール
WO2007060784A1 (ja) * 2005-11-28 2007-05-31 Murata Manufacturing Co., Ltd. 回路モジュールの製造方法および回路モジュール
JP2009004584A (ja) * 2007-06-22 2009-01-08 Panasonic Corp 部品内蔵モジュールおよびその製造方法
JP2011187830A (ja) * 2010-03-10 2011-09-22 Tdk Corp 電子部品内蔵基板及びその製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6873529B2 (en) * 2002-02-26 2005-03-29 Kyocera Corporation High frequency module
JP2004063803A (ja) * 2002-07-29 2004-02-26 Ngk Spark Plug Co Ltd プリント配線基板の製造方法、プリント配線基板製造用金属板、連結プリント配線基板
WO2006046461A1 (ja) * 2004-10-29 2006-05-04 Murata Manufacturing Co., Ltd. チップ型電子部品を内蔵した多層基板及びその製造方法
KR100782774B1 (ko) * 2006-05-25 2007-12-05 삼성전기주식회사 Sip 모듈
WO2008136251A1 (ja) * 2007-05-02 2008-11-13 Murata Manufacturing Co., Ltd. 部品内蔵モジュール及びその製造方法
EP2066161A4 (en) * 2007-06-19 2010-11-17 Murata Manufacturing Co METHOD FOR MANUFACTURING INCORPORATED COMPONENT SUBSTRATE AND THIS SUBSTRATE
US7906371B2 (en) * 2008-05-28 2011-03-15 Stats Chippac, Ltd. Semiconductor device and method of forming holes in substrate to interconnect top shield and ground shield
WO2010024233A1 (ja) * 2008-08-27 2010-03-04 日本電気株式会社 機能素子を内蔵可能な配線基板及びその製造方法
JP2010141098A (ja) * 2008-12-11 2010-06-24 Shinko Electric Ind Co Ltd 電子部品内蔵基板及びその製造方法
CN101790287B (zh) * 2009-01-22 2012-10-24 张颖 电子元件快速互连的制造工艺
JP2010225620A (ja) * 2009-03-19 2010-10-07 Panasonic Corp 回路モジュール
CN101719759B (zh) * 2009-12-04 2011-12-14 武汉盛华微***技术股份有限公司 封装表面贴装元器件的方法
JP2011198866A (ja) * 2010-03-18 2011-10-06 Renesas Electronics Corp 半導体装置およびその製造方法
JP5360425B2 (ja) * 2010-04-08 2013-12-04 株式会社村田製作所 回路モジュール、および回路モジュールの製造方法
EP2632005A4 (en) * 2010-10-20 2014-04-16 Yazaki Corp METAL NECK SUPPLY AND ELECTRIC CONNECTION BOX WITH THIS METAL NECK SUPPLEMENT
KR101460271B1 (ko) * 2011-01-07 2014-11-11 가부시키가이샤 무라타 세이사쿠쇼 전자 부품 모듈의 제조 방법 및 전자 부품 모듈
US8476115B2 (en) * 2011-05-03 2013-07-02 Stats Chippac, Ltd. Semiconductor device and method of mounting cover to semiconductor die and interposer with adhesive material
JP5821289B2 (ja) * 2011-05-31 2015-11-24 セイコーエプソン株式会社 保持部材、モジュールおよび電子機器
JP5668627B2 (ja) * 2011-07-19 2015-02-12 株式会社村田製作所 回路モジュール
US20140049928A1 (en) * 2012-08-17 2014-02-20 Taiyo Yuden Co., Ltd. Substrate with built-in electronic component
JP5285819B1 (ja) * 2012-11-07 2013-09-11 太陽誘電株式会社 電子回路モジュール

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004146419A (ja) * 2002-10-22 2004-05-20 Taiyo Yuden Co Ltd 複合多層基板およびそれを用いたモジュール
WO2007060784A1 (ja) * 2005-11-28 2007-05-31 Murata Manufacturing Co., Ltd. 回路モジュールの製造方法および回路モジュール
JP2009004584A (ja) * 2007-06-22 2009-01-08 Panasonic Corp 部品内蔵モジュールおよびその製造方法
JP2011187830A (ja) * 2010-03-10 2011-09-22 Tdk Corp 電子部品内蔵基板及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5415649B1 (ja) * 2012-11-07 2014-02-12 太陽誘電株式会社 電子回路モジュール及びその製造方法

Also Published As

Publication number Publication date
CN103648233A (zh) 2014-03-19
JP2014112649A (ja) 2014-06-19
CN104023463A (zh) 2014-09-03
JP2014112627A (ja) 2014-06-19
US20140126160A1 (en) 2014-05-08
HK1201399A1 (en) 2015-08-28
US20140126157A1 (en) 2014-05-08
US8988885B2 (en) 2015-03-24
US8811021B2 (en) 2014-08-19
JP5415649B1 (ja) 2014-02-12
CN104023463B (zh) 2015-09-30
CN103648233B (zh) 2015-04-15
HK1191499A1 (en) 2014-07-25

Similar Documents

Publication Publication Date Title
JP5285819B1 (ja) 電子回路モジュール
US9055682B2 (en) Circuit module
US10271432B2 (en) Encapsulated circuit module, and production method therefor
US9076892B2 (en) Method of producing semiconductor module and semiconductor module
US10555421B2 (en) Component-embedded resin substrate and method for manufacturing same
US20140048326A1 (en) Multi-cavity wiring board for semiconductor assembly with internal electromagnetic shielding
JP2012151353A (ja) 半導体モジュール
US20150156880A1 (en) Printed wiring board and method for manufacturing printed wiring board
TWI459521B (zh) 半導體封裝件及其製法
US9363897B2 (en) Substrate with built-in electronic component
US20150062854A1 (en) Electronic component module and method of manufacturing the same
JP5750528B1 (ja) 部品内蔵回路基板
TWI554196B (zh) 電子封裝模組及其製造方法
TWI572256B (zh) 線路板及電子總成
CN106711123B (zh) 半导体封装件及其制造方法
KR20200123572A (ko) 전자 소자 모듈 및 그 제조 방법
CN112259528A (zh) 具有双面选择性电磁屏蔽封装的sip结构及其制备方法
KR101214671B1 (ko) 전자 부품 내장형 인쇄회로기판 및 그 제조 방법
US9793241B2 (en) Printed wiring board
KR102117477B1 (ko) 반도체 패키지 및 반도체 패키지의 제조방법
CN114731763A (zh) 内埋电路板及其制造方法
KR101153536B1 (ko) 고주파 패키지
CN210745644U (zh) 电路板及半导体封装体
JP3185689U (ja) 電子回路モジュール
CN107710901B (zh) 高频模块及其制造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130508

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130531

R150 Certificate of patent or registration of utility model

Ref document number: 5285819

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees