JP2010098251A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】半絶縁性ＳｉＣ基板を用いずとも良好な高周波数特性を得ることができる半導体装置及びその製造方法を提供する。
【解決手段】導電性ＳｉＣ基板１上に化合物半導体領域２が形成されている。化合物半導体領域２には、順次積層されたバッファ層２ａ、電子走行層２ｂ、電子供給層２ｃ及び表面層２ｄが含まれている。化合物半導体領域２には、活性領域を画定する素子分離領域３が設けられている。そして、活性領域と整合するようにして、導電性ＳｉＣ基板１に開口部１ａが形成されている。表面層２ｄには、電子供給層２ｃを露出する２個の開口部が形成されており、開口部の各々に、オーミック電極がソース電極４又はドレイン電極５として形成されている。更に、開口部１０ａを介して表面層２ｄと接するゲート電極６がシリコン窒化膜１０上に形成されている。
【選択図】図３

Description

本発明は、化合物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor））等を備えた半導体装置及びその製造方法等に関する。

近年、ＧａＮ層とＡｌＧａＮ層との間のヘテロ接合を利用したＧａＮ系ＨＥＭＴ等のＧａＮ系電界効果トランジスタ（ＦＥＴ：field effect transistor）の開発が活発である。このようなＧａＮ系ＦＥＴでは、ＧａＮ層が電子走行層として機能する。ＧａＮは、ワイドバンドギャップ、高い破壊電界強度、及び大きい飽和電子速度を持つので、良好な高周波特性を得やすく、高電圧動作及び高出力が可能なデバイス用の材料として、極めて有望である。

図１は、従来のＧａＮ系ＦＥＴを示す断面図である。図１に示すように、従来のＧａＮ系ＦＥＴでは、半絶縁性ＳｉＣ基板１０１上に、バッファ層１０２ａ、電子走行層１０２ｂ及び電子供給層１０２ｃが結晶成長により形成されている。バッファ層１０２ａ、電子走行層１０２ｂ及び電子供給層１０２ｃは化合物半導体から構成されている。そして、電子供給層１０２ｃ上にゲート電極１０６が形成され、更に、ゲート電極１０６を間に挟んでソース電極１０４及びドレイン電極１０５が形成されている。

なお、半絶縁性ＳｉＣ基板１０１に代えて、サファイア基板又はシリコン基板が用いられることもある。

しかしながら、半絶縁性ＳｉＣ基板には、他の基板と比較して著しく価格が高いという問題点がある。サファイア基板には、その上に成長させる化合物半導体層との間の格子定数の差が大きく、化合物半導体層に欠陥を生じさせやすく、半導体装置のリーク電流が増加し、破壊耐圧が低くなるという問題点がある。シリコン基板には、導電性が高いために半導体装置の高周波特性が低くなるという問題点がある。

特開２００６−２１６６７１号公報 特開２００７−５９９２８号公報 特開２００６−２４９２７号公報

本発明の目的は、半絶縁性ＳｉＣ基板を用いずとも良好な高周波数特性を得ることができる半導体装置及びその製造方法を提供することにある。

本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。

第１の半導体装置には、基板と、前記基板上に設けられた化合物半導体層と、前記化合物半導体層の上方に形成されたソース電極、ドレイン電極、及びゲート電極と、が設けられている。そして、前記ソース電極、前記ドレイン電極、及び前記ゲート電極下方の前記基板に前記化合物半導体層を露出する開口部が設けられている。

第２の半導体装置には、基板と、前記基板上に設けられた化合物半導体層と、前記化合物半導体層の上方に形成されたソース電極、ドレイン電極、及びゲート電極と、が設けられている。更に、前記ソース電極、前記ドレイン電極、及び前記ゲート電極の下方の前記基板と前記化合物半導体層との間に空洞部と、前記化合物半導体層を前記基板上に支持する支持部材と、が設けられている。

半導体装置の第１の製造方法では、基板上に化合物半導体層を形成し、その後、前記化合物半導体層の上方にソース電極、ドレイン電極、及びゲート電極を形成する。次いで、前記ソース電極、前記ドレイン電極、及び前記ゲート電極下方の前記基板に前記化合物半導体層を露出する開口部を形成する。

半導体装置の第２の製造方法では、基板上に化合物半導体層を形成し、その後、前記化合物半導体層の上方にソース電極、ドレイン電極、及びゲート電極を形成する。また、前記化合物半導体層を形成する前に、前記ソース電極、前記ドレイン電極、及び前記ゲート電極の下方にダミー膜を形成し、その周囲に支持部材を形成する。更に、前記化合物半導体層を形成した後に、前記支持部材を残存させながら前記ダミー膜を除去することにより、前記基板と前記化合物半導体領域との間に空洞部を形成する。

上記の半導体装置等によれば、基板として高価な半絶縁性ＳｉＣ基板を用いずとも、良好な高周波特性を得ることができる。

（参考例）
半絶縁性ＳｉＣ基板よりも安価な導電性ＳｉＣ基板を用いることが考えられる。しかし、導電性ＳｉＣ基板の導電性は、シリコン基板と同様に高いため、半導体装置の高周波特性が低くなるという問題点がある。これは、図２（ａ）に示すように、半絶縁性ＳｉＣ基板１０１に代えて導電性ＳｉＣ基板１１１が用いられた場合には、大きな寄生抵抗及び寄生容量が存在するため、高周波特性が低くなってしまうのである。

そこで、図２（ｂ）に示すように、導電性ＳｉＣ基板１１１とバッファ層１０２ａとの間に厚いＡｌＮ層を高抵抗層１１２として設けて、寄生抵抗及び寄生容量を低減することが考えられる。

しかしながら、厚い高抵抗層１１２をその結晶の状態を良好に保ちながら形成することは極めて困難である。また、厚い高抵抗層１１２の形成の際に、応力によって導電性ＳｉＣ基板１１１に反りが生じたり、クラックが発生したりすることがある。

（第１の実施形態）
次に、第１の実施形態について説明する。図３は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）の構造を示す断面図である。

第１の実施形態では、図３に示すように、例えば導電性ＳｉＣ基板１上に、化合物半導体領域２が形成されている。導電性ＳｉＣ基板１の厚さは、例えば数百μｍである。化合物半導体領域２には、順次積層されたバッファ層２ａ、電子走行層２ｂ、電子供給層２ｃ及び表面層２ｄが含まれている。バッファ層２ａ及び電子走行層２ｂは、例えば意図的に不純物のドーピングを行っていないＧａＮ層（ｉ−ＧａＮ層）であり、これらの総厚は３μｍ程度である。バッファ層２ａは、導電性ＳｉＣ基板１の表面に存在する格子欠陥の電子走行層２ｂへの伝播を防止している。電子供給層２ｃは、例えばｎ型のＡｌ_0.25Ｇａ_0.75Ｎ層（ｎ−Ａｌ_0.25Ｇａ_0.75Ｎ層）又はアンドープのＡｌＧａＮ層であり、その厚さは２０ｎｍ程度である。表面層２ｄは、例えばｎ型のＧａＮ層（ｎ−ＧａＮ層）であり、その厚さは１０ｎｍ以下（例えば５ｎｍ）である。なお、電子走行層２ｂと電子供給層２ｃとの間に、意図的に不純物のドーピングを行っていないＡｌ_0.25Ｇａ_0.75Ｎ層（厚さ：３ｎｍ程度）が設けられていてもよい。また、各ＡｌＧａＮ層におけるＡｌとＧａとの割合は特に限定されない。

化合物半導体領域２には、活性領域を画定する素子分離領域３が設けられている。そして、活性領域と整合するようにして、導電性ＳｉＣ基板１に開口部１ａが形成されている。なお、活性領域と素子分離領域３との面積比は、１対５から１対１０程度である。

また、表面層２ｄには、電子供給層２ｃを露出する２個の開口部が形成されており、開口部の各々に、オーミック電極がソース電極４又はドレイン電極５として形成されている。更に、表面層２ｄ、ソース電極４及びドレイン電極５を覆うシリコン窒化膜１０が形成されている。シリコン窒化膜１０の厚さは、例えば５０ｎｍ程度である。シリコン窒化膜１０には、ソース電極４及びドレイン電極５のほぼ中間の位置において、開口部１０ａが形成されている。そして、開口部１０ａを介して表面層２ｄと接するゲート電極６がシリコン窒化膜１０上に形成されている。

このような第１の実施形態では、化合物半導体領域２の活性領域の下方に導電性ＳｉＣ基板１が存在しないため、寄生抵抗及び寄生容量は僅かであり、良好な高周波特性を得ることができる。また、導電性ＳｉＣ基板１は半絶縁性ＳｉＣ基板と比較して安価である。更に、導電性ＳｉＣ基板１が全く存在しない場合には、半導体装置自体の厚さが極めて薄くなるため、取り扱い（ハンドリング）が難しくなるが、本実施形態では、素子分離領域３の下方に導電性ＳｉＣ基板１が存在するため、容易に取り扱うことができる。

また、フリップチップ構造を採用すれば、良好な放熱特性を得ることも可能である。

次に、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図４Ａ乃至図４Ｉは、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。

先ず、図４Ａに示すように、導電性ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）法により、バッファ層２ａ、電子走行層２ｂ、電子供給層２ｃ及び表面層２ｄをこの順でエピタキシャル成長させる。バッファ層２ａ、電子走行層２ｂ、電子供給層２ｃ及び表面層２ｄが化合物半導体領域２に含まれる。

次いで、図４Ｂに示すように、化合物半導体領域２に向けて選択的にＡｒを注入することにより、活性領域を画定する素子分離領域３を化合物半導体領域２に形成する。

その後、ソース電極を形成する予定の領域及びドレイン電極を形成する予定の領域を開口するレジストパターンを化合物半導体領域２上に形成する。続いて、レジストパターンをマスクとして用い、不活性ガス及びＣｌ₂ガス等の塩素系ガスを用いたドライエッチングを表面層２ｄに対して行うことにより、図４Ｃに示すように、表面層２ｄに２個の開口部を形成する。なお、開口部の深さに関し、表面層２ｄの一部を残してもよく、また、電子供給層２ｃの一部を除去してもよい。つまり、開口部の深さは表面層２ｄの厚さと一致している必要はない。

その後、同じく図４Ｃに示すように、一方の開口部内にソース電極４を形成し、他方の開口部内にドレイン電極５を形成する。ソース電極４及びドレイン電極５の形成に当たっては、例えば、先ず、蒸着法によりＴｉ層を形成し、その上に蒸着法によりＡｌ層を形成する。Ｔｉ層の厚さは２０ｎｍ程度、Ａｌ層の厚さは２００ｎｍ程度とする。そして、開口部の形成に用いたレジストパターンを除去する。つまり、ソース電極４及びドレイン電極５の形成では、例えば蒸着及びリフトオフの技術を用いる。その後、５５０℃程度での熱処理を行うことにより、電子供給層２ｃとソース電極４及びドレイン電極５との間とをオーミックコンタクトさせる。

次いで、図４Ｄに示すように、化合物半導体領域２上の全面に、ソース電極４及びドレイン電極５を覆うシリコン窒化膜１０をプラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法により形成する。

その後、図４Ｅに示すように、開口部１０ａを形成する予定の領域に整合する開口部２１ａを備えたレジストパターン２１をシリコン窒化膜１０上に形成する。そして、レジストパターン２１をマスクとしたドライエッチングを行うことにより、シリコン窒化膜１０に開口部１０ａを形成する。このドライエッチングでは、例えばＳＦ₆ガスを用いる。続いて、レジストパターン２１を除去する。

その後、図４Ｆに示すように、ゲート電極６を形成する予定の領域に整合する開口部２２ａを備えた下層レジストパターン２２及び開口部２２ａより狭い開口部２３ａを備えた上層レジストパターン２３をシリコン窒化膜１０上に形成する。

これらの下層レジストパターン２２及び上層レジストパターン２３の形成に当たっては、先ず、アルカリ可溶性樹脂（商品名ＰＭＧＩ:米国マイクロケム社製）を、例えばスピンコート法によりシリコン窒化膜１０上に塗布し、熱処理を行うことにより、レジスト膜を形成する。更に、感光性レジスト剤（商品名ＰＦＩ３２−Ａ８:住友化学社製）を、例えばスピンコート法により塗布し、熱処理を行うことにより、レジスト膜を形成する。次いで、紫外線露光により幅が０．８μｍ程度の開口部２３ａを上層のレジスト膜に形成する。この結果、開口部２３ａを備えた上層レジストパターン２３が得られる。その後、上層レジストパターン２３をマスクとして、アルカリ現像液を用いて下層のレジスト膜をウェットエッチングする。この結果、開口部２２ａを備えた下層レジストパターン２２が得られる。これらの処理により、図４Ｆに示すように、庇構造の多層レジストが得られる。

下層レジストパターン２２及び上層レジストパターン２３の形成後、同じく図４Ｆに示すように、開口部２２ａ内にゲート電極６を形成する。ゲート電極６の形成に当たっては、例えば、蒸着法によりＮｉ層を形成し、その上に蒸着法によりＡｕ層を形成する。Ｎｉ層の厚さは１０ｎｍ程度、Ａｕ層の厚さは３００ｎｍ程度とする。

次いで、図４Ｇに示すように、加温した有機溶剤を用いてレジストパターン２２及び２３を除去する。つまり、ゲート電極６の形成でも、例えば蒸着及びリフトオフの技術を用いる。

その後、図４Ｈに示すように、導電性ＳｉＣ基板１の表面側の全面に表面保護層２５を形成し、導電性ＳｉＣ基板１の表裏を反転させる。続いて、導電性ＳｉＣ基板１の裏面の平面視で素子分離領域３と重なる領域を覆うと共に、活性領域と重なる領域を露出するレジストパターン又はメタルマスクパターンを形成し、このレジストパターンをマスクとして導電性ＳｉＣ基板１のエッチングを行うことにより、開口部１ａを形成する。このエッチングでは、例えば、フッ素ガスを含むガスを用いる。

次いで、図４Ｉに示すように、導電性ＳｉＣ基板１の表裏を反転させ、表面保護層２５を除去する。その後、必要に応じて配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。

（第２の実施形態）
次に、第２の実施形態について説明する。図５は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）の構造を示す断面図である。

第２の実施形態では、図５に示すように、開口部１ａを介して化合物半導体領域２に接する放熱部材１５が設けられている。放熱部材１５の熱伝導率は、１５０Ｗ／ｍ・Ｋ以上であることが好ましく、放熱部材１５の材料としては、ＳｉＣ、ＡｌＮ、ＧａＮ、グラファイト、及びカーボンナノチューブが挙げられる。他の構成は第１の実施形態と同様である。

このような第２の実施形態によれば、フリップチップ構造を採用せずとも良好な放熱特性を得ることができる。例えば、サファイア基板を用いた場合よりも良好な放熱特性を得ることができる。

なお、放熱部材１５は、例えば、開口部１ａの形成後に、表面保護層２５が形成された状態で形成すればよい。

（第３の実施形態）
次に、第３の実施形態について説明する。図６は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）の構造を示す断面図である。第１の実施形態がショットキーゲート型のトランジスタであるのに対し、本実施形態はＭＩＳ（metal insulator semiconductor）ゲート型のトランジスタである。即ち、図６に示すように、シリコン窒化膜１０に開口部１０ａが形成されておらず、ゲート電極６に代えて、シリコン窒化膜１０上にゲート電極１６が設けられている。他の構成は第１の実施形態と同様である。

このようなＭＩＳゲート型のトランジスタにおいても、第１の実施形態と同様の効果を得ることができる。

第３の実施形態に係るＧａＮ系ＨＥＭＴを製造するためには、例えば、開口部１０ａを形成せずにゲート電極１６を形成すればよい。

（第４の実施形態）
次に、第４の実施形態について説明する。図７（ａ）及び（ｂ）は、第４の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）の構造を示す断面図である。図７（ａ）及び（ｂ）には、互いに直交する断面を示してある。

本実施形態では、活性領域の下方に導電性ＳｉＣ基板１がある。つまり、第１の実施形態のような導電性ＳｉＣ基板１の加工は行われていない。その一方で、素子分離領域３の下方において、導電性ＳｉＣ基板１とバッファ層２ａとの間に、高抵抗の真性ＧａＮ（ｉ−ＧａＮ）膜３２が形成されている。このため、活性領域の下方において、導電性ＳｉＣ基板１と化合物半導体領域２との間に空洞部３４が設けられており、導電性ＳｉＣ基板１と化合物半導体領域２とが互いに離間している。即ち、ｉ−ＧａＮ膜３２が支持部材として導電性ＳｉＣ基板１上に化合物半導体領域２を支持している。空洞部３４の高さは、２μｍ以下であることが好ましく、例えば１μｍ程度である。他の構成は第１の実施形態と同様である。

このような第４の実施形態によっても、第１の実施形態と同様に、寄生抵抗及び寄生容量は僅かであり、良好な高周波特性を得ることができる。

次に、第４の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図８乃至図１４は、第４の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。なお、図８乃至図１４中の（ａ）は平面図、（ｂ）は（ａ）中のＩ−Ｉ線に沿った断面図、（ｃ）は（ａ）中のＩＩ−ＩＩ線に沿った断面図である。

先ず、図８に示すように、導電性ＳｉＣ基板１上に、例えばプラズマＣＶＤ法又は有機金属ＣＶＤ（ＭＯＣＶＤ）法により、絶縁膜３１をダミー膜として形成する。次いで、活性領域を形成する予定の領域を覆い、素子分離領域３を形成する予定の領域を露出するレジストパターンを絶縁膜３１上に形成する。そして、このレジストパターンを用いて絶縁膜３１のエッチングを行うことにより、活性領域を形成する予定の領域に絶縁膜３１を残存させる。

その後、図９に示すように、導電性ＳｉＣ基板１の表面側に、例えばＭＯＶＰＥ法又は分子線エピタキシー（ＭＢＥ：molecular beam epitaxy）法により、高抵抗の真性ＧａＮ（ｉ−ＧａＮ）膜３２を形成する。

続いて、図１０に示すように、平坦化処理を行うことにより、絶縁膜３１の厚さとその周囲のｉ−ＧａＮ膜３２の厚さとを均一にする。

次いで、図１１に示すように、第１の実施形態と同様に、絶縁膜３１及びｉ−ＧａＮ膜３２上に、バッファ層２ａ、電子走行層２ｂ、電子供給層２ｃ及び表面層２ｄを形成する。更に、第１の実施形態と同様に、ｉ−ＧａＮ膜３２の上方に素子分離領域３を形成する。

その後、図１２に示すように、活性領域の互いに向かい合う１組の辺に沿う溝３３を、素子分離領域３、その下のバッファ層２ａ、及びｉ−ＧａＮ膜３２に形成する。

続いて、図１３に示すように、溝３３から絶縁膜３１にエッチング液（フッ酸等）をしみ込ませることにより、絶縁膜３１を除去する。この結果、導電性ＳｉＣ基板１と化合物半導体領域２との間に空洞部３４が形成される。

次いで、図１４に示すように、第１の実施形態と同様にして、ソース電極４、ドレイン電極５、ゲート電極６及びシリコン窒化膜１０を形成する。そして、必要に応じて配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。なお、空洞部３４の形成をソース電極４等の形成後に行ってもよい。

このような第４の実施形態と第３の実施形態とを組み合わせてもよい。つまり、第４の実施形態においてＭＩＳゲート型のトランジスタを採用してもよい。更に、基板の材料として他のものを用いてもよいが、抵抗率が１×１０⁵Ω・ｃｍ以下の導電性基板を用いることが好ましい。

また、表面層２ｄ及び／又はシリコン窒化膜１０が設けられていなくてもよい。また、第１〜第３の実施形態における開口部１ａが活性領域と完全に対応している必要はない。即ち、平面視で、開口部１ａと活性領域との間にずれがあってもよい。また、開口部１ａの深さは、導電性ＳｉＣ基板１の厚さと一致している必要はなく、開口部１ａがバッファ層２ａまで入り込んでいてもよい。逆に、開口部１ａの底に導電性ＳｉＣ基板１が残存していてもよい。

また、第４の実施形態における空洞部３４が活性領域と完全に対応している必要はなく、平面視で、空洞部３４と活性領域との間にずれがあってもよい。

従来のＧａＮ系ＦＥＴを示す断面図である。 導電性ＳｉＣ基板を用いた参考例を示す断面図である。 第１の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。 第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図４Ａに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図４Ｂに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図４Ｃに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図４Ｄに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図４Ｅに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図４Ｆに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図４Ｇに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図４Ｈに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 第２の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。 第３の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。 第４の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。 第４の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図８に引き続き、第４の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図９に引き続き、第４の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１０に引き続き、第４の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１１に引き続き、第４の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１２に引き続き、第４の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１３に引き続き、第４の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。

符号の説明

１：導電性ＳｉＣ基板
１ａ：開口部
２：化合物半導体領域
３：素子分離領域
４：ソース電極
５：ドレイン電極
６、１６：ゲート電極
１５：放熱部材
３４：空洞部

Claims (7)

1. 基板と、
   前記基板上に設けられた化合物半導体層と、
   前記化合物半導体層の上方に形成されたソース電極、ドレイン電極、及びゲート電極と、
   を有し、
   前記ソース電極、前記ドレイン電極、及び前記ゲート電極下方の前記基板に前記化合物半導体層を露出する開口部が設けられていることを特徴とする半導体装置。
2. 前記開口部内に設けられた放熱部材を有することを特徴とする請求項１に記載の半導体装置。
3. 基板と、
   前記基板上に設けられた化合物半導体層と、
   前記化合物半導体層の上方に形成されたソース電極、ドレイン電極、及びゲート電極と、
   前記ソース電極、前記ドレイン電極、及び前記ゲート電極の下方の前記基板と前記化合物半導体層との間に空洞部と、
   前記化合物半導体層を前記基板上に支持する支持部材と、
   を有することを特徴とする半導体装置。
4. 前記基板は、導電性ＳｉＣ基板であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 基板上に化合物半導体層を形成する工程と、
   前記化合物半導体層の上方にソース電極、ドレイン電極、及びゲート電極を形成する工程と、
   前記ソース電極、前記ドレイン電極、及び前記ゲート電極下方の前記基板に前記化合物半導体層を露出する開口部を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
6. 基板上に化合物半導体層を形成する工程と、
   前記化合物半導体層の上方にソース電極、ドレイン電極、及びゲート電極を形成する工程と、
   を有し、
   前記化合物半導体層を形成する工程の前に、
   前記ソース電極、前記ドレイン電極、及び前記ゲート電極の下方にダミー膜を形成し、その周囲に支持部材を形成する工程を有し、
   前記化合物半導体層を形成する工程の後に、
   前記支持部材を残存させながら前記ダミー膜を除去することにより、前記基板と前記化合物半導体層との間に空洞部を形成する工程を有することを特徴とする半導体装置の製造方法。
7. 前記基板として、導電性ＳｉＣ基板を用いることを特徴とする請求項５又は６に記載の半導体装置の製造方法。

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