JP2008226871A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】高周波特性に優れる半導体装置及びその製造方法を提供する。
【解決手段】基板の主面上に、エピタキシャル成長により形成された３族窒化物半導体層と、前記３族窒化物半導体層上に配置された能動素子と、絶縁性であり、前記３族窒化物半導体層と前記基板との界面の少なくとも一部を含むように設けられた絶縁化領域と、を具備する。
【選択図】図５

Description

本発明は、化合物半導体を有する半導体装置及びその製造方法に関する。

化合物半導体を用いた電界効果トランジスタ（以下、ＦＥＴと記載することがある）等の能動素子が知られている。図１は、ＧａＡｓ系化合物半導体を用いたＦＥＴの構造を示す概略断面図である。図１において、１０１は半絶縁性のＧａＡｓ基板、１０２はバッファ層、１０３はＧａＡｓチャネル層、１０４はチャネル層１０３上の一部に形成されたＡｌＧａＡｓ電子供給層である。チャネル層１０４及び電子供給層１０４は、化合物半導体層である。なお、バッファ層１０２は、チャネル層１０４の結晶構造を所望のものとするために設けられる下地層であり、化合物半導体によって形成されることもあれば、省略されることも考えられる。但し、本明細書中においては、化合物半導体層にバッファ層１０２は含まれないものとする。電子供給層１０４上には、ゲート電極１１１、ソース電極１１２、及びでドレイン電極１１３が設けられている。電子供給層１０４上、及び電子供給層１０４の設けられていないチャネル層１０３上には、絶縁膜１０６を介して配線層１２１が設けられている（図１において、電子供給層１０４上の配線１２１の図示は省略されている）。配線層１２１は、ゲート電極１１２とドレイン電極１１３とに接続されるようにパターニングされている。また、ソース電極１１２は、受け電極１３０を介して、基板を貫通する様に設けられた貫通電極１３１に接続されている。尚、貫通電極１３１は、ソース電極との電気的接続を基板の裏面側から行えるようにする場合にのみ設けられ、必ずしも常に設けられるものではない。素子（ソース電極１１２、ゲート電極１１１、及びドレイン電極１１３）の設けられた領域以外では、配線１２１と２ＤＥＧ間において寄生容量が生じないようにするため、電子供給１０４が除去されており、２ＤＥＧが不活性化されている。尚、２ＤＥＧを不活性化させるためには、イオン注入を行う手法（例えば、特許文献１、段落０００３参照）等も知られている。

このような化合物半導体を用いたＦＥＴに対しては、微細化や、良好な高周波特性を有することが要求される。微細化を目的とした技術としては、例えば特許文献２に記載された化合物半導体装置の製造方法が挙げられる。一方、高い周波数でＦＥＴを動作させるには、ＦＥＴのゲートをサブミクロンオーダーまで微細化することが考えられる。しかしながら、ゲートを微細化していくと、ＦＥＴの高周波特性は、パッドで生じる寄生容量、配線の引き回しによる寄生インダクタンスおよび配線抵抗等の影響を大きく受けることになる（例えば、非特許文献１参照）。

ところで、化合物半導体としては、上述のＧａＡｓ系の化合物半導体の他にも、ＧａＮに例示される３族窒化物半導体が知られている。

図２は、３族窒化物半導体を用いたＦＥＴの断面構造を概略的に示す図である。図２において、２０１は半絶縁性のＳｉＣ基板であり、その上にバッファ層２０２、ＧａＮからなるチャネル層２０３、及びＡｌＧａＮからなる電子供給層２０４（ＡｌＧａＮ電子供給層）が順次形成されている。ここで、チャネル層２０３及び電子供給層２０４は、３族窒化物半導体を含んだ３族窒化物半導体層である。尚、ＧａＡｓ系の化合物半導体の段で説明したのと同様に、バッファ層２０２も３族窒化物半導体により形成されることがあるが、本明細書中では３族窒化物半導体層に含まれないものとする。また、図１で示したＧａＡｓ系のＦＥＴと同様に、ゲート電極２１１とソース電極２１２およびドレイン電極２１３、貫通電極２３１、配線２２１、及び受け電極２３０が配置されている。また、チャネル層２０３および電子供給層２０４の間の格子定数差によって生成されるピエゾ電荷により、チャネル層２０３内には２次元電子ガス（２ＤＥＧ）が形成されている。配線２２１と２ＤＥＧ間において寄生容量が生じないように、配線２２１の下部にあたるチャネル層２０２では、２ＤＥＧが不活性化されている。

図１で示したようなＧａＡｓ系の化合物半導体を用いたＦＥＴを、高周波増幅器として用いた場合、高周波数（例えば１０ＧＨｚ以上）で高出力を得るためには、大きなゲート幅の素子を複数個用意して並列に並べ、各素子から得られる電力を合成するための電力合成回路を設ける必要がある。電力合成回路を用いるので、動作周波数の高周波数化に伴い、電力合成回路による線路損失が大きくなる。

これに対して、図２で示したような、３族窒化物半導体は、既述のＧａＡｓ系の化合物半導体に対して、大きなバンドギャップ、高い絶縁破壊電界、大きな電子の飽和ドリフト速度を有している。３族窒化物半導体を用いたＦＥＴを高周波増幅器として用いた場合、同じゲート幅で比較すると、従来の化合物半導体を用いた場合よりも数倍の出力を得ることができる。同じ出力を得るのであれば、従来の化合物半導体を用いた場合よりも、並べる素子の個数を減らすことができ、電力合成回路の線路長も短くすることができる。従って、微細化に有利であり、信頼性が高く良好な高周波特性を有するＦＥＴ材料として、期待を集めている。

このような３族窒化物半導体を用いたＦＥＴとしては、例えば、特許文献３に記載された電界効果トランジスタが挙げられる。

「ＧａＡｓ電界効果トランジスタの基礎」福田益美、平地康剛著、電子情報通信学会 ｐ．５３ （１９９２年２月） 特開２００３−３２４１９９号 公報 特開２００３−７７２５号 公報 特開２００４−２００２４８号 公報

ところが、本発明者らが、３族窒化物半導体を用いたＦＥＴの利得を測定したところ、図３に示すような結果が得られた。図３は、図２で示した様なソース電極に接続された貫通電極を設けたＦＥＴ（図３中、点線；Ｗｉｔｈ ＶＩＡ）と、貫通電極を設けなかったＦＥＴ（図３中、実線；Ｗ／Ｏ ＶＩＡ）とについて、周波数（横軸；Ｆｒｅｑｕｅｎｃｙ）と最大有能利得（縦軸；ＭＳＧ／ＭＡＧ）との関係を示したグラフである。尚、安定化係数Ｋ＞１を満たさない周波数領域については、最大有能利得（ＭＡＧ；Ｍａｘｉｍｕｍ Ａｖａｉｌａｂｌｅ Ｇａｉｎ）が定義できない為、最大安定化利得（ＭＳＧ；Ｍａｘｉｍｕｍ Ｓｔａｂｌｅ Ｇａｉｎ）で示してある。図３に示されるように、貫通電極を設けた場合は、貫通電極を設けなかった場合と比較して、ＭＳＧからＭＡＧに切り替わる周波数（転換周波数）が低下し、高い周波数での利得が劣化した。

以上の結果から、本発明者らは、以下の様に考察した。すなわち、３族窒化物半導体を用いた場合、基板上に３族窒化物半導体を形成する際、基板と３族窒化物半導体層との界面部分に、意図しない導電層が形成される。この導電層の形成は、基板上に３族窒化物半導体層をエピタキシャル成長させる際の成長初期において、結晶欠陥が導入されやすいことに起因する。結晶欠陥が導入され易いのは、ＳｉＣなどの基板２０１と３族窒化物半導体とがヘテロバレントな物質同士であり、格子定数も異なっているからである。

貫通電極が存在する場合、上述の様にして形成された導電層は貫通電極に接続された抵抗となり、高周波特性を劣化させる。また、図３の結果からは判らないが、貫通電極が存在しなくとも、３族窒化物半導体層上に設けられた配線１２１と、導電層との間には寄生容量が生じると考えられる。この寄生容量は、高周波特性を劣化させると考えられる。このような寄生容量は、配線部分に限られず、ボンディングに用いるパッド部やＦＥＴのソース電極およびドレイン電極部の引き出し配線部分でも、同様に生じるもの考えられる。

一方、図１に示されるような、ＧａＡｓ系化合物半導体を用いたＦＥＴについても、同様に周波数と利得との関係を測定したところ、図４に示されるような結果が得られた。図４から分かるように、ＧａＡｓ系化合物半導体を用いたＦＥＴでは、貫通電極を設けた場合（図４中、点線；Ｗｉｔｈ ＶＩＡ）と、設けなかった場合（図４中、実線；Ｗ／Ｏ ＶＩＡ）とで、利得に差は見られなかった。このことから、既述の導電層は、ＧａＡｓ系化合物半導体を用いた時よりも、３族窒化物半導体を用いた時に顕著に形成されるものと考えられる。

従って、本発明の目的は、高周波特性に優れる半導体装置及びその製造方法を提供することにある。

本発明の他の目的は、基板と３族窒化物半導体層との界面に形成される導電層が、高周波特性に与える影響を抑えることのできる半導体装置及びその製造方法を提供することにある。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明にかかる半導体装置（３０）は、基板（１０）の主面上に、エピタキシャル成長により形成された３族窒化物半導体層（１２、１３）と、３族窒化物半導体層（１２、１３）上に配置された能動素子（１〜３）と、絶縁性であり、３族窒化物半導体層（１２、１３）と基板（１０）との界面の少なくとも一部を含むように設けられた絶縁化領域（１５）と、を具備する。

この発明に依れば、絶縁化領域（１５）では、基板と３族窒化物半導体層との界面に形成される導電層が高周波特性を劣化させることが無い。

上記の半導体装置（３０）は、更に、基板（１０）及び３族窒化物半導体層（１２〜１３）を貫通する様に設けられた貫通電極（１８）を具備する場合、絶縁化領域（１５）は、貫通電極（１８）を、基板平面に平行な方向で取囲む様に設けられていることが好ましい。

貫通電極（１８）が存在する場合、基板−３族窒化物半導体層界面に形成される導電層は、貫通電極（１８）に電気的に接続される。従って、導電層部分が抵抗となり、高周波特性を悪化させる。絶縁化領域（１５）を、基板平面に平行な方向で貫通電極（１８）を取囲むように設けることで、貫通電極（１８）を導電層と絶縁できる。結果として、導電層が貫通電極（１８）に対する抵抗とならず、高周波特性の劣化が抑制できる。

また、このとき、一の観点からは、絶縁化領域（１５）は、基板（１０）の主面側から３族窒化物半導体層（１２〜１３）と基板（１０）との界面まで延びるトレンチ（２０）であることが好ましく、他の一観点からは、基板の裏面側から３族窒化物半導体層（１２〜１３）と基板（１０）との界面まで延びるトレンチ（２０）であることが好ましい。

上記の半導体装置（３０）において、更に他の一観点からは、絶縁化領域（１５）は、ドーパントが注入されることで絶縁性となった領域であることが好ましい。

上記の半導体装置（３０）において、更に、３族窒化物半導体層（１２〜１３）上に配線層（１７）を具備する場合、絶縁化領域（１５）は、少なくとも、配線層（１７）の下部に対応する位置に設けられていることが好ましい。このように、配線層（１７）の下部に対応する位置に、絶縁化領域（１５）を設けることにより、配線層（１７）と導電層との間に寄生容量が生じない。この結果、高周波特性の劣化が抑制される。

上記の半導体装置（３０）において、３族窒化物半導体層（１２〜１３）は、バッファ層（１１）を介して基板（１０）上に設けられていることが好ましい。このとき、絶縁化領域（１５）は、基板（１０）とバッファ層（１１）との界面、及びバッファ層（１１）と３族窒化物半導体層層（１２〜１３）との界面を含むように設けられていることが好ましい。また、バッファ層（１１）は、ＡｌＮ層であり、３族窒化物半導体層（１２〜１３）は、バッファ層（１１）上に、バッファ層（１１）と接して形成されたＧａＮ層（１２）と、ＧａＮ層（１２）上に、ＧａＮ層（１２）に接して形成されたＡｌＧａＮ層（１３）と、を含むことが好ましい。

本発明にかかる半導体装置の製造方法は、基板（１０）の主面上に、エピタキシャル成長により、３族窒化物半導体層（１２〜１３）を形成する３族窒化物半導体層形成工程と、３族窒化物半導体層（１２〜１３）と基板（１０）との界面の少なくとも一部を含む領域を絶縁化して、絶縁化領域（１５）を形成する絶縁化領域形成工程と、３族窒化物半導体層（１２〜１３）上に、ゲート電極（２）、ドレイン電極（３）、及びソース電極（１）を形成する電極形成工程と、を具備する。

上記の半導体装置の製造方法は、更に、基板（１０）及び化合物半導体（１２〜１３）を貫通する様に貫通電極（１８）を形成する場合、その絶縁化領域形成工程において、貫通電極（１８）又は貫通電極（１８）が形成される予定の領域を、基板平面に平行な方向で取囲む様に、絶縁化領域（１５）を形成することが好ましい。また、一の観点からは、絶縁化領域形成工程において、基板（１０）の主面側から３族窒化物半導体層（１２〜１３）と基板（１０）との界面まで延びるトレンチ（２０）を形成することで、絶縁化領域（１５）を形成することが好ましい。他の一観点からは、基板（１０）の裏面側から３族窒化物半導体層（１２〜１３）と基板（１０）との界面まで延びるトレンチ（２０）を形成することで、絶縁化領域（１５）を形成することが好ましい。

上記の半導体装置の製造方法において、他の一観点からは、絶縁化領域形成工程において、ドーパントをイオン注入することで、絶縁化領域（１５）を形成することが好ましい。

上記の半導体装置の製造方法は、更に、３族窒化物半導体層（１２〜１３）上に配線層（１７）を形成する工程、を具備する場合、絶縁化領域形成工程において、少なくとも、配線層（１７）の下部に対応する位置を絶縁化することで、絶縁化領域（１５）を形成することが好ましい。

上記の半導体装置の製造方法は、更に、基板（１０）上に、バッファ層（１１）を形成する工程、を具備し、３族窒化物半導体層形成工程において、３族窒化物半導体層（１２〜１３）は、バッファ層（１１）を介して基板（１０）上に形成されることが好ましい。このとき、絶縁化領域形成工程において、絶縁化領域（１５）は、基板（１０）とバッファ層（１１）との界面、及びバッファ層（１１）と３族窒化物半導体層（１２〜１３）との界面を含むように形成されることが好ましい。また、バッファ層（１１）は、ＡｌＮ層であり、３族窒化物半導体層形成工程において、バッファ層（１１）上に、バッファ層（１１）と接するようにＧａＮ層（１２）を形成する工程と、ＧａＮ層（１２）上に、ＧａＮ層（１２）に接するようにＡｌＧａＮ層を形成する工程と、を含むことが好ましい。

本発明によれば、高周波特性に優れる半導体装置及びその製造方法が提供される。

本発明によれば、更に、基板と３族窒化物半導体層との界面に形成される導電層が、高周波特性に与える影響を抑えることのできる半導体装置及びその製造方法が提供される。

（第１の実施形態）
図５は、本実施形態に係る半導体装置３０の構造を示す概略断面図である。この半導体装置３０は、基板１０と、基板１０の主面上に形成されたバッファ層１１と、バッファ層１１上に形成された３族窒化物半導体層（１２、１３）と、ソース電極１と、ゲート電極２と、ドレイン電極３と、基板１０及び３族窒化物半導体層（１２、１３）を貫通する様に設けられた貫通電極１８と、配線１７と、絶縁化領域１５と、を備えている。

基板１０は、半絶縁性の基板が用いられる。基板１０としては、ｃ面ＳｉＣ基板、サファイヤ基板が例示される。この基板１０は、３族窒化物半導体層１０をエピタキシャル成長させる為の成長基板である。

バッファ層１１は、３族窒化物半導体層（１２、１３）を基板１０上に良好にエピタキシャル成長させるために設けられており、省略されることもある。本実施形態において、バッファ層１１は、アンドープのＡｌＮ層である。バッファ層１１の厚みは、３族窒化物半導体層（１２、１３）に対して十分に薄く、例えば２０ｎｍである。

３族窒化物半導体層（１２、１３）は、チャネル層１２と、電子供給層１３とを含んでいる。チャネル層１２は、バッファ層１１上に、バッファ層１１と接して形成されている。本実施形態において、チャネル層１２は、アンドープのＧａＮ層である。チャネル層の厚みは、例えば２０μｍである。一方、電子供給層１３は、チャネル層１２上に、チャネル層１２と接して形成されている。電子供給層１３は、アンドープのＡｌＧａＮ層である。電子供給層１３の厚みは、例えば２５ｎｍである。チャネル層１２及び電子供給層１３は、エピタキシャル成長により形成された層である。電子供給層１３とチャネル層１２とは、ヘテロ接合により接合している。このヘテロ接合により、２次元電子ガス（２ＤＥＧ）が、チャネル層１２における電子供給層１３との接合界面に分布している。

尚、３族窒化物半導体層（１２、１３）の一部の領域（以下、素子間分離メサ）では、電子供給層１３が除去されている。この素子間分離メサ部分では、ヘテロ接合が無いので、二次元電子ガス（２ＤＥＧ）も不活性化されている。

ソース電極１、ゲート電極２、及びドレイン電極３は、それぞれ、電子供給層１３上に配置されている。ソース電極１及びドレイン電極３は、電子供給層１３にオーム性接触が取られて接合しており、ゲート電極２は、ショットキー性接触が取られて電子供給層１３に接合している。また、電子供給層１３上において、ゲート電極２、ソース電極１およびドレイン電極３の設けられていない部分は、絶縁膜２１（例示；ＳｉＮ膜）により覆われている。絶縁膜２１は、素子間分離メサにおいて剥き出しとなったチャネル層１２の一部にも設けられている。

配線層１７は、素子間分離メサにおいて、絶縁膜２１上を介してチャネル層１２上似設けられている。配線層１７は、例えば、金などの導電性の良好な金属により形成される。配線層１７は、ゲート電極２とドレイン電極３とにそれぞれ接続されるように、パターニングされている。

貫通電極１８は、基板１０の裏面側と、チャネル層１２とを貫通する様に設けられている。本実施形態においては、素子間分離メサの領域に設けられ、チャネル層１２上で受け電極１９に接続されている。受け電極１９は、ソース電極１に接続されており、これによって貫通電極１８はソース電極１８に電気的に接続されている。

絶縁化領域１５は、素子間分離メサに対応する領域において、チャネル層１２の下側界面を含む領域に設けられている。本実施形態では、バッファ層１１を含み、バッファ層１１−チャネル層１２の界面、及びバッファ層１１−基板１０界面を含む様に設けられている。尚、バッファ層１１は、チャネル層１２と比較して十分に薄いので、バッファ層１１は実質的にチャネル層１２−基板１０界面であると捉えることができる。従って本明細書では、以下の説明において、バッファ層１１部分を、チャネル層１２−基板１０界面と記載することがある。このような位置に絶縁化領域１５が設けられていることにより、チャネル層１２−基板１０界面部分では、貫通電極１８の周囲が絶縁化領域１５によって取囲まれていることになる。また、絶縁化領域１５は、素子間分離メサ上の配線１７の下部にあたる領域にも配置されていることになる。

上述のような構成を有する半導体装置１は、例えば以下の様にして製造することができる。

まず、基板１０上に、例えば分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）成長法や有機金属気相エピタキシ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ：ＭＯＶＰＥ）成長法等によって、アンドープＡｌＮからなるバッファ層１１（膜厚２０ｎｍ）、アンドープのＧａＮチャネル層１２（膜厚２μｍ）、及びアンドープＡｌＧａＮからなるＡｌＧａＮ電子供給層１３（膜厚２５ｎｍ）をこの順で堆積させる。

この時、チャネル層１２の成長初期において結晶欠陥などが生じることにより、チャネル層１２の下側界面部分には、意図しない導電層１６（図５参照）が形成されることになる。

次いでＡｌＧａＮ電子供給層１３上に、プラズマＣＶＤ法等により、絶縁膜２１としてのＳｉＮ膜２１（６０ｎｍ）を形成する。

続いて、素子間分離メサ形成予定の領域において、絶縁膜膜２１と電子供給層１３とをエッチングして、チャネル層１２を露出させる。これにより、素子間分離メサが形成される。素子間分離メサが形成されることにより、チャネル層１２の２ＤＥＧが不活性化される。

次いで、この領域（素子間分離メサ）において、チャネル層１２と基板１０との界面部分まで到達する深さまで、ドーパントをイオン注入する。この時のドーパントとしては、例えば、窒素イオンが用いられる。このイオン注入により、素子間分離メサに対応する位置では、絶縁化領域１５が形成され、導電層１６は消滅する。尚、イオン注入される範囲は、基板１０とチャネル層１２との界面を含み、０．２ｕｍ以上あることが好ましい。このイオン注入は、少なくとも配線がある領域の下に存在する前記導電層を絶縁化すれば高周波利得が改善されるため、３族窒化物半導体表面側から行えばよい。より好ましくは、基板側からもイオン注入を行い、能動素子（ゲート電極、ソース電極、ドレイン電極）の下にある導電層をも絶縁化すると、高周波特性はさらに改善される。

次いで、ソース電極１及びドレイン電極３を形成する。具体的には、ソース電極１及びドレイン電極３を形成する予定の領域において、電子供給層１３上に設けられた絶縁膜２１の一部を、フォトレジストを用いたフォトリソグラフィ技術により除去し、電子供給層１３を露出させる。そして、例えばＴｉ／Ａｌ等の金属を蒸着することにより、ソース電極１およびドレイン電極３を形成する。更に、例えば６５０℃の温度でアニールを行うことにより、ソース電極１及びドレイン電極３のそれぞれを、３族窒化物半導体層（１２、１３）とオーム性接触させる。

次いで、ゲート電極２を形成する。具体的には、ゲート電極２形成予定の領域において、絶縁膜２１の一部を、フォトレジストを用いたフォトリソグラフィ技術により除去し、電子供給層１３を露出させる。露出したＡｌＧａＮ電子供給層１３上に、例えばＮｉ／Ａｕ等のゲート金属を蒸着して、３族窒化物半導体層（１２、１３）とショットキー性接触したゲート電極２を形成する。尚、本実施例では矩形ゲート電極構造について説明するが、例えば電子線描画技術を用いて形成したＴ字型やＹ字型またはマッシュルーム型構造を採用してもよい。

次いで、貫通電極１８を形成する。具体的には、基板１０の裏面側から、ドライエッチング法等によって、受け電極１９まで到達する貫通孔を形成する。そして、スパッタ法やめっき法等により、基板裏面と貫通孔の側面を金などの金属で被覆する。これにより、貫通電極１８が形成される。

また、配線層１７や受け電極１９に関しても、ソース電極１、ゲート電極２、ドレイン電極３の形成法と同様に、リソグラフィ技術を用いて形成させることができる。このようにして図５に示した半導体装置１が製造される。

以上説明した様に、本実施形態に係る半導体装置１によれば、貫通電極１８の周囲における導電層１６は、絶縁化領域１５によって絶縁化されている。従って、貫通電極１８に導電層１６が電気的に接続されることが無く、導電層１６が抵抗となって高周波特性を劣化させることがない。

実際に、本発明者らが本実施形態で説明した半導体装置１について、最大安定化利得（ＭＳＧ）と動作周波数との関係を、１００ＭＨｚから４０ＧＨｚ間で測定した所、図６に示される結果が得られた。図６において、点線は、貫通電極１８を設けた場合（本実施形態で説明した半導体装置）の結果であり、実線は、貫通電極１８を設けなかった場合の結果である。図６に示されるとおり、貫通電極１８を設けた場合と設けなかった場合とで、利得に差は殆ど無かった。すなわち、図３の従来例のように、貫通電極１８を設けた場合に高周波帯で利得が減少するような挙動は示さなかった。このことから、貫通電極１８の周囲に絶縁化領域１５を設けることによって、高周波特性の劣化が抑制できることが確認された。

また、配線層１７のうち、素子間分離メサに形成された部分については、配線層１７の下部における導電層１６が、絶縁化領域１５によって絶縁されている。これにより、配線層１７の下部に寄生容量が生じない。結果として、高周波特性の劣化が抑制される。すなわち、本実施形態では、貫通電極１８を設けた場合の例について説明したが、貫通電極の有無に関わらず、配線層１７の下部の一部にでも絶縁化領域１５が設けられていれば、高周波特性の改善という作用を奏することができる。

（第２の実施形態）
続いて、第２の実施形態について説明する。図７は、本実施形態に係る半導体装置の構造を示す概略断面図である。この半導体装置１は、第１の実施形態と比較して、絶縁化領域１５がトレンチ２０により形成されている点で異なっている。絶縁化領域１５以外の点については、第１の実施形態と同様の構造とすることができるので、説明を省略する。

トレンチ２０は、貫通電極１８を基板平面に平行な方向で取囲む様に設けられており、主面側から裏面側に向かって、基板１０まで到達するように延びている。尚、トレンチ内部は、間隙であってもよいし、絶縁体が埋めこまれていてもよい。

このようなトレンチ２０は、素子間分離メサを形成した後に、ドライエッチング法等によって、形成することができる。

本実施形態に依れば、トレンチ２０によって、貫通電極１８が導電層１６と電気的に隔離されている。従って、第１の実施形態と同様に、導電層１６が抵抗となり、高周波特性を劣化することを防止できる。

（第３の実施形態）
図８を参照して、第３の実施形態について説明する。

図８に示されるように、本実施形態にかかる半導体装置１においては、第２の実施形態と比較して、トレンチ２０が基板の主面側からではなく、裏面側から延びている点で異なっている。トレンチ２０の位置以外の点については、第２の実施形態と同様であるので説明を省略する。

トレンチ２０は、貫通電極１８の周囲を取囲むように、基板１０の裏面側から、ＧａＮチャネル層１２に達するまで延びている。このトレンチは、基板１０の裏面側から、ドライエッチング法等によってチャネル層１２に到達する深さまで基板１０、バッファ層１１を除去することで形成できる。

本実施形態に依れば、貫通電極１８の周りがトレンチ２０で囲まれているため、記述の実施形態と同様、高周波特性の劣化が抑制される。

また、基板１０の裏面側からトレンチ２０が延びているので、ソース電極１、ゲート電極２などの主面側に対する処理工程が煩雑になることを防止できる。また、ドライエッチング時に、主面側へダメージを与えてしまうことも無い。従って、製造工程を簡略化し易い。

以上、第１〜３の実施形態について説明したが、これらは矛盾の無い範囲で組み合わせてもよい。例えば、絶縁化領域１５を形成するにあたっては、イオン注入を行った上で更にトレンチ２０を設けてもよい。このようにしても、既述の高周波特性の改善が見こまれることは、当業者にとって自明的である。

従来のＧａＡｓ系化合物半導体ＦＥＴの構成を模式的に示す断面図である。 従来の３族窒化物半導体ＦＥＴの構成を模式的に示す断面図である。 従来の３族窒化物半導体ＦＥＴの利得と周波数との関係を示したグラフである。 従来のＧａＡｓ系化合物半導体ＦＥＴの利得と周波数との関係を示したグラフである。 第１の実施形態の半導体装置の構成を模式的に示す断面図である。 第１の実施形態の半導体装置の利得と周波数との関係を示したグラフである。 第２の実施形態の半導体装置を模式的に示す断面図である。 第３の実施形態の半導体装置を模式的に示す断面図である。

符号の説明

１ ソース電極
２ ゲート電極
３ ドレイン電極
１０ 基板
１１ バッファ層
１２ ＧａＮチャネル層
１３ ＡｌＧａＮ電子供給層
１５ 絶縁化領域
１６ 導電層
１７ 配線
１８ 貫通電極
１９ 受け電極
２０ トレンチ
２１ ＳｉＮ膜
１１１ ゲート電極
１１２ ソース電極
１１３ ドレイン電極
１０１ 基板
１０２ バッファ層
１０３ ＧａＮチャネル層
１０４ ＡｌＧａＮ電子供給層
１０６ ＳｉＮ膜
１２１ 配線
１３０ 受け電極
１３１ 貫通電極
２１１ ゲート電極
２１２ ソース電極
２１３ ドレイン電極
２０１ 基板
２０２ バッファ層
２０３ ＧａＮチャネル層
２０４ ＡｌＧａＮ電子供給層
２０６ ＳｉＮ膜
２２１ 配線
２３０ 受け電極
２３１ 貫通電極

Claims (19)

1. 基板の主面上に、エピタキシャル成長により形成された３族窒化物半導体層と、
   前記３族窒化物半導体層上に配置された能動素子と、
   絶縁性であり、前記３族窒化物半導体層と前記基板との界面の少なくとも一部を含むように設けられた絶縁化領域と、
   を具備する
   半導体装置。
2. 請求項１に記載された半導体装置であって、
   前記能動素子は、
   ３族窒化物半導体層上に配置されたソース電極及びドレイン電極と、
   前記ソース電極及び前記ドレイン電極の間に配置されたゲート電極と、を備える
   半導体装置。
3. 請求項１又は２に記載された半導体装置であって、
   更に、
   前記基板及び前記３族窒化物半導体層を貫通する様に設けられた貫通電極
   を具備し、
   前記絶縁化領域は、前記貫通電極を、基板平面に平行な方向で取囲む様に設けられている
   半導体装置。
4. 請求項１乃至３のいずれかに記載された半導体装置であって、
   前記絶縁化領域は、ドーパントが注入されることで絶縁性となった領域である
   半導体装置。
5. 請求項１乃至３のいずれかに記載された半導体装置であって、
   前記絶縁化領域は、前記基板の主面側から裏面側ヘ向かって延びるトレンチである
   半導体装置。
6. 請求項１乃至３のいずれかに記載された半導体装置であって、
   前記絶縁化領域は、前記基板の裏面側から主面側へ向かって延びるトレンチである
   半導体装置。
7. 請求項１乃至６のいずれかに記載された半導体装置であって、
   更に、
   前記３族窒化物半導体層上には配線が設けられており、
   前記絶縁化領域は、前記配線の下部に対応する位置を含む様に設けられている
   半導体装置。
8. 請求項１乃至７のいずれかに記載された半導体装置であって、
   前記３族窒化物半導体層と前記基板との間には、バッファ層が設けられている
   半導体装置。
9. 請求項８に記載された半導体装置であって、
   前記絶縁化領域は、前記基板と前記バッファ層との界面、及び前記バッファ層と前記３族窒化物半導体層層との界面を含むように設けられている
   半導体装置。
10. 請求項８又は９に記載された半導体装置であって、
    前記バッファ層は、ＡｌＮ層であり、
    前記３族窒化物半導体層は、
    前記バッファ層上に、前記バッファ層と接して形成されたＧａＮ層と、
    前記ＧａＮ層上に、前記ＧａＮ層に接して形成されたＡｌＧａＮ層と、を含む
    半導体装置。
11. 基板の主面上に、エピタキシャル成長により、３族窒化物半導体層を形成する３族窒化物半導体層形成工程と、
    前記３族窒化物半導体層と前記基板との界面の少なくとも一部を含む領域を絶縁化して、絶縁化領域を形成する絶縁化領域形成工程と、
    前記３族窒化物半導体層上に、ゲート電極、ドレイン電極、及びソース電極を形成する電極形成工程と、
    を具備する
    半導体装置の製造方法。
12. 請求項１１に記載された半導体装置の製造方法であって、
    更に、
    前記基板及び前記３族窒化物半導体層を貫通する様に、貫通電極を形成する工程と、
    を具備し、
    前記絶縁化領域形成工程において、前記貫通電極又は前記貫通電極が形成される予定の領域を、基板平面に平行な方向で取囲む様に、前記絶縁化領域を形成する
    半導体装置の製造方法。
13. 請求項１２に記載された半導体装置の製造方法であって、
    前記絶縁化領域形成工程において、前記基板の主面側から前記３族窒化物半導体層と前記基板との界面まで延びるトレンチを形成することで、前記絶縁化領域を形成する
    半導体装置の製造方法。
14. 請求項１２に記載された半導体装置の製造方法であって、
    前記絶縁化領域形成工程において、前記基板の裏面側から前記３族窒化物半導体層と前記基板との界面まで延びるトレンチを形成することで、前記絶縁化領域を形成する
    半導体装置の製造方法。
15. 請求項１１又は１２に記載された半導体装置の製造方法であって、
    前記絶縁化領域形成工程において、ドーパントをイオン注入することで、前記絶縁化領域を形成する
    半導体装置の製造方法。
16. 請求項１１に記載された半導体装置の製造方法であって、
    更に、
    前記３族窒化物半導体層上に配線層を形成する工程、
    を具備し、
    前記絶縁化領域形成工程において、少なくとも、前記配線層の下部に対応する領域を絶縁化することで、前記絶縁化領域を形成する
    半導体装置の製造方法。
17. 請求項１１乃至１６のいずれかに記載された半導体装置の製造方法であって、
    更に、
    前記基板上に、バッファ層を形成する工程、
    を具備し、
    前記３族窒化物半導体層形成工程において、前記３族窒化物半導体層は、前記バッファ層を介して前記基板上に形成される
    半導体装置の製造方法。
18. 請求項１７に記載された半導体装置の製造方法であって、
    前記絶縁化領域形成工程において、前記絶縁化領域は、前記基板と前記バッファ層との界面、及び前記バッファ層と前記３族窒化物半導体層層との界面を含むように形成される
    半導体装置の製造方法。
19. 請求項１７又は１８に記載された半導体装置の製造方法であって、
    前記バッファ層は、ＡｌＮ層であり、
    前記３族窒化物半導体層形成工程は、
    前記バッファ層上に、前記バッファ層と接するようにＧａＮ層を形成する工程と、
    前記ＧａＮ層上に、前記ＧａＮ層に接するようにＡｌＧａＮ層を形成する工程と、を含む
    半導体装置の製造方法。

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