JP2003142501A - ＧａＮ系電界効果トランジスタ及びその製造方法 - Google Patents
ＧａＮ系電界効果トランジスタ及びその製造方法Info
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- JP2003142501A JP2003142501A JP2001334718A JP2001334718A JP2003142501A JP 2003142501 A JP2003142501 A JP 2003142501A JP 2001334718 A JP2001334718 A JP 2001334718A JP 2001334718 A JP2001334718 A JP 2001334718A JP 2003142501 A JP2003142501 A JP 2003142501A
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 良好なパワー特性を実現すると共に、その製
造プロセスを簡略化してコスト低減を達成することがで
きるＧａＮ系ＦＥＴ及びその製造方法を提供することを
目的とする。 【解決手段】 厚さ５０ｎｍ程度のサファイア基板１０
上にｎ型ＧａＮ電子走行層１４及びＡｌ0.2Ｇａ0.8Ｎ電
子供給層１６が形成され、これらを挟んでｎ+ 型ＧａＮ
コンタクト領域２４ａ、２４ｂが形成されている。全面
的に形成された厚さ３０００ｎｍ程度のポリイミド層間
絶縁膜２８に開口されたコンタクトホールを介して、Ｔ
ａＳｉ／Ａｕ層からなるソース電極３２ａ及びドレイン
電極３２ｂがｎ+ 型ＧａＮコンタクト領域２４ａ、２４
ｂにオーミック接続し、同じＴａＳｉ／Ａｕ層からなる
ゲート電極３２ｃがＳｉＯ2ゲート絶縁膜２６に接触し
ている。これらの電極の厚さはポリイミド層間絶縁膜２
８よりも厚い５０００ｎｍ程度である。
造プロセスを簡略化してコスト低減を達成することがで
きるＧａＮ系ＦＥＴ及びその製造方法を提供することを
目的とする。 【解決手段】 厚さ５０ｎｍ程度のサファイア基板１０
上にｎ型ＧａＮ電子走行層１４及びＡｌ0.2Ｇａ0.8Ｎ電
子供給層１６が形成され、これらを挟んでｎ+ 型ＧａＮ
コンタクト領域２４ａ、２４ｂが形成されている。全面
的に形成された厚さ３０００ｎｍ程度のポリイミド層間
絶縁膜２８に開口されたコンタクトホールを介して、Ｔ
ａＳｉ／Ａｕ層からなるソース電極３２ａ及びドレイン
電極３２ｂがｎ+ 型ＧａＮコンタクト領域２４ａ、２４
ｂにオーミック接続し、同じＴａＳｉ／Ａｕ層からなる
ゲート電極３２ｃがＳｉＯ2ゲート絶縁膜２６に接触し
ている。これらの電極の厚さはポリイミド層間絶縁膜２
８よりも厚い５０００ｎｍ程度である。
Description
【０００１】
【発明の属する技術分野】本発明はＧａＮ系ＦＥＴ（Fi
eld Effect Transistor；電界効果トランジスタ）及び
その製造方法に関するものである。
eld Effect Transistor；電界効果トランジスタ）及び
その製造方法に関するものである。
【０００２】
【従来の技術】ＧａＮやＡｌＧａＮ等のワイドギャップ
半導体を用いたＧａＮ系ＦＥＴは、従来のＳｉやＧａＡ
ｓ等を用いたＦＥＴに比べ、動作時のオン抵抗が１桁以
上も小さく、高温、高耐圧、大電流動作が可能となるこ
とから、特に大電力用のパワーデバイスとして注目され
ている。以下、従来のＧａＮ系ＦＥＴの製造方法の一例
を、図１２〜図２２を用いて説明する。
半導体を用いたＧａＮ系ＦＥＴは、従来のＳｉやＧａＡ
ｓ等を用いたＦＥＴに比べ、動作時のオン抵抗が１桁以
上も小さく、高温、高耐圧、大電流動作が可能となるこ
とから、特に大電力用のパワーデバイスとして注目され
ている。以下、従来のＧａＮ系ＦＥＴの製造方法の一例
を、図１２〜図２２を用いて説明する。
【０００３】先ず、サファイア基板５０上に、アンドー
プＧａＮ層５２、Ｓｉ不純物がドープされたｎ型ＧａＮ
チャネル層５４、及びＳｉ不純物が高濃度にドープされ
たｎ型ＧａＮコンタクト領域５６を順に結晶成長する。
続いて、このｎ型ＧａＮコンタクト領域５６上にＳｉＯ
2膜５８を形成した後、このＳｉＯ2膜５８をリソグラフ
ィ技術とエッチング技術を用いて所定の形状にパターニ
ングする（図１２参照）。
プＧａＮ層５２、Ｓｉ不純物がドープされたｎ型ＧａＮ
チャネル層５４、及びＳｉ不純物が高濃度にドープされ
たｎ型ＧａＮコンタクト領域５６を順に結晶成長する。
続いて、このｎ型ＧａＮコンタクト領域５６上にＳｉＯ
2膜５８を形成した後、このＳｉＯ2膜５８をリソグラフ
ィ技術とエッチング技術を用いて所定の形状にパターニ
ングする（図１２参照）。
【０００４】次いで、パターニングされたＳｉＯ2膜５
８をマスクとして、ｎ型ＧａＮコンタクト領域５６、ｎ
型ＧａＮチャネル層５４、及びアンドープＧａＮ層５２
の一部を順に選択的にエッチング除去して、アンドープ
ＧａＮ層５２表面を露出させる。こうしてメサ形状に加
工し、ＧａＮ系ＦＥＴの素子間分離を行う（図１３参
照）。
８をマスクとして、ｎ型ＧａＮコンタクト領域５６、ｎ
型ＧａＮチャネル層５４、及びアンドープＧａＮ層５２
の一部を順に選択的にエッチング除去して、アンドープ
ＧａＮ層５２表面を露出させる。こうしてメサ形状に加
工し、ＧａＮ系ＦＥＴの素子間分離を行う（図１３参
照）。
【０００５】次いで、ＳｉＯ2膜５８をエッチング除去
した後、露出したアンドープＧａＮ層５２及びｎ型Ｇａ
Ｎコンタクト領域５６等の全面にＳｉＯ2膜６０を形成
する。そして、このＳｉＯ2膜６０をリソグラフィ技術
とエッチング技術を用いて選択的にエッチング除去し、
ｎ型ＧａＮコンタクト領域５６を露出させる（図１４参
照）。
した後、露出したアンドープＧａＮ層５２及びｎ型Ｇａ
Ｎコンタクト領域５６等の全面にＳｉＯ2膜６０を形成
する。そして、このＳｉＯ2膜６０をリソグラフィ技術
とエッチング技術を用いて選択的にエッチング除去し、
ｎ型ＧａＮコンタクト領域５６を露出させる（図１４参
照）。
【０００６】次いで、ＳｉＯ2膜６０をマスクとして、
露出したｎ型ＧａＮコンタクト領域５６をエッチング除
去し、ｎ型ＧａＮチャネル層５４表面を露出させると共
に、ｎ型ＧａＮコンタクト領域５６を相対する２つのｎ
型ＧａＮコンタクト領域５６ａ、５６ｂに分離する（図
１５参照）。次いで、ＳｉＯ2膜６０をエッチング除去
した後、露出したアンドープＧａＮ層５２、ｎ型ＧａＮ
チャネル層５４、及びｎ型ＧａＮコンタクト領域５６
ａ、５６ｂの全面に、ＳｉＯ2膜６２を形成する（図１
６参照）。
露出したｎ型ＧａＮコンタクト領域５６をエッチング除
去し、ｎ型ＧａＮチャネル層５４表面を露出させると共
に、ｎ型ＧａＮコンタクト領域５６を相対する２つのｎ
型ＧａＮコンタクト領域５６ａ、５６ｂに分離する（図
１５参照）。次いで、ＳｉＯ2膜６０をエッチング除去
した後、露出したアンドープＧａＮ層５２、ｎ型ＧａＮ
チャネル層５４、及びｎ型ＧａＮコンタクト領域５６
ａ、５６ｂの全面に、ＳｉＯ2膜６２を形成する（図１
６参照）。
【０００７】次いで、ＳｉＯ2膜６２上にレジスト膜を
塗布した後、リソグラフィ技術を用いてパターニング
し、所定の形状のレジストパターン６４を形成する。そ
して、このレジストパターン６４をマスクとして、Ｓｉ
Ｏ2膜６２を選択的にエッチング除去し、ｎ型ＧａＮコ
ンタクト領域５６ａ、５６ｂが露出するコンタクトホー
ル６６ａ、６６ｂをそれぞれ開口する（図１７参照）。
塗布した後、リソグラフィ技術を用いてパターニング
し、所定の形状のレジストパターン６４を形成する。そ
して、このレジストパターン６４をマスクとして、Ｓｉ
Ｏ2膜６２を選択的にエッチング除去し、ｎ型ＧａＮコ
ンタクト領域５６ａ、５６ｂが露出するコンタクトホー
ル６６ａ、６６ｂをそれぞれ開口する（図１７参照）。
【０００８】次いで、レジストパターン６４及びコンタ
クトホール６６ａ、６６ｂ内のｎ型ＧａＮコンタクト領
域５６ａ、５６ｂの全面に、Ａｕ及びＴａＳｉを順に蒸
着して積層し、ＴａＳｉ／Ａｕ層６８を形成すると共
に、このＴａＳｉ／Ａｕ層６８によってコンタクトホー
ル６６ａ、６６ｂ内を充填する（図１８参照）。次い
で、リフトオフ（Lift-off）法を用いて、レジストパタ
ーン６４をその上に形成しているＴａＳｉ／Ａｕ層６８
と一緒に剥離除去すると共に、コンタクトホール６６
ａ、６６ｂ内のｎ型ＧａＮコンタクト領域５６ａ、５６
ｂ上に形成しているＴａＳｉ／Ａｕ層６８を残存させ
る。こうして、コンタクトホール６６ａ、６６ｂを介し
てｎ型ＧａＮコンタクト領域５６ａ、５６ｂにそれぞれ
オーミック接続するＴａＳｉ／Ａｕ層６８からなるソー
ス電極６８ａ及びドレイン電極６８ｂを形成する（図１
９参照）。
クトホール６６ａ、６６ｂ内のｎ型ＧａＮコンタクト領
域５６ａ、５６ｂの全面に、Ａｕ及びＴａＳｉを順に蒸
着して積層し、ＴａＳｉ／Ａｕ層６８を形成すると共
に、このＴａＳｉ／Ａｕ層６８によってコンタクトホー
ル６６ａ、６６ｂ内を充填する（図１８参照）。次い
で、リフトオフ（Lift-off）法を用いて、レジストパタ
ーン６４をその上に形成しているＴａＳｉ／Ａｕ層６８
と一緒に剥離除去すると共に、コンタクトホール６６
ａ、６６ｂ内のｎ型ＧａＮコンタクト領域５６ａ、５６
ｂ上に形成しているＴａＳｉ／Ａｕ層６８を残存させ
る。こうして、コンタクトホール６６ａ、６６ｂを介し
てｎ型ＧａＮコンタクト領域５６ａ、５６ｂにそれぞれ
オーミック接続するＴａＳｉ／Ａｕ層６８からなるソー
ス電極６８ａ及びドレイン電極６８ｂを形成する（図１
９参照）。
【０００９】次いで、ＳｉＯ2膜６２並びにソース電極
６８ａ及びドレイン電極６８ｂの全面にレジスト膜を塗
布した後、リソグラフィ技術を用いてパターニングし、
ｎ型ＧａＮチャネル層５４上に位置するＳｉＯ2膜６２
が露出するレジストパターン７０を形成する。そして、
このレジストパターン７０をマスクとして、露出したＳ
ｉＯ2膜６２を選択的にエッチング除去し、ｎ型ＧａＮ
コンタクト領域５６ａ、５６ｂ間に挟まれたｎ型ＧａＮ
チャネル層５４が露出するコンタクトホール７２を開口
する（図２０参照）。
６８ａ及びドレイン電極６８ｂの全面にレジスト膜を塗
布した後、リソグラフィ技術を用いてパターニングし、
ｎ型ＧａＮチャネル層５４上に位置するＳｉＯ2膜６２
が露出するレジストパターン７０を形成する。そして、
このレジストパターン７０をマスクとして、露出したＳ
ｉＯ2膜６２を選択的にエッチング除去し、ｎ型ＧａＮ
コンタクト領域５６ａ、５６ｂ間に挟まれたｎ型ＧａＮ
チャネル層５４が露出するコンタクトホール７２を開口
する（図２０参照）。
【００１０】次いで、レジストパターン７０及びコンタ
クトホール７２内のｎ型ＧａＮチャネル層５４の全面
に、Ｐｔ及びＡｕを順に蒸着して積層し、Ａｕ／Ｐｔ層
７４を形成すると共に、このＡｕ／Ｐｔ層７４によって
コンタクトホール７２内を充填する（図２１参照）。
クトホール７２内のｎ型ＧａＮチャネル層５４の全面
に、Ｐｔ及びＡｕを順に蒸着して積層し、Ａｕ／Ｐｔ層
７４を形成すると共に、このＡｕ／Ｐｔ層７４によって
コンタクトホール７２内を充填する（図２１参照）。
【００１１】次いで、リフトオフ法を用いて、レジスト
パターン７０をその上に形成しているＡｕ／Ｐｔ層７４
と一緒に剥離除去すると共に、コンタクトホール７２内
のｎ型ＧａＮチャネル層５４上に形成しているＡｕ／Ｐ
ｔ層７４を残存させる。こうして、コンタクトホール７
２を介してｎ型ＧａＮチャネル層５４にショットキー接
続するＡｕ／Ｐｔ層７４からなるゲート電極７４ａを形
成する（図２２参照）。このようにして、ＧａＮ系ＦＥ
Ｔを作製する。
パターン７０をその上に形成しているＡｕ／Ｐｔ層７４
と一緒に剥離除去すると共に、コンタクトホール７２内
のｎ型ＧａＮチャネル層５４上に形成しているＡｕ／Ｐ
ｔ層７４を残存させる。こうして、コンタクトホール７
２を介してｎ型ＧａＮチャネル層５４にショットキー接
続するＡｕ／Ｐｔ層７４からなるゲート電極７４ａを形
成する（図２２参照）。このようにして、ＧａＮ系ＦＥ
Ｔを作製する。
【００１２】
【発明が解決しようとする課題】上記のように従来のＧ
ａＮ系ＦＥＴの製造方法においては、ｎ型ＧａＮコンタ
クト領域５６ａ、５６ｂにそれぞれオーミック接続する
ソース電極６８ａ及びドレイン電極６８ｂ並びにｎ型Ｇ
ａＮチャネル層５４にショットキー接続するゲート電極
７４ａを形成する際に、何れも場合もリフトオフ法を用
いているため、これらソース電極６８ａ及びドレイン電
極６８ｂ並びにゲート電極７４ａの厚さは２〜３μｍ程
度となり、それ以上に厚くすることは困難である。それ
故、特に大面積デバイスを作製する場合に、電極抵抗を
十分に小さくすることができず、良好なパワー特性を実
現することが困難であるという問題があった。
ａＮ系ＦＥＴの製造方法においては、ｎ型ＧａＮコンタ
クト領域５６ａ、５６ｂにそれぞれオーミック接続する
ソース電極６８ａ及びドレイン電極６８ｂ並びにｎ型Ｇ
ａＮチャネル層５４にショットキー接続するゲート電極
７４ａを形成する際に、何れも場合もリフトオフ法を用
いているため、これらソース電極６８ａ及びドレイン電
極６８ｂ並びにゲート電極７４ａの厚さは２〜３μｍ程
度となり、それ以上に厚くすることは困難である。それ
故、特に大面積デバイスを作製する場合に、電極抵抗を
十分に小さくすることができず、良好なパワー特性を実
現することが困難であるという問題があった。
【００１３】また、ソース電極６８ａ及びドレイン電極
６８ｂとゲート電極７４ａとをそれぞれ異なる電極材料
を用いて別々に形成する必要があるため、リフトオフ法
を行うためのフォトリソグラフィ工程、エッチング工
程、及び蒸着工程等を繰り返す必要があり、工程の煩雑
化によるコストの上昇を招いているという問題もあっ
た。
６８ｂとゲート電極７４ａとをそれぞれ異なる電極材料
を用いて別々に形成する必要があるため、リフトオフ法
を行うためのフォトリソグラフィ工程、エッチング工
程、及び蒸着工程等を繰り返す必要があり、工程の煩雑
化によるコストの上昇を招いているという問題もあっ
た。
【００１４】また、高硬度のサファイア基板５０を用い
ているため、ウェーハプロセスの最終工程であるダイシ
ング工程において、良好にチップを切り出すことが困難
であるという問題があった。更に、このサファイア基板
５０は放熱性が非常に悪いため、パワーデバイスとして
使用する際に発生した熱を充分に放熱することができ
ず、電極の劣化を招き、ドレイン耐圧やオン抵抗等の特
性に悪影響を及ぼすという問題もあった。なお、この問
題に対処するために、サファイア基板５０の代わりにシ
リコン基板を用いることが考えられるが、シリコン基板
上にＧａＮ層をエピタキシャル成長させる技術は現在の
ところ未だ確立されていない。
ているため、ウェーハプロセスの最終工程であるダイシ
ング工程において、良好にチップを切り出すことが困難
であるという問題があった。更に、このサファイア基板
５０は放熱性が非常に悪いため、パワーデバイスとして
使用する際に発生した熱を充分に放熱することができ
ず、電極の劣化を招き、ドレイン耐圧やオン抵抗等の特
性に悪影響を及ぼすという問題もあった。なお、この問
題に対処するために、サファイア基板５０の代わりにシ
リコン基板を用いることが考えられるが、シリコン基板
上にＧａＮ層をエピタキシャル成長させる技術は現在の
ところ未だ確立されていない。
【００１５】本発明は、上記問題点を考慮してなされた
ものであって、良好なパワー特性を実現すると共に、製
造プロセスを簡略化してコスト低減を達成することがで
きるＧａＮ系ＦＥＴ及びその製造方法を提供することを
目的とする。
ものであって、良好なパワー特性を実現すると共に、製
造プロセスを簡略化してコスト低減を達成することがで
きるＧａＮ系ＦＥＴ及びその製造方法を提供することを
目的とする。
【００１６】
【課題を解決するための手段】上記した目的を達成する
ために、本発明においては、ＧａＮ系半導体層からなる
チャネル層と、このチャネル層の両端に接触して設けら
れた２つのコンタクト領域と、チャネル層上に設けられ
たゲート電極と、２つのコンタクト領域上にそれぞれ設
けられたソース電極及びドレイン電極とを有するＧａＮ
系電界効果トランジスタであって、これらのゲート電
極、ソース電極、及びドレイン電極が、耐圧・耐熱性樹
脂から構成される絶縁膜によって互いに絶縁分離されて
いることを特徴とするＧａＮ系ＦＥＴが提供される。
ために、本発明においては、ＧａＮ系半導体層からなる
チャネル層と、このチャネル層の両端に接触して設けら
れた２つのコンタクト領域と、チャネル層上に設けられ
たゲート電極と、２つのコンタクト領域上にそれぞれ設
けられたソース電極及びドレイン電極とを有するＧａＮ
系電界効果トランジスタであって、これらのゲート電
極、ソース電極、及びドレイン電極が、耐圧・耐熱性樹
脂から構成される絶縁膜によって互いに絶縁分離されて
いることを特徴とするＧａＮ系ＦＥＴが提供される。
【００１７】また、本発明においては、上記のＧａＮ系
ＦＥＴにおいて、チャネル層が、バンドギャップが互い
に異なる電子供給層と電子走行層とのヘテロ接合構造を
なしており、このチャネル層とゲート電極との間に、ゲ
ート絶縁膜が設けられており、ゲート電極、ソース電
極、及びドレイン電極が同一の材料からなるＧａＮ系電
界効果トランジスタが提供される。
ＦＥＴにおいて、チャネル層が、バンドギャップが互い
に異なる電子供給層と電子走行層とのヘテロ接合構造を
なしており、このチャネル層とゲート電極との間に、ゲ
ート絶縁膜が設けられており、ゲート電極、ソース電
極、及びドレイン電極が同一の材料からなるＧａＮ系電
界効果トランジスタが提供される。
【００１８】また、本発明においては、基板上に、Ｇａ
Ｎ系半導体層からなるチャネル層を形成した後、このチ
ャネル層を挟む両端に２つのコンタクト領域を形成する
第１の工程と、これらチャネル層及び２つのコンタクト
領域の上に、耐圧・耐熱性樹脂から構成される絶縁膜を
形成する第２の工程と、この絶縁膜を選択的に除去して
２つのコンタクト領域が露出する２つのコンタクトホー
ルを開口した後、これら２つのコンタクトホール内に第
１の導電性材料を充填して、２つのコンタクト領域にそ
れぞれ接続する第１の導電性材料からなるソース電極及
びドレイン電極を形成すると共に、絶縁膜を選択的に除
去してチャネル層が露出するコンタクトホールを開口し
た後、このコンタクトホール内に第２の導電性材料を充
填して、チャネル層に接続する第２の導電性材料からな
るゲート電極を形成する第３の工程と、を有することを
特徴とするＧａＮ系電界効果トランジスタの製造方法が
提供される。
Ｎ系半導体層からなるチャネル層を形成した後、このチ
ャネル層を挟む両端に２つのコンタクト領域を形成する
第１の工程と、これらチャネル層及び２つのコンタクト
領域の上に、耐圧・耐熱性樹脂から構成される絶縁膜を
形成する第２の工程と、この絶縁膜を選択的に除去して
２つのコンタクト領域が露出する２つのコンタクトホー
ルを開口した後、これら２つのコンタクトホール内に第
１の導電性材料を充填して、２つのコンタクト領域にそ
れぞれ接続する第１の導電性材料からなるソース電極及
びドレイン電極を形成すると共に、絶縁膜を選択的に除
去してチャネル層が露出するコンタクトホールを開口し
た後、このコンタクトホール内に第２の導電性材料を充
填して、チャネル層に接続する第２の導電性材料からな
るゲート電極を形成する第３の工程と、を有することを
特徴とするＧａＮ系電界効果トランジスタの製造方法が
提供される。
【００１９】また、本発明においては、基板上に、バン
ドギャップが互いに異なる電子供給層と電子走行層との
ヘテロ接合構造をなすチャネル層を形成した後、このチ
ャネル層を挟む両端に２つのコンタクト領域を形成する
第１の工程と、チャネル層上に、ゲート絶縁膜を形成し
た後、チャネル層、ゲート絶縁膜、及び２つのコンタク
ト領域の上に、耐圧・耐熱性樹脂から構成される絶縁膜
を形成する第２の工程と、この絶縁膜を選択的に除去し
て２つのコンタクト領域及びゲート絶縁膜がそれぞれ露
出する３つのコンタクトホールを開口した後、これら３
つのコンタクトホール内のそれぞれに導電性材料を充填
して、２つのコンタクト領域にそれぞれ接続する導電性
材料からなるソース電極及びドレイン電極を形成すると
同時に、ゲート絶縁膜に接触する導電性材料からなるゲ
ート電極を形成する第３の工程と、を有することを特徴
とするＧａＮ系電界効果トランジスタの製造方法が提供
される。
ドギャップが互いに異なる電子供給層と電子走行層との
ヘテロ接合構造をなすチャネル層を形成した後、このチ
ャネル層を挟む両端に２つのコンタクト領域を形成する
第１の工程と、チャネル層上に、ゲート絶縁膜を形成し
た後、チャネル層、ゲート絶縁膜、及び２つのコンタク
ト領域の上に、耐圧・耐熱性樹脂から構成される絶縁膜
を形成する第２の工程と、この絶縁膜を選択的に除去し
て２つのコンタクト領域及びゲート絶縁膜がそれぞれ露
出する３つのコンタクトホールを開口した後、これら３
つのコンタクトホール内のそれぞれに導電性材料を充填
して、２つのコンタクト領域にそれぞれ接続する導電性
材料からなるソース電極及びドレイン電極を形成すると
同時に、ゲート絶縁膜に接触する導電性材料からなるゲ
ート電極を形成する第３の工程と、を有することを特徴
とするＧａＮ系電界効果トランジスタの製造方法が提供
される。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照しつつ説明する。図１（ａ）、（ｂ）
に示されるように、本実施形態に係るＨＥＭＴ（High E
lectron Mobility Transistor ；高電子移動度トランジ
スタ）構造のＧａＮ系ＦＥＴにおいては、例えば厚さ５
０ｎｍ程度のサファイア基板１０上に、厚さ２０００ｎ
ｍ程度のアンドープＧａＮ層１２、Ｓｉ不純物が２×１
０17ｃｍ-3程度の濃度にドープされた厚さ５０ｎｍ程度
のｎ型ＧａＮ電子走行層１４、及び厚さ３０ｎｍ程度の
Ａｌ0.2Ｇａ0.8Ｎ電子供給層１６が順に積層されてい
る。
て添付図面を参照しつつ説明する。図１（ａ）、（ｂ）
に示されるように、本実施形態に係るＨＥＭＴ（High E
lectron Mobility Transistor ；高電子移動度トランジ
スタ）構造のＧａＮ系ＦＥＴにおいては、例えば厚さ５
０ｎｍ程度のサファイア基板１０上に、厚さ２０００ｎ
ｍ程度のアンドープＧａＮ層１２、Ｓｉ不純物が２×１
０17ｃｍ-3程度の濃度にドープされた厚さ５０ｎｍ程度
のｎ型ＧａＮ電子走行層１４、及び厚さ３０ｎｍ程度の
Ａｌ0.2Ｇａ0.8Ｎ電子供給層１６が順に積層されてい
る。
【００２１】ここで、積層されてなるｎ型ＧａＮ電子走
行層１４とＡｌ0.2Ｇａ0.8Ｎ電子供給層１６とはヘテロ
接合構造となっているため、ｎ型ＧａＮ電子走行層１４
にはそれ自体の多数キャリアとしての電子の他に、Ａｌ
0.2Ｇａ0.8Ｎ電子供給層１６から接合界面近傍に供給さ
れた２次元電子ガスが存在する。これらのヘテロ接合構
造をなすｎ型ＧａＮ電子走行層１４とＡｌ0.2Ｇａ0.8Ｎ
電子供給層１６をまとめてｎ型チャネル層１８と呼ぶこ
とにする。そして、このｎ型チャネル層１８の平面形状
は、ゲート長となる図面の横方向の長さが例えば２μ
ｍ、ゲート幅となる図面の奥行き方向の長さが例えば２
０ｃｍとなっている。
行層１４とＡｌ0.2Ｇａ0.8Ｎ電子供給層１６とはヘテロ
接合構造となっているため、ｎ型ＧａＮ電子走行層１４
にはそれ自体の多数キャリアとしての電子の他に、Ａｌ
0.2Ｇａ0.8Ｎ電子供給層１６から接合界面近傍に供給さ
れた２次元電子ガスが存在する。これらのヘテロ接合構
造をなすｎ型ＧａＮ電子走行層１４とＡｌ0.2Ｇａ0.8Ｎ
電子供給層１６をまとめてｎ型チャネル層１８と呼ぶこ
とにする。そして、このｎ型チャネル層１８の平面形状
は、ゲート長となる図面の横方向の長さが例えば２μ
ｍ、ゲート幅となる図面の奥行き方向の長さが例えば２
０ｃｍとなっている。
【００２２】また、ｎ型チャネル層１８を挟んで両端
に、Ｓｉ不純物が２×１０19ｃｍ-3程度の高濃度にドー
プされたｎ+ 型ＧａＮコンタクト領域２４ａ、２４ｂが
アンドープＧａＮ層１２上に形成されている。そして、
ｎ型ＧａＮ電子走行層１４とｎ + 型ＧａＮコンタクト領
域２４ａ、２４ｂとが互いに接続されている。また、ｎ
+ 型ＧａＮコンタクト領域２４ａ、２４ｂ表面がその間
に挟まれているＡｌ0.2Ｇａ0.8Ｎ電子供給層１６表面よ
りも高くなっている。このため、Ａｌ0.2Ｇａ0. 8Ｎ電子
供給層１６は両側のｎ+ 型ＧａＮコンタクト領域２４
ａ、２４ｂよりも高さが低くなり、凹形状となってい
る。
に、Ｓｉ不純物が２×１０19ｃｍ-3程度の高濃度にドー
プされたｎ+ 型ＧａＮコンタクト領域２４ａ、２４ｂが
アンドープＧａＮ層１２上に形成されている。そして、
ｎ型ＧａＮ電子走行層１４とｎ + 型ＧａＮコンタクト領
域２４ａ、２４ｂとが互いに接続されている。また、ｎ
+ 型ＧａＮコンタクト領域２４ａ、２４ｂ表面がその間
に挟まれているＡｌ0.2Ｇａ0.8Ｎ電子供給層１６表面よ
りも高くなっている。このため、Ａｌ0.2Ｇａ0. 8Ｎ電子
供給層１６は両側のｎ+ 型ＧａＮコンタクト領域２４
ａ、２４ｂよりも高さが低くなり、凹形状となってい
る。
【００２３】また、凹形状をなしているＡｌ0.2Ｇａ0.8
Ｎ電子供給層１６表面及びその両側近傍のｎ+ 型ＧａＮ
コンタクト領域２４ａ、２４ｂ表面を被覆して、ＳｉＯ
2ゲート絶縁膜２６が形成されている。なお、このＳｉ
Ｏ2ゲート絶縁膜２６の代わりに、ＳｉＮ膜やＡｌＮ
膜、或いはポリイミド膜等からなるゲート絶縁膜を用い
てもよい。
Ｎ電子供給層１６表面及びその両側近傍のｎ+ 型ＧａＮ
コンタクト領域２４ａ、２４ｂ表面を被覆して、ＳｉＯ
2ゲート絶縁膜２６が形成されている。なお、このＳｉ
Ｏ2ゲート絶縁膜２６の代わりに、ＳｉＮ膜やＡｌＮ
膜、或いはポリイミド膜等からなるゲート絶縁膜を用い
てもよい。
【００２４】また、ｎ+ 型ＧａＮコンタクト領域２４
ａ、２４ｂ及びＳｉＯ2ゲート絶縁膜２６の全面には、
耐圧・耐熱性樹脂としてのポリイミドから構成されるポ
リイミド層間絶縁膜２８が厚さ３０００ｎｍ程度に形成
されている。そして、このポリイミド層間絶縁膜２８に
開口されたコンタクトホールを介して、ＳｉＯ2ゲート
絶縁膜２６との密着性が良好でｎ+ 型ＧａＮコンタクト
領域２４ａ、２４ｂとのコンタクト抵抗の小さい電極材
料であるＡｕ及びＴａＳｉが順に積層されたＴａＳｉ／
Ａｕ層からなるソース電極３２ａ及びドレイン電極３２
ｂがそれぞれｎ+型ＧａＮコンタクト領域２４ａ、２４
ｂにオーミック接続して形成されている。また、同じＴ
ａＳｉ／Ａｕ層からなるゲート電極３２ｃがＳｉＯ2ゲ
ート絶縁膜２６に接触して形成されている。
ａ、２４ｂ及びＳｉＯ2ゲート絶縁膜２６の全面には、
耐圧・耐熱性樹脂としてのポリイミドから構成されるポ
リイミド層間絶縁膜２８が厚さ３０００ｎｍ程度に形成
されている。そして、このポリイミド層間絶縁膜２８に
開口されたコンタクトホールを介して、ＳｉＯ2ゲート
絶縁膜２６との密着性が良好でｎ+ 型ＧａＮコンタクト
領域２４ａ、２４ｂとのコンタクト抵抗の小さい電極材
料であるＡｕ及びＴａＳｉが順に積層されたＴａＳｉ／
Ａｕ層からなるソース電極３２ａ及びドレイン電極３２
ｂがそれぞれｎ+型ＧａＮコンタクト領域２４ａ、２４
ｂにオーミック接続して形成されている。また、同じＴ
ａＳｉ／Ａｕ層からなるゲート電極３２ｃがＳｉＯ2ゲ
ート絶縁膜２６に接触して形成されている。
【００２５】ここで、ポリイミド層間絶縁膜２８によっ
て互いに絶縁分離されているソース電極３２ａ、ドレイ
ン電極３２ｂ、及びゲート電極３２ｃのそれぞれの厚さ
はポリイミド層間絶縁膜２８の厚さよりも厚くなり、例
えば５０００ｎｍ程度となっている。なお、ここで電極
材料として用いたＴａＳｉ／Ａｕ層の代わりに、例えば
ＷＳｉ／Ａｕ層やＴａＳｉ層やＷＳｉ層等を用いてもよ
い。
て互いに絶縁分離されているソース電極３２ａ、ドレイ
ン電極３２ｂ、及びゲート電極３２ｃのそれぞれの厚さ
はポリイミド層間絶縁膜２８の厚さよりも厚くなり、例
えば５０００ｎｍ程度となっている。なお、ここで電極
材料として用いたＴａＳｉ／Ａｕ層の代わりに、例えば
ＷＳｉ／Ａｕ層やＴａＳｉ層やＷＳｉ層等を用いてもよ
い。
【００２６】また、ポリイミド層間絶縁膜２８並びにソ
ース電極３２ａ、ドレイン電極３２ｂ、及びゲート電極
３２ｃの上には、例えば厚さ３０００ｎｍ程度のポリイ
ミド層間絶縁膜３６が全面的に形成されている。そし
て、このポリイミド層間絶縁膜３６に開口されたコンタ
クトホール３８を介してゲート電極３２ｃにオーミク接
続するＡｕ層からなる配線層４０が形成されている。
ース電極３２ａ、ドレイン電極３２ｂ、及びゲート電極
３２ｃの上には、例えば厚さ３０００ｎｍ程度のポリイ
ミド層間絶縁膜３６が全面的に形成されている。そし
て、このポリイミド層間絶縁膜３６に開口されたコンタ
クトホール３８を介してゲート電極３２ｃにオーミク接
続するＡｕ層からなる配線層４０が形成されている。
【００２７】また、図示は省略するが、本実施形態に係
るＨＥＭＴ構造のＧａＮ系ＦＥＴは、メサ・アイソレー
ションにより素子間分離されている。次に、本実施形態
に係るＨＥＭＴ構造のＧａＮ系ＦＥＴの製造方法につい
て説明する。先ず、厚さ４３０μｍ程度のサファイア基
板１０上に、例えば超真空成長装置を用いたＭＢＥ（Mo
lecular Beam Epitaxy；分子線エピタキシャル成長）法
又はＭＯＣＶＤ（Metal Organic Chemical Vapor Depos
ition ；有機金属化学気相成長）法により、例えばＴＭ
Ｇ（Ｇａ（ＣＨ3 ）3 ；トリメチルガリウム）及びＮＨ
3 を原料として、厚さ２０００ｎｍ程度のアンドープＧ
ａＮ層１２を結晶成長する。
るＨＥＭＴ構造のＧａＮ系ＦＥＴは、メサ・アイソレー
ションにより素子間分離されている。次に、本実施形態
に係るＨＥＭＴ構造のＧａＮ系ＦＥＴの製造方法につい
て説明する。先ず、厚さ４３０μｍ程度のサファイア基
板１０上に、例えば超真空成長装置を用いたＭＢＥ（Mo
lecular Beam Epitaxy；分子線エピタキシャル成長）法
又はＭＯＣＶＤ（Metal Organic Chemical Vapor Depos
ition ；有機金属化学気相成長）法により、例えばＴＭ
Ｇ（Ｇａ（ＣＨ3 ）3 ；トリメチルガリウム）及びＮＨ
3 を原料として、厚さ２０００ｎｍ程度のアンドープＧ
ａＮ層１２を結晶成長する。
【００２８】連続して、例えばＴＭＧ、ＮＨ3 、及びＳ
ｉＨ4 を原料として、Ｓｉ不純物を２×１０17ｃｍ-3程
度の濃度にドープした厚さ５０ｎｍ程度のｎ型ＧａＮ電
子走行層１４を結晶成長する。更に連続して、例えばＴ
ＭＡ（Ａｌ（ＣＨ3 ）3 ；トリメチルアルミニウム）及
びＮＨ3 を原料として、厚さ３０ｎｍ程度のＡｌ0.2Ｇ
ａ0.8Ｎ電子供給層１６を結晶成長する。こうして、ア
ンドープＧａＮ層１２、ｎ型ＧａＮ電子走行層１４、及
びＡｌ0.2Ｇａ0.8Ｎ電子供給層１６の積層構造を形成す
る。そのうち、ｎ型ＧａＮ電子走行層１４とＡｌ0.2Ｇ
ａ0.8Ｎ電子供給層１６とはヘテロ接合構造となり、ｎ
型チャネル層１８を構成する。
ｉＨ4 を原料として、Ｓｉ不純物を２×１０17ｃｍ-3程
度の濃度にドープした厚さ５０ｎｍ程度のｎ型ＧａＮ電
子走行層１４を結晶成長する。更に連続して、例えばＴ
ＭＡ（Ａｌ（ＣＨ3 ）3 ；トリメチルアルミニウム）及
びＮＨ3 を原料として、厚さ３０ｎｍ程度のＡｌ0.2Ｇ
ａ0.8Ｎ電子供給層１６を結晶成長する。こうして、ア
ンドープＧａＮ層１２、ｎ型ＧａＮ電子走行層１４、及
びＡｌ0.2Ｇａ0.8Ｎ電子供給層１６の積層構造を形成す
る。そのうち、ｎ型ＧａＮ電子走行層１４とＡｌ0.2Ｇ
ａ0.8Ｎ電子供給層１６とはヘテロ接合構造となり、ｎ
型チャネル層１８を構成する。
【００２９】続いて、このｎ型チャネル層１８のＡｌ
0.2Ｇａ0.8Ｎ電子供給層１６上に、例えば熱ＣＶＤ（Ch
emical Vapor Deposition ；化学的気相成長）法やプラ
ズマＣＶＤ法により、厚さ２００ｎｍのＳｉＯ2膜２０
を形成する。なお、このＳｉＯ2膜２０の代わりに、Ｓ
ｉＮ膜やＡｌＮ膜を形成してもよい（図２参照）。次い
で、ＳｉＯ2膜２０上にレジスト膜を塗布した後、リソ
グラフィ技術を用いてパターニングし、所定の形状のレ
ジストパターン２２を形成する（図３参照）。
0.2Ｇａ0.8Ｎ電子供給層１６上に、例えば熱ＣＶＤ（Ch
emical Vapor Deposition ；化学的気相成長）法やプラ
ズマＣＶＤ法により、厚さ２００ｎｍのＳｉＯ2膜２０
を形成する。なお、このＳｉＯ2膜２０の代わりに、Ｓ
ｉＮ膜やＡｌＮ膜を形成してもよい（図２参照）。次い
で、ＳｉＯ2膜２０上にレジスト膜を塗布した後、リソ
グラフィ技術を用いてパターニングし、所定の形状のレ
ジストパターン２２を形成する（図３参照）。
【００３０】次いで、レジストパターン２２をマスクと
して、例えばＢＨＦを用いたウエットエッチング法又は
ＣＦ4 を用いたドライエッチング法により、ＳｉＯ2膜
２０を選択的にエッチング除去して、所定の形状にパタ
ーニングする。その後、例えばアセトンやメタノールを
用いて又はＯ2アッシング法により、レジストパターン
２２を除去する。
して、例えばＢＨＦを用いたウエットエッチング法又は
ＣＦ4 を用いたドライエッチング法により、ＳｉＯ2膜
２０を選択的にエッチング除去して、所定の形状にパタ
ーニングする。その後、例えばアセトンやメタノールを
用いて又はＯ2アッシング法により、レジストパターン
２２を除去する。
【００３１】続いて、パターニングされたＳｉＯ2膜２
０をマスクとして、例えばメタン系ガスを用いたＥＣＲ
（Electron Cyclotron Resonance；電子サイクロトロン
共鳴）プラズマエッチング法又はＲＩＢＥ（Reactive I
on Beam Etching；反応性イオンビームエッチング）法
により、Ａｌ0.2Ｇａ0.8Ｎ電子供給層１６及びｎ型Ｇａ
Ｎ電子走行層１４を順に選択的にエッチング除去して、
アンドープＧａＮ層１２表面を露出させる。このとき、
Ａｌ0.2Ｇａ0.8Ｎ電子供給層１６及びｎ型ＧａＮ電子走
行層１４からなるｎ型チャネル層１８の平面形状はゲー
ト長となる図面の横方向の長さが２μｍ、ゲート幅とな
る図面の奥行き方向の長さが２０ｃｍとなるようにする
（図４参照）。
０をマスクとして、例えばメタン系ガスを用いたＥＣＲ
（Electron Cyclotron Resonance；電子サイクロトロン
共鳴）プラズマエッチング法又はＲＩＢＥ（Reactive I
on Beam Etching；反応性イオンビームエッチング）法
により、Ａｌ0.2Ｇａ0.8Ｎ電子供給層１６及びｎ型Ｇａ
Ｎ電子走行層１４を順に選択的にエッチング除去して、
アンドープＧａＮ層１２表面を露出させる。このとき、
Ａｌ0.2Ｇａ0.8Ｎ電子供給層１６及びｎ型ＧａＮ電子走
行層１４からなるｎ型チャネル層１８の平面形状はゲー
ト長となる図面の横方向の長さが２μｍ、ゲート幅とな
る図面の奥行き方向の長さが２０ｃｍとなるようにする
（図４参照）。
【００３２】次いで、レジストパターン２２をマスクと
して、露出したアンドープＧａＮ層１２上に、例えばＭ
ＢＥ法又はＭＯＣＶＤ法により、ＴＭＧ、ＮＨ3 、及び
ＳｉＨ4 を原料として、Ｓｉ不純物を２×１０19ｃｍ-3
程度の高濃度にドープしたｎ + 型ＧａＮコンタクト領域
２４ａ、２４ｂを選択的に結晶成長する。このとき、ｎ
+ 型ＧａＮコンタクト領域２４ａ、２４ｂ表面がこれら
の間に挟まれているｎ型チャネル層１８のＡｌ0.2Ｇａ
0.8Ｎ電子供給層１６表面よりも高くなるようにする
（図５参照）。
して、露出したアンドープＧａＮ層１２上に、例えばＭ
ＢＥ法又はＭＯＣＶＤ法により、ＴＭＧ、ＮＨ3 、及び
ＳｉＨ4 を原料として、Ｓｉ不純物を２×１０19ｃｍ-3
程度の高濃度にドープしたｎ + 型ＧａＮコンタクト領域
２４ａ、２４ｂを選択的に結晶成長する。このとき、ｎ
+ 型ＧａＮコンタクト領域２４ａ、２４ｂ表面がこれら
の間に挟まれているｎ型チャネル層１８のＡｌ0.2Ｇａ
0.8Ｎ電子供給層１６表面よりも高くなるようにする
（図５参照）。
【００３３】次いで、図示は省略するが、ＳｉＯ2膜２
０及びｎ+ 型ＧａＮコンタクト領域２４ａ、２４ｂの全
面に、例えばＳｉＯ2膜を形成した後、リソグラフィ技
術とエッチング技術を用いて所定の形状にパターニング
する。そして、このパターニングされたＳｉＯ2膜をマ
スクとして、ｎ+ 型ＧａＮコンタクト領域２４ａ、２４
ｂを選択的にエッチング除去して、メサ形状に加工し、
ＧａＮ系ＦＥＴの素子間分離を行う。
０及びｎ+ 型ＧａＮコンタクト領域２４ａ、２４ｂの全
面に、例えばＳｉＯ2膜を形成した後、リソグラフィ技
術とエッチング技術を用いて所定の形状にパターニング
する。そして、このパターニングされたＳｉＯ2膜をマ
スクとして、ｎ+ 型ＧａＮコンタクト領域２４ａ、２４
ｂを選択的にエッチング除去して、メサ形状に加工し、
ＧａＮ系ＦＥＴの素子間分離を行う。
【００３４】次いで、このＳｉＯ2膜及びＳｉＯ2膜２０
をエッチング除去する。このとき、露出したＡｌ0.2Ｇ
ａ0.8Ｎ電子供給層１６は両側近傍のｎ+ 型ＧａＮコン
タクト領域２４ａ、２４ｂよりも高さが低くなり、凹形
状となる。続いて、ｎ型チャネル層１８のＡｌ0.2Ｇａ
0.8Ｎ電子供給層１６及びｎ+ 型ＧａＮコンタクト領域
２４ａ、２４ｂの全面に、例えば熱ＣＶＤ法やプラズマ
ＣＶＤ法により、厚さ５０ｎｍのＳｉＯ2膜を形成した
後、リソグラフィ技術とエッチング技術を用いて所定の
形状にパターニングして、凹形状をなすＡｌ0.2Ｇａ0 .8
Ｎ電子供給層１６表面及びその両側近傍のｎ+ 型ＧａＮ
コンタクト領域２４ａ、２４ｂ表面を被覆するＳｉＯ2
ゲート絶縁膜２６を形成する。なお、このＳｉＯ2ゲー
ト絶縁膜２６の代わりに、ＳｉＮ膜やＡｌＮ膜、或いは
ポリイミド膜等からなる絶縁膜を形成してもよい。
をエッチング除去する。このとき、露出したＡｌ0.2Ｇ
ａ0.8Ｎ電子供給層１６は両側近傍のｎ+ 型ＧａＮコン
タクト領域２４ａ、２４ｂよりも高さが低くなり、凹形
状となる。続いて、ｎ型チャネル層１８のＡｌ0.2Ｇａ
0.8Ｎ電子供給層１６及びｎ+ 型ＧａＮコンタクト領域
２４ａ、２４ｂの全面に、例えば熱ＣＶＤ法やプラズマ
ＣＶＤ法により、厚さ５０ｎｍのＳｉＯ2膜を形成した
後、リソグラフィ技術とエッチング技術を用いて所定の
形状にパターニングして、凹形状をなすＡｌ0.2Ｇａ0 .8
Ｎ電子供給層１６表面及びその両側近傍のｎ+ 型ＧａＮ
コンタクト領域２４ａ、２４ｂ表面を被覆するＳｉＯ2
ゲート絶縁膜２６を形成する。なお、このＳｉＯ2ゲー
ト絶縁膜２６の代わりに、ＳｉＮ膜やＡｌＮ膜、或いは
ポリイミド膜等からなる絶縁膜を形成してもよい。
【００３５】続いて、ｎ+ 型ＧａＮコンタクト領域２４
ａ、２４ｂ及びＳｉＯ2ゲート絶縁膜２６の全面に、耐
圧・耐熱性樹脂としてのポリイミドから構成されるポリ
イミド層間絶縁膜２８を厚さ３０００ｎｍ程度に形成す
る（図６参照）。次いで、このポリイミド層間絶縁膜２
８を選択的に除去して、ｎ+ 型ＧａＮコンタクト領域２
４ａ、２４ｂ及びＳｉＯ2ゲート絶縁膜２６が露出する
コンタクトホール３０ａ、３０ｂ、３０ｃをそれぞれ開
口する（図７参照）。
ａ、２４ｂ及びＳｉＯ2ゲート絶縁膜２６の全面に、耐
圧・耐熱性樹脂としてのポリイミドから構成されるポリ
イミド層間絶縁膜２８を厚さ３０００ｎｍ程度に形成す
る（図６参照）。次いで、このポリイミド層間絶縁膜２
８を選択的に除去して、ｎ+ 型ＧａＮコンタクト領域２
４ａ、２４ｂ及びＳｉＯ2ゲート絶縁膜２６が露出する
コンタクトホール３０ａ、３０ｂ、３０ｃをそれぞれ開
口する（図７参照）。
【００３６】次いで、コンタクトホール３０ａ、３０
ｂ、３０ｃが開口されたポリイミド層間絶縁膜２８の全
面に、例えばスパッタ蒸着法により、ＳｉＯ2ゲート絶
縁膜２６との密着性が良好でｎ+ 型ＧａＮコンタクト領
域２４ａ、２４ｂとのコンタクト抵抗の小さい電極材料
であるＡｕ及びＴａＳｉを順に積層して、ＴａＳｉ／Ａ
ｕ層３２を形成すると共に、このＴａＳｉ／Ａｕ層３２
によってコンタクトホール３０ａ、３０ｂ、３０ｃ内を
充填する。なお、このＴａＳｉ／Ａｕ層３２の代わり
に、例えばＷＳｉ／Ａｕ層やＴａＳｉ層やＷＳｉ層等を
形成してもよい（図８参照）。
ｂ、３０ｃが開口されたポリイミド層間絶縁膜２８の全
面に、例えばスパッタ蒸着法により、ＳｉＯ2ゲート絶
縁膜２６との密着性が良好でｎ+ 型ＧａＮコンタクト領
域２４ａ、２４ｂとのコンタクト抵抗の小さい電極材料
であるＡｕ及びＴａＳｉを順に積層して、ＴａＳｉ／Ａ
ｕ層３２を形成すると共に、このＴａＳｉ／Ａｕ層３２
によってコンタクトホール３０ａ、３０ｂ、３０ｃ内を
充填する。なお、このＴａＳｉ／Ａｕ層３２の代わり
に、例えばＷＳｉ／Ａｕ層やＴａＳｉ層やＷＳｉ層等を
形成してもよい（図８参照）。
【００３７】次いで、このＴａＳｉ／Ａｕ層３２上にレ
ジスト膜を塗布した後、リソグラフィ技術を用いてパタ
ーニングし、所定の形状のレジストパターン３４ａ、３
４ｂ、３４ｃを形成する。続いて、これらのレジストパ
ターン３４ａ、３４ｂ、３４ｃをマスクとして、ドライ
エッチング法により、ＴａＳｉ／Ａｕ層３２を選択的に
エッチング除去し、所定の形状にパターニングする。こ
うして、ｎ+ 型ＧａＮコンタクト領域２４ａ、２４ｂに
コンタクトホール３０ａ、３０ｂを介してそれぞれオー
ミック接続するＴａＳｉ／Ａｕ層３２からなるソース電
極３２ａ及びドレイン電極３２ｂを形成すると同時に、
ＳｉＯ2ゲート絶縁膜２６にコンタクトホール３０ｃを
介して接触するＴａＳｉ／Ａｕ層３２からなるゲート電
極３２ｃを形成する。
ジスト膜を塗布した後、リソグラフィ技術を用いてパタ
ーニングし、所定の形状のレジストパターン３４ａ、３
４ｂ、３４ｃを形成する。続いて、これらのレジストパ
ターン３４ａ、３４ｂ、３４ｃをマスクとして、ドライ
エッチング法により、ＴａＳｉ／Ａｕ層３２を選択的に
エッチング除去し、所定の形状にパターニングする。こ
うして、ｎ+ 型ＧａＮコンタクト領域２４ａ、２４ｂに
コンタクトホール３０ａ、３０ｂを介してそれぞれオー
ミック接続するＴａＳｉ／Ａｕ層３２からなるソース電
極３２ａ及びドレイン電極３２ｂを形成すると同時に、
ＳｉＯ2ゲート絶縁膜２６にコンタクトホール３０ｃを
介して接触するＴａＳｉ／Ａｕ層３２からなるゲート電
極３２ｃを形成する。
【００３８】このとき、これらソース電極３２ａ、ドレ
イン電極３２ｂ、及びゲート電極３２ｃのそれぞれの厚
さはポリイミド層間絶縁膜２８の厚さよりも厚くなり、
例えば５０００ｎｍ程度となる（図９参照）。次いで、
例えばアセトンやメタノールを用いて又はＯ2アッシン
グ法により、レジストパターン３４ａ、３４ｂ、３４ｃ
を除去した後、ポリイミド層間絶縁膜２８並びにソース
電極３２ａ、ドレイン電極３２ｂ、及びゲート電極３２
ｃの全面に、例えば厚さ３０００ｎｍ程度のポリイミド
層間絶縁膜３６を形成する。続いて、このポリイミド層
間絶縁膜３６を選択的に除去して、ゲート電極３２ｃが
露出するコンタクトホール３８を開口する（図１０
（ａ）、（ｂ）参照）。
イン電極３２ｂ、及びゲート電極３２ｃのそれぞれの厚
さはポリイミド層間絶縁膜２８の厚さよりも厚くなり、
例えば５０００ｎｍ程度となる（図９参照）。次いで、
例えばアセトンやメタノールを用いて又はＯ2アッシン
グ法により、レジストパターン３４ａ、３４ｂ、３４ｃ
を除去した後、ポリイミド層間絶縁膜２８並びにソース
電極３２ａ、ドレイン電極３２ｂ、及びゲート電極３２
ｃの全面に、例えば厚さ３０００ｎｍ程度のポリイミド
層間絶縁膜３６を形成する。続いて、このポリイミド層
間絶縁膜３６を選択的に除去して、ゲート電極３２ｃが
露出するコンタクトホール３８を開口する（図１０
（ａ）、（ｂ）参照）。
【００３９】次いで、ゲート電極３２ｃ及びポリイミド
層間絶縁膜３６の全面に、例えばスパッタ蒸着法によ
り、Ａｕ層を形成した後、リソグラフィ技術とエッチン
グ技術を用いて、所定の形状にパターニングする。こう
して、ゲート電極３２ｃにコンタクトホール３８を介し
てオーミク接続するＡｕ層からなる配線層４０を形成す
る。
層間絶縁膜３６の全面に、例えばスパッタ蒸着法によ
り、Ａｕ層を形成した後、リソグラフィ技術とエッチン
グ技術を用いて、所定の形状にパターニングする。こう
して、ゲート電極３２ｃにコンタクトホール３８を介し
てオーミク接続するＡｕ層からなる配線層４０を形成す
る。
【００４０】続いて、例えば研磨機を用いて、サファイ
ア基板１０裏面を削り落とし、その厚さを４３０μｍ程
度から５０μｍ程度に薄くする（図１１（ａ）、（ｂ）
参照）。こうして、図１（ａ）、（ｂ）に示されるＨＥ
ＭＴ構造のＧａＮ系ＦＥＴを作製する。このようにして
作製した図１（ａ）、（ｂ）に示されるＨＥＭＴ構造の
ＧａＮ系ＦＥＴの特性を測定したところ、次のような結
果が得られた。
ア基板１０裏面を削り落とし、その厚さを４３０μｍ程
度から５０μｍ程度に薄くする（図１１（ａ）、（ｂ）
参照）。こうして、図１（ａ）、（ｂ）に示されるＨＥ
ＭＴ構造のＧａＮ系ＦＥＴを作製する。このようにして
作製した図１（ａ）、（ｂ）に示されるＨＥＭＴ構造の
ＧａＮ系ＦＥＴの特性を測定したところ、次のような結
果が得られた。
【００４１】即ち、ゲート・ソース間電圧ＶGS＝０Ｖの
ときのオン抵抗は、５０ｍΩ／ｍｍ 2であり、ゲート・
ソース間電圧ＶGS＝＋４Ｖまで振ることが可能であっ
た。また、ドレイン・ソース間耐圧ＶDS＝４５０Ｖが得
られた。以上のように本実施形態によれば、厚さ３００
０ｎｍ程度のポリイミド層間絶縁膜２８に開口したコン
タクトホール３０ａ、３０ｂ、３０ｃ内をそれぞれに充
填するＴａＳｉ／Ａｕ層３２からソース電極３２ａ、ド
レイン電極３２ｂ、及びゲート電極３２ｃを形成するた
め、ポリイミド層間絶縁膜２８によって互いに絶縁分離
されているソース電極３２ａ、ドレイン電極３２ｂ、及
びゲート電極３２ｃのそれぞれの厚さはポリイミド層間
絶縁膜２８の厚さよりも厚い５０００ｎｍ程度となる。
これは、従来のリフトオフ法を用いて形成した電極の厚
さ２〜３μｍ程度と比較して遥かに厚い。従って、これ
らソース電極３２ａ、ドレイン電極３２ｂ、及びゲート
電極３２ｃの電極抵抗を十分に小さくして良好なパワー
特性を実現することができる。
ときのオン抵抗は、５０ｍΩ／ｍｍ 2であり、ゲート・
ソース間電圧ＶGS＝＋４Ｖまで振ることが可能であっ
た。また、ドレイン・ソース間耐圧ＶDS＝４５０Ｖが得
られた。以上のように本実施形態によれば、厚さ３００
０ｎｍ程度のポリイミド層間絶縁膜２８に開口したコン
タクトホール３０ａ、３０ｂ、３０ｃ内をそれぞれに充
填するＴａＳｉ／Ａｕ層３２からソース電極３２ａ、ド
レイン電極３２ｂ、及びゲート電極３２ｃを形成するた
め、ポリイミド層間絶縁膜２８によって互いに絶縁分離
されているソース電極３２ａ、ドレイン電極３２ｂ、及
びゲート電極３２ｃのそれぞれの厚さはポリイミド層間
絶縁膜２８の厚さよりも厚い５０００ｎｍ程度となる。
これは、従来のリフトオフ法を用いて形成した電極の厚
さ２〜３μｍ程度と比較して遥かに厚い。従って、これ
らソース電極３２ａ、ドレイン電極３２ｂ、及びゲート
電極３２ｃの電極抵抗を十分に小さくして良好なパワー
特性を実現することができる。
【００４２】また、ｎ型チャネル層１８とゲート電極３
２ｃとの間にＳｉＯ2ゲート絶縁膜２６を設ける絶縁ゲ
ート構造とすることにより、ソース電極３２ａ、ドレイ
ン電極３２ｂ、及びゲート電極３２ｃ間に電流が流れる
ゲートリークを防止することができると共に、エンハン
スメント型ＦＥＴを実現することができる。また、ｎ +
型ＧａＮコンタクト領域２４ａ、２４ｂにそれぞれオー
ミック接続するソース電極３２ａ及びドレイン電極３２
ｂ並びにＳｉＯ2ゲート絶縁膜２６に接触するゲート電
極３２ｃを同一電極材料であるＴａＳｉ／Ａｕ層３２を
用いて同時に形成することが可能となり、ソース電極及
びドレイン電極とゲート電極とを異なる材料を用いて別
々に形成する従来の製造方法と比較すると、製造工程を
簡略化して、コストの低減に寄与することができる。
２ｃとの間にＳｉＯ2ゲート絶縁膜２６を設ける絶縁ゲ
ート構造とすることにより、ソース電極３２ａ、ドレイ
ン電極３２ｂ、及びゲート電極３２ｃ間に電流が流れる
ゲートリークを防止することができると共に、エンハン
スメント型ＦＥＴを実現することができる。また、ｎ +
型ＧａＮコンタクト領域２４ａ、２４ｂにそれぞれオー
ミック接続するソース電極３２ａ及びドレイン電極３２
ｂ並びにＳｉＯ2ゲート絶縁膜２６に接触するゲート電
極３２ｃを同一電極材料であるＴａＳｉ／Ａｕ層３２を
用いて同時に形成することが可能となり、ソース電極及
びドレイン電極とゲート電極とを異なる材料を用いて別
々に形成する従来の製造方法と比較すると、製造工程を
簡略化して、コストの低減に寄与することができる。
【００４３】また、サファイア基板１０裏面を削り落と
して、その厚さを４３０μｍ程度から５０μｍ程度に薄
くすることにより、高硬度で放熱性が非常に悪いサファ
イア基板１０を用いる場合であっても、ダイシング工程
におけるチップの切り出しを良好かつ容易に行うことが
可能になると共に、放熱性を改善して、パワーデバイス
として使用する際の発熱に起因する電極の劣化や、ドレ
イン耐圧やオン抵抗等の特性の劣化を防止することがで
きる。
して、その厚さを４３０μｍ程度から５０μｍ程度に薄
くすることにより、高硬度で放熱性が非常に悪いサファ
イア基板１０を用いる場合であっても、ダイシング工程
におけるチップの切り出しを良好かつ容易に行うことが
可能になると共に、放熱性を改善して、パワーデバイス
として使用する際の発熱に起因する電極の劣化や、ドレ
イン耐圧やオン抵抗等の特性の劣化を防止することがで
きる。
【００４４】なお、上記実施形態においては、サファイ
ア基板１０上にアンドープＧａＮ層１２が直接に積層し
ているが、その間に例えば厚さ３０〜５０ｎｍ程度のＧ
ａＮバッファ層を超真空成長装置を用いたＭＢＥ法又は
ＭＯＣＶＤ法により形成してもよい。ＧａＮバッファ層
以降に結晶成長する各半導体層の結晶性を良好なものと
するためである。
ア基板１０上にアンドープＧａＮ層１２が直接に積層し
ているが、その間に例えば厚さ３０〜５０ｎｍ程度のＧ
ａＮバッファ層を超真空成長装置を用いたＭＢＥ法又は
ＭＯＣＶＤ法により形成してもよい。ＧａＮバッファ層
以降に結晶成長する各半導体層の結晶性を良好なものと
するためである。
【００４５】また、ｎ型ＧａＮ電子走行層１４の代わり
に、アンドープＧａＮ電子走行層を用いてもよい。この
場合、アンドープＧａＮ層には一般に１×１０16ｃｍ-3
程度の残留ｎ型不純物が存在するため、このｎ型不純物
を補償するため、例えばカーボンやＭｇ等のｐ型不純物
を同程度の濃度にドープして、実効的なキャリア濃度を
低減することが望ましい。或いはまた、アンドープＧａ
Ｎ電子走行層のＡｌ0. 2Ｇａ0.8Ｎ電子供給層１６と接触
する部分に、残留ｎ型不純物より１桁以上高い濃度のｐ
型不純物をドープして電子が確実に流れない層を形成す
ることも好適である。
に、アンドープＧａＮ電子走行層を用いてもよい。この
場合、アンドープＧａＮ層には一般に１×１０16ｃｍ-3
程度の残留ｎ型不純物が存在するため、このｎ型不純物
を補償するため、例えばカーボンやＭｇ等のｐ型不純物
を同程度の濃度にドープして、実効的なキャリア濃度を
低減することが望ましい。或いはまた、アンドープＧａ
Ｎ電子走行層のＡｌ0. 2Ｇａ0.8Ｎ電子供給層１６と接触
する部分に、残留ｎ型不純物より１桁以上高い濃度のｐ
型不純物をドープして電子が確実に流れない層を形成す
ることも好適である。
【００４６】また、ｎ型チャネル層１８を構成するｎ型
ＧａＮ電子走行層１４とＡｌ0.2Ｇａ0.8Ｎ電子供給層１
６との積層の順番を逆にして、ｎ型ＧａＮ電子走行層１
４上にＳｉＯ2ゲート絶縁膜２６を介してゲート電極３
２ｃを形成するようにしてもよい。また、Ａｌ0.2Ｇａ
0.8Ｎ電子供給層１６の組成比は、この数値に限定され
るものではなく、例えばＡｌXＧａ1-XＮ（０＜ｘ＜１）
の範囲内であればよい。
ＧａＮ電子走行層１４とＡｌ0.2Ｇａ0.8Ｎ電子供給層１
６との積層の順番を逆にして、ｎ型ＧａＮ電子走行層１
４上にＳｉＯ2ゲート絶縁膜２６を介してゲート電極３
２ｃを形成するようにしてもよい。また、Ａｌ0.2Ｇａ
0.8Ｎ電子供給層１６の組成比は、この数値に限定され
るものではなく、例えばＡｌXＧａ1-XＮ（０＜ｘ＜１）
の範囲内であればよい。
【００４７】また、ｎ+ 型ＧａＮコンタクト領域２４
ａ、２４ｂを形成する際に、Ｓｉ不純物をドープしたＧ
ａＮ層を結晶成長する代わりに、ＧａＮ層を結晶成長し
た後、イオン注入法によりＳｉ不純物を注入してｎ+ 型
ＧａＮコンタクト領域２４ａ、２４ｂを形成してもよ
い。また、ソース電極３２ａ、ドレイン電極３２ｂ、及
びゲート電極３２ｃを同時形成する際に、レジストパタ
ーン３４ａ、３４ｂ、３４ｃをマスクとするドライエッ
チング法によりＴａＳｉ／Ａｕ層３２を選択的にエッチ
ング除去する代わりに、ＣＭＰ（Chemical Mechanical
Polishing；化学的機械研磨）法を用いて、ポリイミド
層間絶縁膜２８表面が露出するまでＴａＳｉ／Ａｕ層３
２を研磨し、コンタクトホール３０ａ、３０ｂ、３０ｃ
内のみにＴａＳｉ／Ａｕ層３２を残存させる方法を採用
してもよい。
ａ、２４ｂを形成する際に、Ｓｉ不純物をドープしたＧ
ａＮ層を結晶成長する代わりに、ＧａＮ層を結晶成長し
た後、イオン注入法によりＳｉ不純物を注入してｎ+ 型
ＧａＮコンタクト領域２４ａ、２４ｂを形成してもよ
い。また、ソース電極３２ａ、ドレイン電極３２ｂ、及
びゲート電極３２ｃを同時形成する際に、レジストパタ
ーン３４ａ、３４ｂ、３４ｃをマスクとするドライエッ
チング法によりＴａＳｉ／Ａｕ層３２を選択的にエッチ
ング除去する代わりに、ＣＭＰ（Chemical Mechanical
Polishing；化学的機械研磨）法を用いて、ポリイミド
層間絶縁膜２８表面が露出するまでＴａＳｉ／Ａｕ層３
２を研磨し、コンタクトホール３０ａ、３０ｂ、３０ｃ
内のみにＴａＳｉ／Ａｕ層３２を残存させる方法を採用
してもよい。
【００４８】この場合、ソース電極３２ａ、ドレイン電
極３２ｂ、及びゲート電極３２ｃの各表面を一定の高さ
に平坦化することが可能になるため、その後に形成する
ポリイミド層間絶縁膜３６に開口する配線用のコンタク
トホール３８の加工精度を高くすることができるという
利点がある。また、上記実施形態においては、ＨＥＭＴ
構造のＧａＮ系ＦＥＴについて述べているが、ＭＥＳ
（Metal-Semiconductor）構造のＧａＮ系ＦＥＴにおい
ても、ソース電極、ドレイン電極、及びゲート電極をポ
リイミド層間絶縁膜によって互いに絶縁分離することに
より、これらソース電極、ドレイン電極、及びゲート電
極のそれぞれの厚さをポリイミド層間絶縁膜の厚さより
も厚くすることが可能になり、電極抵抗を十分に小さく
して良好なパワー特性を実現することができる。但し、
この場合は、ゲート電極がチャネル層とショットキー接
続するため、ソース電極及びドレイン電極とゲート電極
とを同一電極材料を用いて同時に形成することができ
ず、それぞれ異なる電極材料を用いて別々に形成する必
要がある。
極３２ｂ、及びゲート電極３２ｃの各表面を一定の高さ
に平坦化することが可能になるため、その後に形成する
ポリイミド層間絶縁膜３６に開口する配線用のコンタク
トホール３８の加工精度を高くすることができるという
利点がある。また、上記実施形態においては、ＨＥＭＴ
構造のＧａＮ系ＦＥＴについて述べているが、ＭＥＳ
（Metal-Semiconductor）構造のＧａＮ系ＦＥＴにおい
ても、ソース電極、ドレイン電極、及びゲート電極をポ
リイミド層間絶縁膜によって互いに絶縁分離することに
より、これらソース電極、ドレイン電極、及びゲート電
極のそれぞれの厚さをポリイミド層間絶縁膜の厚さより
も厚くすることが可能になり、電極抵抗を十分に小さく
して良好なパワー特性を実現することができる。但し、
この場合は、ゲート電極がチャネル層とショットキー接
続するため、ソース電極及びドレイン電極とゲート電極
とを同一電極材料を用いて同時に形成することができ
ず、それぞれ異なる電極材料を用いて別々に形成する必
要がある。
【００４９】
【発明の効果】以上の説明で明らかなように、本発明に
よれば、次のような効果を奏することができる。即ち、
ソース電極、ドレイン電極、及びゲート電極が耐圧・耐
熱性樹脂、例えばポリイミドから構成される絶縁膜に開
口されたコンタクトホールを充填する導電性材料から形
成され、これらの電極がポリイミド層間絶縁膜によって
互いに絶縁分離されているため、各電極の厚さをポリイ
ミド層間絶縁膜の厚さを充分に厚くすることが可能であ
ることから、これらソース電極、ドレイン電極、及びゲ
ート電極充分に厚くすることができる。従って、電極抵
抗を十分に小さくして良好なパワー特性を実現すること
ができる。
よれば、次のような効果を奏することができる。即ち、
ソース電極、ドレイン電極、及びゲート電極が耐圧・耐
熱性樹脂、例えばポリイミドから構成される絶縁膜に開
口されたコンタクトホールを充填する導電性材料から形
成され、これらの電極がポリイミド層間絶縁膜によって
互いに絶縁分離されているため、各電極の厚さをポリイ
ミド層間絶縁膜の厚さを充分に厚くすることが可能であ
ることから、これらソース電極、ドレイン電極、及びゲ
ート電極充分に厚くすることができる。従って、電極抵
抗を十分に小さくして良好なパワー特性を実現すること
ができる。
【００５０】また、チャネル層とゲート電極との間にゲ
ート絶縁膜を設ける絶縁ゲート構造とすることにより、
コンタクト領域にそれぞれオーミック接続するソース電
極及びドレイン電極並びにゲート絶縁膜に接触するゲー
ト電極を同一電極材料を用いて同時に形成することが可
能であるため、製造工程を簡略化してコストの低減に寄
与することができる。
ート絶縁膜を設ける絶縁ゲート構造とすることにより、
コンタクト領域にそれぞれオーミック接続するソース電
極及びドレイン電極並びにゲート絶縁膜に接触するゲー
ト電極を同一電極材料を用いて同時に形成することが可
能であるため、製造工程を簡略化してコストの低減に寄
与することができる。
【００５１】また、高硬度で放熱性が非常に悪いサファ
イア基板を研磨して、所定の厚さにまで薄くすることに
より、ダイシング工程におけるチップの切り出しを良好
かつ容易に行うことが可能になると共に、放熱性を改善
して、パワーデバイスとして使用する際の発熱に起因す
る電極の劣化、ドレイン耐圧やオン抵抗等の特性の劣化
を防止することができる。
イア基板を研磨して、所定の厚さにまで薄くすることに
より、ダイシング工程におけるチップの切り出しを良好
かつ容易に行うことが可能になると共に、放熱性を改善
して、パワーデバイスとして使用する際の発熱に起因す
る電極の劣化、ドレイン耐圧やオン抵抗等の特性の劣化
を防止することができる。
【図１】（ａ）、（ｂ）はそれぞれ本発明の一実施形態
に係るＧａＮ系ＦＥＴを示す概略平面図及び概略断面図
である。
に係るＧａＮ系ＦＥＴを示す概略平面図及び概略断面図
である。
【図２】本発明の一実施形態に係るＧａＮ系ＦＥＴの製
造方法を説明するための工程図（その１）であって、図
１（ｂ）に対応する概略断面図である。
造方法を説明するための工程図（その１）であって、図
１（ｂ）に対応する概略断面図である。
【図３】本発明の一実施形態に係るＧａＮ系ＦＥＴの製
造方法を説明するための工程図（その２）であって、図
１（ｂ）に対応する概略断面図である。
造方法を説明するための工程図（その２）であって、図
１（ｂ）に対応する概略断面図である。
【図４】本発明の一実施形態に係るＧａＮ系ＦＥＴの製
造方法を説明するための工程図（その３）であって、図
１（ｂ）に対応する概略断面図である。
造方法を説明するための工程図（その３）であって、図
１（ｂ）に対応する概略断面図である。
【図５】本発明の一実施形態に係るＧａＮ系ＦＥＴの製
造方法を説明するための工程図（その４）であって、図
１（ｂ）に対応する概略断面図である。
造方法を説明するための工程図（その４）であって、図
１（ｂ）に対応する概略断面図である。
【図６】本発明の一実施形態に係るＧａＮ系ＦＥＴの製
造方法を説明するための工程図（その５）であって、図
１（ｂ）に対応する概略断面図である。
造方法を説明するための工程図（その５）であって、図
１（ｂ）に対応する概略断面図である。
【図７】本発明の一実施形態に係るＧａＮ系ＦＥＴの製
造方法を説明するための工程図（その６）であって、図
１（ｂ）に対応する概略断面図である。
造方法を説明するための工程図（その６）であって、図
１（ｂ）に対応する概略断面図である。
【図８】本発明の一実施形態に係るＧａＮ系ＦＥＴの製
造方法を説明するための工程図（その７）であって、図
１（ｂ）に対応する概略断面図である。
造方法を説明するための工程図（その７）であって、図
１（ｂ）に対応する概略断面図である。
【図９】本発明の一実施形態に係るＧａＮ系ＦＥＴの製
造方法を説明するための工程図（その８）であって、図
１（ｂ）に対応する概略断面図である。
造方法を説明するための工程図（その８）であって、図
１（ｂ）に対応する概略断面図である。
【図１０】本発明の一実施形態に係るＧａＮ系ＦＥＴの
製造方法を説明するための工程図（その９）であって、
（ａ）、（ｂ）はそれぞれ図１（ａ）、（ｂ）に対応す
る概略平面図及び概略断面図である。
製造方法を説明するための工程図（その９）であって、
（ａ）、（ｂ）はそれぞれ図１（ａ）、（ｂ）に対応す
る概略平面図及び概略断面図である。
【図１１】本発明の一実施形態に係るＧａＮ系ＦＥＴの
製造方法を説明するための工程図（その１０）であっ
て、（ａ）、（ｂ）はそれぞれ図１（ａ）、（ｂ）に対
応する概略平面図及び概略断面図である。
製造方法を説明するための工程図（その１０）であっ
て、（ａ）、（ｂ）はそれぞれ図１（ａ）、（ｂ）に対
応する概略平面図及び概略断面図である。
【図１２】従来のＧａＮ系ＦＥＴの製造方法を説明する
ための工程断面図（その１）である。
ための工程断面図（その１）である。
【図１３】従来のＧａＮ系ＦＥＴの製造方法を説明する
ための工程断面図（その２）である。
ための工程断面図（その２）である。
【図１４】従来のＧａＮ系ＦＥＴの製造方法を説明する
ための工程断面図（その３）である。
ための工程断面図（その３）である。
【図１５】従来のＧａＮ系ＦＥＴの製造方法を説明する
ための工程断面図（その４）である。
ための工程断面図（その４）である。
【図１６】従来のＧａＮ系ＦＥＴの製造方法を説明する
ための工程断面図（その５）である。
ための工程断面図（その５）である。
【図１７】従来のＧａＮ系ＦＥＴの製造方法を説明する
ための工程断面図（その６）である。
ための工程断面図（その６）である。
【図１８】従来のＧａＮ系ＦＥＴの製造方法を説明する
ための工程断面図（その７）である。
ための工程断面図（その７）である。
【図１９】従来のＧａＮ系ＦＥＴの製造方法を説明する
ための工程断面図（その８）である。
ための工程断面図（その８）である。
【図２０】従来のＧａＮ系ＦＥＴの製造方法を説明する
ための工程断面図（その９）である。
ための工程断面図（その９）である。
【図２１】従来のＧａＮ系ＦＥＴの製造方法を説明する
ための工程断面図（その１０）である。
ための工程断面図（その１０）である。
【図２２】従来のＧａＮ系ＦＥＴの製造方法を説明する
ための工程断面図（その１１）で
ための工程断面図（その１１）で
１０ サファイア基板
１２ アンドープＧａＮ層
１４ ｎ型ＧａＮ電子走行層
１６ Ａｌ0.2Ｇａ0.8Ｎ電子供給層
１８ ｎ型チャネル層
２０ ＳｉＯ2膜
２２ レジストパターン
２４ａ、２４ｂ ｎ+ 型ＧａＮコンタクト領域
２６ ＳｉＯ2ゲート絶縁膜
２８ ポリイミド層間絶縁膜
３０ａ、３０ｂ、３０ｃ コンタクトホール
３２ ＴａＳｉ／Ａｕ層
３２ａ ソース電極
３２ｂ ドレイン電極
３２ｃ ゲート電極
３４ａ、３４ｂ、３４ｃ レジストパターン
３６ ポリイミド層間絶縁膜
３８ コンタクトホール
４０ 配線層
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 4M104 AA04 AA07 BB09 BB27 BB28
CC01 CC03 CC05 DD20 DD34
DD63 DD75 EE03 EE09 EE14
EE16 EE17 EE18 FF13 GG09
GG12 GG18 HH20
5F102 FA02 GA02 GB01 GC01 GD01
GD10 GJ10 GK04 GL04 GM04
GM07 GM08 GN04 GQ01 GR04
GS01 GT01 GT05 GV05 HA06
HC01 HC02 HC15 HC19
Claims (11)
- 【請求項１】 ＧａＮ系半導体層からなるチャネル層
と、前記チャネル層の両端に接触して設けられた２つの
コンタクト領域と、前記チャネル層上に設けられたゲー
ト電極と、前記２つのコンタクト領域上にそれぞれ設け
られたソース電極及びドレイン電極とを有するＧａＮ系
電界効果トランジスタであって、 前記ゲート電極、前記ソース電極、及び前記ドレイン電
極が、耐圧・耐熱性樹脂から構成される絶縁膜によって
互いに絶縁分離されていることを特徴とするＧａＮ系電
界効果トランジスタ。 - 【請求項２】 前記絶縁膜が、ポリイミド膜である、請
求項１記載のＧａＮ系電界効果トランジスタ。 - 【請求項３】 前記チャネル層が、バンドギャップが互
いに異なる電子供給層と電子走行層とのヘテロ接合構造
をなしており、前記チャネル層と前記ゲート電極との間
に、ゲート絶縁膜が設けられており、前記ゲート電極、
前記ソース電極、及び前記ドレイン電極が同一の材料か
らなる、請求項１記載のＧａＮ系電界効果トランジス
タ。 - 【請求項４】 前記電子供給層が、ＡｌＧａＮ層からな
り、前記電子走行層が、ＧａＮ層からなる、請求項３記
載のＧａＮ系電界効果トランジスタ。 - 【請求項５】 基板上に、ＧａＮ系半導体層からなるチ
ャネル層を形成した後、前記チャネル層を挟む両端に２
つのコンタクト領域を形成する第１の工程と、 前記チャネル層及び前記２つのコンタクト領域の上に、
耐圧・耐熱性樹脂から構成される絶縁膜を形成する第２
の工程と、 前記絶縁膜を選択的に除去して前記２つのコンタクト領
域が露出する２つのコンタクトホールを開口した後、前
記２つのコンタクトホール内に第１の導電性材料を充填
して、前記２つのコンタクト領域にそれぞれ接続する前
記第１の導電性材料からなるソース電極及びドレイン電
極を形成すると共に、前記絶縁膜を選択的に除去して前
記チャネル層が露出するコンタクトホールを開口した
後、前記コンタクトホール内に第２の導電性材料を充填
して、前記チャネル層に接続する前記第２の導電性材料
からなるゲート電極を形成する第３の工程と、 を有することを特徴とするＧａＮ系電界効果トランジス
タの製造方法。 - 【請求項６】 基板上に、バンドギャップが互いに異な
る電子供給層と電子走行層とのヘテロ接合構造をなすチ
ャネル層を形成した後、前記チャネル層を挟む両端に２
つのコンタクト領域を形成する第１の工程と、 前記チャネル層上に、ゲート絶縁膜を形成した後、前記
チャネル層、前記ゲート絶縁膜、及び前記２つのコンタ
クト領域の上に、耐圧・耐熱性樹脂から構成される絶縁
膜を形成する第２の工程と、 前記絶縁膜を選択的に除去して前記２つのコンタクト領
域及び前記ゲート絶縁膜がそれぞれ露出する３つのコン
タクトホールを開口した後、前記３つのコンタクトホー
ル内のそれぞれに導電性材料を充填して、前記２つのコ
ンタクト領域にそれぞれ接続する前記導電性材料からな
るソース電極及びドレイン電極を形成すると同時に、前
記ゲート絶縁膜に接触する前記導電性材料からなるゲー
ト電極を形成する第３の工程と、 を有することを特徴とするＧａＮ系電界効果トランジス
タの製造方法。 - 【請求項７】 前記第３の工程において、前記３つのコ
ンタクトホール内のそれぞれに導電性材料を充填する際
に、前記３つのコンタクトホールを含む全面に導電性材
料を堆積した後、前記導電性材料を選択的にエッチング
除去して、前記３つのコンタクトホール内のそれぞれに
前記導電性材料を分離して充填する、請求項６記載のＧ
ａＮ系電界効果トランジスタの製造方法。 - 【請求項８】 前記第３の工程において、前記３つのコ
ンタクトホール内のそれぞれに導電性材料を充填する際
に、前記３つのコンタクトホールを含む全面に導電性材
料を堆積した後、前記導電性材料を研磨して、前記３つ
のコンタクトホール内のそれぞれに導電性材料を分離し
て充填する、請求項６記載のＧａＮ系電界効果トランジ
スタの製造方法。 - 【請求項９】 前記基板が、サファイア基板であり、前
記第３の工程の後、前記サファイア基板を研磨して、所
定の厚さにまで薄くする、請求項５又は６に記載のＧａ
Ｎ系電界効果トランジスタの製造方法。 - 【請求項１０】 前記絶縁膜として、ポリイミド膜を用
いる、請求項５又は６に記載のＧａＮ系電界効果トラン
ジスタの製造方法。 - 【請求項１１】 前記電子供給層が、ＡｌＧａＮ層から
なり、前記電子走行層が、ＧａＮ層からなる、請求項５
又は６に記載のＧａＮ系電界効果トランジスタの製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001334718A JP2003142501A (ja) | 2001-10-31 | 2001-10-31 | ＧａＮ系電界効果トランジスタ及びその製造方法 |
| US10/270,708 US6897495B2 (en) | 2001-10-31 | 2002-10-11 | Field effect transistor and manufacturing method therefor |
| DE10248017A DE10248017A1 (de) | 2001-10-31 | 2002-10-15 | Feldeffekttransistor und Herstellungsverfahren dafür |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001334718A JP2003142501A (ja) | 2001-10-31 | 2001-10-31 | ＧａＮ系電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003142501A true JP2003142501A (ja) | 2003-05-16 |
Family
ID=19149809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001334718A Pending JP2003142501A (ja) | 2001-10-31 | 2001-10-31 | ＧａＮ系電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003142501A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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