JP2014060427A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】半絶縁性SiC基板を用いずとも良好な高周波数特性を得ることができる半導体装置及びその製造方法を提供する。
【解決手段】導電性の基板1と、基板1の上方に形成された化合物半導体層2と、化合物半導体層2の上方に形成されたソース電極4、ドレイン電極5、及びゲート電極6と、ソース電極4、ドレイン電極5、及びゲート電極6下方の基板1と化合物半導体層2との間にソース電極4の下方の全体からドレイン電極5の下方の全体までにわたって形成されたグラファイト又はカーボンナノチューブからなる部材15と、が設けられている。
【選択図】図5
【解決手段】導電性の基板1と、基板1の上方に形成された化合物半導体層2と、化合物半導体層2の上方に形成されたソース電極4、ドレイン電極5、及びゲート電極6と、ソース電極4、ドレイン電極5、及びゲート電極6下方の基板1と化合物半導体層2との間にソース電極4の下方の全体からドレイン電極5の下方の全体までにわたって形成されたグラファイト又はカーボンナノチューブからなる部材15と、が設けられている。
【選択図】図5
Description
本発明は、化合物半導体を用いた高電子移動度トランジスタ(HEMT:high electron mobility transistor))等を備えた半導体装置及びその製造方法等に関する。
近年、GaN層とAlGaN層との間のヘテロ接合を利用したGaN系HEMT等のGaN系電界効果トランジスタ(FET:field effect transistor)の開発が活発である。このようなGaN系FETでは、GaN層が電子走行層として機能する。GaNは、ワイドバンドギャップ、高い破壊電界強度、及び大きい飽和電子速度を持つので、良好な高周波特性を得やすく、高電圧動作及び高出力が可能なデバイス用の材料として、極めて有望である。
図1は、従来のGaN系FETを示す断面図である。図1に示すように、従来のGaN系FETでは、半絶縁性SiC基板101上に、バッファ層102a、電子走行層102b及び電子供給層102cが結晶成長により形成されている。バッファ層102a、電子走行層102b及び電子供給層102cは化合物半導体から構成されている。そして、電子供給層102c上にゲート電極106が形成され、更に、ゲート電極106を間に挟んでソース電極104及びドレイン電極105が形成されている。
なお、半絶縁性SiC基板101に代えて、サファイア基板又はシリコン基板が用いられることもある。
しかしながら、半絶縁性SiC基板には、他の基板と比較して著しく価格が高いという問題点がある。サファイア基板には、その上に成長させる化合物半導体層との間の格子定数の差が大きく、化合物半導体層に欠陥を生じさせやすく、半導体装置のリーク電流が増加し、破壊耐圧が低くなるという問題点がある。シリコン基板には、導電性が高いために半導体装置の高周波特性が低くなるという問題点がある。
本発明の目的は、半絶縁性SiC基板を用いずとも良好な高周波数特性を得ることができる半導体装置及びその製造方法を提供することにある。
本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
半導体装置には、導電性の基板と、前記基板の上方に設けられた化合物半導体層と、前記化合物半導体層の上方に形成されたソース電極、ドレイン電極、及びゲート電極と、が設けられている。更に、前記ソース電極、前記ドレイン電極、及び前記ゲート電極の下方の前記基板と前記化合物半導体層との間に前記ソース電極の下方の全体から前記ドレイン電極の下方の全体までにわたって形成されたグラファイト又はカーボンナノチューブからなる部材が設けられている。
半導体装置の製造方法では、導電性の基板の上方に化合物半導体層を形成し、前記化合物半導体層の上方にソース電極、ドレイン電極、及びゲート電極を形成し、前記ソース電極、前記ドレイン電極、及び前記ゲート電極下方の前記基板と前記化合物半導体層との間に前記ソース電極の下方の全体から前記ドレイン電極の下方の全体までにわたってグラファイト又はカーボンナノチューブからなる部材を形成する。
上記の半導体装置等によれば、基板として高価な半絶縁性SiC基板を用いずとも、良好な高周波特性を得ることができる。
(参考例)
半絶縁性SiC基板よりも安価な導電性SiC基板を用いることが考えられる。しかし、導電性SiC基板の導電性は、シリコン基板と同様に高いため、半導体装置の高周波特性が低くなるという問題点がある。これは、図2(a)に示すように、半絶縁性SiC基板101に代えて導電性SiC基板111が用いられた場合には、大きな寄生抵抗及び寄生容量が存在するため、高周波特性が低くなってしまうのである。
半絶縁性SiC基板よりも安価な導電性SiC基板を用いることが考えられる。しかし、導電性SiC基板の導電性は、シリコン基板と同様に高いため、半導体装置の高周波特性が低くなるという問題点がある。これは、図2(a)に示すように、半絶縁性SiC基板101に代えて導電性SiC基板111が用いられた場合には、大きな寄生抵抗及び寄生容量が存在するため、高周波特性が低くなってしまうのである。
そこで、図2(b)に示すように、導電性SiC基板111とバッファ層102aとの間に厚いAlN層を高抵抗層112として設けて、寄生抵抗及び寄生容量を低減することが考えられる。
しかしながら、厚い高抵抗層112をその結晶の状態を良好に保ちながら形成することは極めて困難である。また、厚い高抵抗層112の形成の際に、応力によって導電性SiC基板111に反りが生じたり、クラックが発生したりすることがある。
(第1の実施形態)
次に、第1の実施形態について説明する。図3は、第1の実施形態に係るGaN系HEMT(半導体装置)の構造を示す断面図である。
次に、第1の実施形態について説明する。図3は、第1の実施形態に係るGaN系HEMT(半導体装置)の構造を示す断面図である。
第1の実施形態では、図3に示すように、例えば導電性SiC基板1上に、化合物半導体領域2が形成されている。導電性SiC基板1の厚さは、例えば数百μmである。化合物半導体領域2には、順次積層されたバッファ層2a、電子走行層2b、電子供給層2c及び表面層2dが含まれている。バッファ層2a及び電子走行層2bは、例えば意図的に不純物のドーピングを行っていないGaN層(i−GaN層)であり、これらの総厚は3μm程度である。バッファ層2aは、導電性SiC基板1の表面に存在する格子欠陥の電子走行層2bへの伝播を防止している。電子供給層2cは、例えばn型のAl0.25Ga0.75N層(n−Al0.25Ga0.75N層)又はアンドープのAlGaN層であり、その厚さは20nm程度である。表面層2dは、例えばn型のGaN層(n−GaN層)であり、その厚さは10nm以下(例えば5nm)である。なお、電子走行層2bと電子供給層2cとの間に、意図的に不純物のドーピングを行っていないAl0.25Ga0.75N層(厚さ:3nm程度)が設けられていてもよい。また、各AlGaN層におけるAlとGaとの割合は特に限定されない。
化合物半導体領域2には、活性領域を画定する素子分離領域3が設けられている。そして、活性領域と整合するようにして、導電性SiC基板1に開口部1aが形成されている。なお、活性領域と素子分離領域3との面積比は、1対5から1対10程度である。
また、表面層2dには、電子供給層2cを露出する2個の開口部が形成されており、開口部の各々に、オーミック電極がソース電極4又はドレイン電極5として形成されている。更に、表面層2d、ソース電極4及びドレイン電極5を覆うシリコン窒化膜10が形成されている。シリコン窒化膜10の厚さは、例えば50nm程度である。シリコン窒化膜10には、ソース電極4及びドレイン電極5のほぼ中間の位置において、開口部10aが形成されている。そして、開口部10aを介して表面層2dと接するゲート電極6がシリコン窒化膜10上に形成されている。
このような第1の実施形態では、化合物半導体領域2の活性領域の下方に導電性SiC基板1が存在しないため、寄生抵抗及び寄生容量は僅かであり、良好な高周波特性を得ることができる。また、導電性SiC基板1は半絶縁性SiC基板と比較して安価である。更に、導電性SiC基板1が全く存在しない場合には、半導体装置自体の厚さが極めて薄くなるため、取り扱い(ハンドリング)が難しくなるが、本実施形態では、素子分離領域3の下方に導電性SiC基板1が存在するため、容易に取り扱うことができる。
また、フリップチップ構造を採用すれば、良好な放熱特性を得ることも可能である。
次に、第1の実施形態に係るGaN系HEMTを製造する方法について説明する。図4A乃至図4Iは、第1の実施形態に係るGaN系HEMTを製造する方法を工程順に示す断面図である。
先ず、図4Aに示すように、導電性SiC基板1上に、例えば有機金属気相成長(MOVPE:metal organic vapor phase epitaxy)法により、バッファ層2a、電子走行層2b、電子供給層2c及び表面層2dをこの順でエピタキシャル成長させる。バッファ層2a、電子走行層2b、電子供給層2c及び表面層2dが化合物半導体領域2に含まれる。
次いで、図4Bに示すように、化合物半導体領域2に向けて選択的にArを注入することにより、活性領域を画定する素子分離領域3を化合物半導体領域2に形成する。
その後、ソース電極を形成する予定の領域及びドレイン電極を形成する予定の領域を開口するレジストパターンを化合物半導体領域2上に形成する。続いて、レジストパターンをマスクとして用い、不活性ガス及びCl2ガス等の塩素系ガスを用いたドライエッチングを表面層2dに対して行うことにより、図4Cに示すように、表面層2dに2個の開口部を形成する。なお、開口部の深さに関し、表面層2dの一部を残してもよく、また、電子供給層2cの一部を除去してもよい。つまり、開口部の深さは表面層2dの厚さと一致している必要はない。
その後、同じく図4Cに示すように、一方の開口部内にソース電極4を形成し、他方の開口部内にドレイン電極5を形成する。ソース電極4及びドレイン電極5の形成に当たっては、例えば、先ず、蒸着法によりTi層を形成し、その上に蒸着法によりAl層を形成する。Ti層の厚さは20nm程度、Al層の厚さは200nm程度とする。そして、開口部の形成に用いたレジストパターンを除去する。つまり、ソース電極4及びドレイン電極5の形成では、例えば蒸着及びリフトオフの技術を用いる。その後、550℃程度での熱処理を行うことにより、電子供給層2cとソース電極4及びドレイン電極5との間とをオーミックコンタクトさせる。
次いで、図4Dに示すように、化合物半導体領域2上の全面に、ソース電極4及びドレイン電極5を覆うシリコン窒化膜10をプラズマ化学気相成長(CVD:chemical vapor deposition)法により形成する。
その後、図4Eに示すように、開口部10aを形成する予定の領域に整合する開口部21aを備えたレジストパターン21をシリコン窒化膜10上に形成する。そして、レジストパターン21をマスクとしたドライエッチングを行うことにより、シリコン窒化膜10に開口部10aを形成する。このドライエッチングでは、例えばSF6ガスを用いる。続いて、レジストパターン21を除去する。
その後、図4Fに示すように、ゲート電極6を形成する予定の領域に整合する開口部22aを備えた下層レジストパターン22及び開口部22aより狭い開口部23aを備えた上層レジストパターン23をシリコン窒化膜10上に形成する。
これらの下層レジストパターン22及び上層レジストパターン23の形成に当たっては、先ず、アルカリ可溶性樹脂(商品名PMGI:米国マイクロケム社製)を、例えばスピンコート法によりシリコン窒化膜10上に塗布し、熱処理を行うことにより、レジスト膜を形成する。更に、感光性レジスト剤(商品名PFI32−A8:住友化学社製)を、例えばスピンコート法により塗布し、熱処理を行うことにより、レジスト膜を形成する。次いで、紫外線露光により幅が0.8μm程度の開口部23aを上層のレジスト膜に形成する。この結果、開口部23aを備えた上層レジストパターン23が得られる。その後、上層レジストパターン23をマスクとして、アルカリ現像液を用いて下層のレジスト膜をウェットエッチングする。この結果、開口部22aを備えた下層レジストパターン22が得られる。これらの処理により、図4Fに示すように、庇構造の多層レジストが得られる。
下層レジストパターン22及び上層レジストパターン23の形成後、同じく図4Fに示すように、開口部22a内にゲート電極6を形成する。ゲート電極6の形成に当たっては、例えば、蒸着法によりNi層を形成し、その上に蒸着法によりAu層を形成する。Ni層の厚さは10nm程度、Au層の厚さは300nm程度とする。
次いで、図4Gに示すように、加温した有機溶剤を用いてレジストパターン22及び23を除去する。つまり、ゲート電極6の形成でも、例えば蒸着及びリフトオフの技術を用いる。
その後、図4Hに示すように、導電性SiC基板1の表面側の全面に表面保護層25を形成し、導電性SiC基板1の表裏を反転させる。続いて、導電性SiC基板1の裏面の平面視で素子分離領域3と重なる領域を覆うと共に、活性領域と重なる領域を露出するレジストパターン又はメタルマスクパターンを形成し、このレジストパターンをマスクとして導電性SiC基板1のエッチングを行うことにより、開口部1aを形成する。このエッチングでは、例えば、フッ素ガスを含むガスを用いる。
次いで、図4Iに示すように、導電性SiC基板1の表裏を反転させ、表面保護層25を除去する。その後、必要に応じて配線(図示せず)等を形成してGaN系HEMTを完成させる。
(第2の実施形態)
次に、第2の実施形態について説明する。図5は、第2の実施形態に係るGaN系HEMT(半導体装置)の構造を示す断面図である。
次に、第2の実施形態について説明する。図5は、第2の実施形態に係るGaN系HEMT(半導体装置)の構造を示す断面図である。
第2の実施形態では、図5に示すように、開口部1aを介して化合物半導体領域2に接する放熱部材15が設けられている。放熱部材15の熱伝導率は、150W/m・K以上であることが好ましく、放熱部材15の材料としては、SiC、AlN、GaN、グラファイト、及びカーボンナノチューブが挙げられる。他の構成は第1の実施形態と同様である。
このような第2の実施形態によれば、フリップチップ構造を採用せずとも良好な放熱特性を得ることができる。例えば、サファイア基板を用いた場合よりも良好な放熱特性を得ることができる。
なお、放熱部材15は、例えば、開口部1aの形成後に、表面保護層25が形成された状態で形成すればよい。
(第3の実施形態)
次に、第3の実施形態について説明する。図6は、第3の実施形態に係るGaN系HEMT(半導体装置)の構造を示す断面図である。第1の実施形態がショットキーゲート型のトランジスタであるのに対し、本実施形態はMIS(metal insulator semiconductor)ゲート型のトランジスタである。即ち、図6に示すように、シリコン窒化膜10に開口部10aが形成されておらず、ゲート電極6に代えて、シリコン窒化膜10上にゲート電極16が設けられている。他の構成は第1の実施形態と同様である。
次に、第3の実施形態について説明する。図6は、第3の実施形態に係るGaN系HEMT(半導体装置)の構造を示す断面図である。第1の実施形態がショットキーゲート型のトランジスタであるのに対し、本実施形態はMIS(metal insulator semiconductor)ゲート型のトランジスタである。即ち、図6に示すように、シリコン窒化膜10に開口部10aが形成されておらず、ゲート電極6に代えて、シリコン窒化膜10上にゲート電極16が設けられている。他の構成は第1の実施形態と同様である。
このようなMISゲート型のトランジスタにおいても、第1の実施形態と同様の効果を得ることができる。
第3の実施形態に係るGaN系HEMTを製造するためには、例えば、開口部10aを形成せずにゲート電極16を形成すればよい。
(第4の実施形態)
次に、第4の実施形態について説明する。図7(a)及び(b)は、第4の実施形態に係るGaN系HEMT(半導体装置)の構造を示す断面図である。図7(a)及び(b)には、互いに直交する断面を示してある。
次に、第4の実施形態について説明する。図7(a)及び(b)は、第4の実施形態に係るGaN系HEMT(半導体装置)の構造を示す断面図である。図7(a)及び(b)には、互いに直交する断面を示してある。
本実施形態では、活性領域の下方に導電性SiC基板1がある。つまり、第1の実施形態のような導電性SiC基板1の加工は行われていない。その一方で、素子分離領域3の下方において、導電性SiC基板1とバッファ層2aとの間に、高抵抗の真性GaN(i−GaN)膜32が形成されている。このため、活性領域の下方において、導電性SiC基板1と化合物半導体領域2との間に空洞部34が設けられており、導電性SiC基板1と化合物半導体領域2とが互いに離間している。即ち、i−GaN膜32が支持部材として導電性SiC基板1上に化合物半導体領域2を支持している。空洞部34の高さは、2μm以下であることが好ましく、例えば1μm程度である。他の構成は第1の実施形態と同様である。
このような第4の実施形態によっても、第1の実施形態と同様に、寄生抵抗及び寄生容量は僅かであり、良好な高周波特性を得ることができる。
次に、第4の実施形態に係るGaN系HEMTを製造する方法について説明する。図8乃至図14は、第4の実施形態に係るGaN系HEMTを製造する方法を工程順に示す断面図である。なお、図8乃至図14中の(a)は平面図、(b)は(a)中のI−I線に沿った断面図、(c)は(a)中のII−II線に沿った断面図である。
先ず、図8に示すように、導電性SiC基板1上に、例えばプラズマCVD法又は有機金属CVD(MOCVD)法により、絶縁膜31をダミー膜として形成する。次いで、活性領域を形成する予定の領域を覆い、素子分離領域3を形成する予定の領域を露出するレジストパターンを絶縁膜31上に形成する。そして、このレジストパターンを用いて絶縁膜31のエッチングを行うことにより、活性領域を形成する予定の領域に絶縁膜31を残存させる。
その後、図9に示すように、導電性SiC基板1の表面側に、例えばMOVPE法又は分子線エピタキシー(MBE:molecular beam epitaxy)法により、高抵抗の真性GaN(i−GaN)膜32を形成する。
続いて、図10に示すように、平坦化処理を行うことにより、絶縁膜31の厚さとその周囲のi−GaN膜32の厚さとを均一にする。
次いで、図11に示すように、第1の実施形態と同様に、絶縁膜31及びi−GaN膜32上に、バッファ層2a、電子走行層2b、電子供給層2c及び表面層2dを形成する。更に、第1の実施形態と同様に、i−GaN膜32の上方に素子分離領域3を形成する。
その後、図12に示すように、活性領域の互いに向かい合う1組の辺に沿う溝33を、素子分離領域3、その下のバッファ層2a、及びi−GaN膜32に形成する。
続いて、図13に示すように、溝33から絶縁膜31にエッチング液(フッ酸等)をしみ込ませることにより、絶縁膜31を除去する。この結果、導電性SiC基板1と化合物半導体領域2との間に空洞部34が形成される。
次いで、図14に示すように、第1の実施形態と同様にして、ソース電極4、ドレイン電極5、ゲート電極6及びシリコン窒化膜10を形成する。そして、必要に応じて配線(図示せず)等を形成してGaN系HEMTを完成させる。なお、空洞部34の形成をソース電極4等の形成後に行ってもよい。
このような第4の実施形態と第3の実施形態とを組み合わせてもよい。つまり、第4の実施形態においてMISゲート型のトランジスタを採用してもよい。更に、基板の材料として他のものを用いてもよいが、抵抗率が1×105Ω・cm以下の導電性基板を用いることが好ましい。
また、表面層2d及び/又はシリコン窒化膜10が設けられていなくてもよい。また、第1〜第3の実施形態における開口部1aが活性領域と完全に対応している必要はない。即ち、平面視で、開口部1aと活性領域との間にずれがあってもよい。また、開口部1aの深さは、導電性SiC基板1の厚さと一致している必要はなく、開口部1aがバッファ層2aまで入り込んでいてもよい。逆に、開口部1aの底に導電性SiC基板1が残存していてもよい。
また、第4の実施形態における空洞部34が活性領域と完全に対応している必要はなく、平面視で、空洞部34と活性領域との間にずれがあってもよい。
1:導電性SiC基板
1a:開口部
2:化合物半導体領域
3:素子分離領域
4:ソース電極
5:ドレイン電極
6、16:ゲート電極
15:放熱部材
34:空洞部
1a:開口部
2:化合物半導体領域
3:素子分離領域
4:ソース電極
5:ドレイン電極
6、16:ゲート電極
15:放熱部材
34:空洞部
Claims (7)
- 導電性の基板と、
前記基板の上方に形成された化合物半導体層と、
前記化合物半導体層の上方に形成されたソース電極、ドレイン電極、及びゲート電極と、
前記ソース電極、前記ドレイン電極、及び前記ゲート電極下方の前記基板と前記化合物半導体層との間に前記ソース電極の下方の全体から前記ドレイン電極の下方の全体までにわたって形成されたグラファイト又はカーボンナノチューブからなる部材と、
を有する半導体装置。 - 前記部材は、前記基板と前記化合物半導体層との間に設けられた空洞部内に形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記空洞部は、前記ソース電極、前記ドレイン電極、及び前記ゲート電極下方の前記基板と前記化合物半導体層との間に前記ソース電極の下方の全体から前記ドレイン電極の下方の全体までにわたって形成されていることを特徴とする請求項2に記載の半導体装置。
- 前記基板は、導電性SiC基板であることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
- 導電性の基板の上方に化合物半導体層を形成する工程と、
前記化合物半導体層の上方にソース電極、ドレイン電極、及びゲート電極を形成する工程と、
前記ソース電極、前記ドレイン電極、及び前記ゲート電極下方の前記基板と前記化合物半導体層との間に前記ソース電極の下方の全体から前記ドレイン電極の下方の全体までにわたってグラファイト又はカーボンナノチューブからなる部材を形成する工程と、
を有する半導体装置の製造方法。 - 前記化合物半導体層を形成する工程の前に、前記基板上にダミー膜を形成し、その周囲に支持部材を形成する工程と、
前記ソース電極、前記ドレイン電極、及び前記ゲート電極を形成する工程の後に、前記支持部材を残存させながら前記ダミー膜を除去することにより、前記基板と前記化合物半導体層との間に空洞部を前記ソース電極の下方の全体から前記ドレイン電極の下方の全体までにわたって形成する工程と、
を有し、
前記部材を形成する工程は、前記部材を前記空洞部内に形成することを特徴とする請求項5に記載の半導体装置の製造方法。 - 前記基板として、導電性SiC基板を用いることを特徴とする請求項5又は6に記載の半導体装置の製造方法。
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