JP2008541325A - 放電速度制御を備える不揮発性メモリを有する集積回路及び放電速度制御方法 - Google Patents
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Abstract
Description
Claims (49)
- 集積回路であって、
不揮発性メモリ・セルのアレイであって、前記アレイの各メモリ・セルは電荷格納領域と複数の端子とを有する、不揮発性メモリ・セルのアレイと、
消去されるメモリ・セルの前記複数の端子の一つ以上の放電速度を制御する放電速度制御回路であって、前記放電速度制御回路は前記複数の端子の前記一つ以上と電源端子との間に結合される複数の並列に接続されるトランジスタを備える、放電速度制御回路と
を備える集積回路。 - 不揮発性メモリ・セルの前記アレイはフラッシュ・メモリ・セルのアレイを備える、請求項1に記載の集積回路。
- 前記複数の並列に接続されるトランジスタの一つ以上のトランジスタが第1の所定時間通電して第1放電速度を提供し、前記複数の並列に接続されたトランジスタの一つ以上のトランジスタが第2の所定の時間通電して第1放電速度よりも速い第2放電速度を提供する、請求項1に記載の集積回路。
- 前記複数の端子は制御ゲートとドレインとソースとを含む、請求項1に記載の集積回路。
- 前記アレイの前記メモリセルの各々の前記ドレインは対応するビット線に結合され、且つ前記アレイの前記ソースの全てが一つに結合される、請求項1に記載の集積回路。
- 前記複数の並列に接続されるトランジスタを比較的高い消去電圧による障害から保護するための高電圧保護回路を更に備える、請求項1に記載の集積回路。
- 前記複数の並列に接続されるトランジスタの各トランジスタは第1電源端子に結合される第1電極と、制御信号を受信する制御電極と、第2電流電極とを有する、請求項1に記載の集積回路。
- 前記複数の並列に接続されるトランジスタの各トランジスタの前記第2電流電極に結合される第1電流電極と、第1バイアス電圧を受信する制御電極と、第2電流電極とを有する第1トランジスタと、
前記第1トランジスタの前記第2電流電極にその両者が結合される前記第1電流電極と制御電極と、第2電流電極とを有する第2トランジスタと、
前記第2トランジスタの前記第2電流電極に結合される第1電流電極と、第2バイアス電圧を受信する制御電極と、第2電流電極とを有する第3トランジスタと、
前記第3トランジスタの前記第2電極にその両者が結合される第1電流電極と制御電極と、第2電源電圧端子に結合される第2電流電極とを有する第4トランジスタと
を更に備える、請求項7に記載の集積回路。 - 前記第1、第2、第3、及び第4トランジスタは前記複数の並列に接続されるトランジスタのゲート酸化物よりも比較的厚いゲート酸化物を有する、請求項8に記載の集積回路。
- 前記電荷格納領域はフラッシュ・メモリ・セルの浮遊ゲートである、請求項1に記載の集積回路。
- 集積回路であって、
不揮発性メモリ・セルのアレイであって、前記アレイの各メモリ・セルは、制御ゲートと、ソースと、ドレインと、第1井戸端子と、第2井戸端子とを有する不揮発性メモリ・セルのアレイと、
不揮発性メモリ・セルの前記アレイの消去動作の後に消去されるメモリ・セルの前記制御ゲートと、前記ソースと、前記ドレインと、前記第1井戸端子と、前記第2井戸端子とから消去電圧の放電を制御する放電速度制御回路であって、前記放電速度制御回路は不揮発性メモリ・セルの前記アレイと電源端子との間に結合される複数の並列に接続されるトランジスタを備える、放電速度制御回路と
を備える集積回路。 - 不揮発性メモリ・セルの前記アレイはフラッシュ・メモリ・セルを備える、請求項11に記載の集積回路。
- 前記複数の並列に接続されるトランジスタの一つ以上のトランジスタが第1の所定の時間に通電して第1放電速度を提供し、且つ前記複数の並列に接続されるトランジスタの一つ以上のトランジスタが第2の所定の時間に通電して前記第1放電速度よりも速い第2放電速度を提供する、請求項11に記載の集積回路。
- 前記アレイの各前記メモリ・セルの前記ドレインが対応するビット線に結合され、且つ前記アレイの前記ソースのすべてが一つに結合される、請求項11に記載の集積回路。
- 比較的高い消去電圧による障害から前記複数の並列に接続されるトランジスタを保護する高電圧保護回路を更に備える、請求項11に記載の集積回路。
- 前記複数の並列に接続されるトランジスタの各トランジスタは第1電源端子に結合される第1電流電極と、制御信号を受信する制御電極と、第2電流電極とを有する、請求項11に記載の集積回路。
- 前記複数の並列に接続されるトランジスタの各トランジスタの前記第2電流電極に結合される第1電流電極と、第1バイアス電圧を受信する制御電極と、第2電流電極とを有する第1トランジスタと、
前記第1トランジスタの前記第2電極にその両者が結合される第1電流電極と制御電極と、第2電流電極とを有する第2トランジスタと、
前記第2トランジスタの前記第2電流電極に結合される第1電流電極と、第2バイアス電圧を受信する制御電極と、第2電流電極とを有する第3トランジスタと、
前記第3トランジスタの前記第2電流電極にその両者が結合される第1電流電極と制御電極と、第2電源端子に結合される第2電流電極とを有する第4トランジスタと、
を更に備える、請求項16に記載の集積回路。 - 前記第1、第2、第3及び第4トランジスタは前記複数の並列に接続されるトランジスタのゲート酸化物よりも比較的厚いゲート酸化物を有する、請求項17に記載の集積回路。
- 複数の端子を有する不揮発性メモリ・セルに印加される消去電圧の放電速度を制御するための方法であって、
前記複数の端子の一つ以上の端子間に結合される複数の並列に接続されたトランジスタを提供すること、
前記消去電圧を前記不揮発性メモリ・セルに印加することにより前記不揮発性メモリ・セルを消去すること、
第1時間に第1放電速度で前記複数の並列に接続されるトランジスタの一つ以上のトランジスタを介して消去電圧を放電すること、
第2時間に第2放電速度で前記複数の並列に接続されるトランジスタの一つ以上のトランジスタを介して消去電圧を放電することを備え、前記第2放電速度は前記第1放電速度よりも速く、且つ前記第2時間は前記第1時間に続く、
方法。 - 前記複数の端子は、制御ゲートと、浮遊ゲートと、ソースと、ドレインと、井戸領域とを含み、前記井戸領域は半導体基板内に存在する、請求項19に記載に方法。
- 集積回路であって、
不揮発性メモリ・セルのアレイであって、前記アレイの各メモリ・セルは電荷格納領域と、複数の端子とを有する不揮発性メモリ・セルのアレイと、
消去されるメモリ・セルの前記複数の端子の一つ以上の端子の放電速度を制御するための放電速度制御回路であって、
基準電流を提供する基準電流生成器と、
前記基準電流生成器に結合され、前記消去動作の後に前記複数の端子の第1の所定の端子を放電するための第1の所定の放電電流を提供するための第1電流ミラーと
を備える前記放電速度制御回路と
を備える集積回路。 - 前記放電速度制御回路は、前記複数の端子の一つ以上の端子間の静電結合による電圧オーバーシュートを低減するように決定された速度で全ての前記複数の端子を放電するためにのものである、請求項21に記載の集積回路。
- 前記複数の端子は、制御ゲートと、ドレインと、ソースとを含む、請求項22に記載の集積回路。
- 前記第1及び第2の所定の端子の両者は第1の所定の時間に第1速度で放電され、第2の所定の時間に第2速度で放電され、前記第2速度は前記第1速度よりも速い、請求項21に記載の集積回路。
- 前記複数の端子の前記第1の所定の端子は、第1の所定の時間に第1速度で放電され、第2の所定の時間に第2速度で放電され、前記第2速度は前記第1速度よりも速い、請求項21に記載の集積回路。
- 前記基準電流生成器に結合され、前記消去動作の後に前記複数の端子の第2の所定の端子を放電するための第2の所定の放電電流を提供する第2電流ミラーを更に備える、請求項21に記載の集積回路。
- 前記第2電流ミラーは、
前記基準電流生成器にその両者が結合される第1電流電極と制御電極と、第1電源端子に結合される第2電流電極とを有する第1トランジスタと、
メモリ・セルの前記アレイの各々の前記井戸端子に選択的に結合可能な第1電流電極と、前記基準電流生成器に結合される制御電極と、前記第1電源端子に結合される第2電流電極とを有する第2トランジスタと
を備える、請求項26に記載の集積回路。 - 前記第1電流ミラーは、
前記基準電流生成器にその両者が結合される第1電流電極と制御電極と、メモリ・セルの前記アレイの各メモリ・セルの前記ソースとドレインとに選択的に結合される第2電流電極とを有する第3トランジスタと、
メモリ・セルの前記アレイの各メモリ・セルのソースに結合される第1電流電極と、前記基準電流生成器に結合される制御電極と、メモリ・セルの前記アレイの各メモリ・セルの前記制御ゲートに選択的に結合される第2電流電極とを有する第4トランジスタと
を備える、請求項21に記載の集積回路。 - 第3電流ミラーを更に備え、前記所定の端子から電源端子への電荷を再利用するために、前記第3電流ミラーは前記第2の所定の放電電流を受信する入力を有し、前記第3電流ミラーは前記アレイの各メモリ・セルの所定の端子から放電経路を提供する、請求項21に記載の集積回路。
- 前記放電速度制御回路は前記第1及び第2電流ミラーに結合される第2基準電流生成器を更に備える、請求項21に記載の集積回路。
- 前記アレイの各前記メモリ・セルの前記ドレインは対応するビット線に結合され、前記アレイのすべての前記ソースは一つに結合される、請求項21に記載の集積回路。
- 前記電荷格納領域はフラッシュ・メモリ・セルの浮遊ゲートである、請求項21に記載の集積回路。
- 集積回路であって、
不揮発性メモリ・セルのアレイであって、前記アレイの各メモリ・セルは制御ゲートと、ソースと、ドレインと、井戸端子とを有する不揮発性メモリ・セルのアレイと、
基準電流を生成する基準電流生成器と、
前記基準電流生成器に結合される第1電流ミラーであって、前記アレイの消去動作の後に不揮発性メモリの前記アレイの各メモリ・セルの前記制御ゲートを放電するための第1の所定の放電電流を提供する第1電流ミラーと、
前記基準電流生成器に結合される第2電流ミラーであって、前記アレイの前記消去動作の後に不揮発性メモリ・セルの各メモリ・セルの井戸端子を放電するための第2の所定の放電電流を提供する第2電流ミラーと
を備える集積回路。 - 正電圧を各メモリ・セルの前記井戸端子に印加し、負電圧を各メモリ・セルの前記制御ゲートに印加することによって前記アレイが消去される、請求項33に記載の集積回路。
- 前記アレイは複数のフラッシュ・メモリ・セルを備える、請求項33に記載の集積回路。
- 一つ以上のメモリ・セル端子間の静電結合によって引き起こされる放電電圧オーバーシュートが最小化される速度で、前記制御ゲートと、前記ドレインと、前記ソースと、前記井戸端子とがすべて放電される、請求項33に記載の集積回路。
- 前記制御ゲートは第1の所定の時間に第1速度で放電され、第2の所定の時間に第2速度で放電され、前記第2速度は前記第1速度よりも速い、請求項33に記載の集積回路。
- 前記制御ゲートと前記井戸端子との両者は第1の所定の時間に第1速度で放電され、第2の所定の時間に第2速度で放電され、前記第2速度は前記第1速度よりも速い、請求項33に記載の集積回路。
- 各前記メモリ・セルは前記第2電流ミラーに結合される深井戸端子を更に備え、前記深井戸端子は前記消去動作の後に第2放電電流によって放電される、請求項33に記載の集積回路。
- 集積回路であって、
不揮発性メモリ・セルのアレイであって、前記アレイの各メモリ・セルは、制御ゲートと、ソースと、ドレインと、第1井戸端子と、第2井戸端子とを有する不揮発性メモリ・セルのアレイと、
不揮発性メモリ・セルの前記アレイの消去動作の後に消去されるメモリ・セルの、前記制御ゲートと、前記ソースと、前記ドレインと、前記第1井戸端子と、前記第2井戸端子とから消去電圧の放電を制御する放電速度制御回路と
を備える集積回路。 - 前記放電速度制御回路は、
基準電流を提供するための基準電流生成器と、
前記基準電流に応答して複数の放電電流を提供するための複数の電流ミラーであって、複数の所定の速度で前記消去電圧を放電するための前記複数の電流ミラーと
を備える、請求項40の集積回路。 - 前記消去電圧の放電速度は、前記制御ゲートと、前記ソースと、前記ドレインと、前記第1井戸端子と、前記第2井戸端子とのうちの一つ以上の間の静電結合による電圧オーバーシュートを減少するように決定される、請求項40の集積回路。
- 不揮発性メモリ・セルの前記アレイはフラッシュ・メモリ・セルのアレイを備える、請求項40の集積回路。
- 前記制御ゲートは第1の所定の時間に第1速度で放電され、第2の所定の時間に第2速度で放電され、前記第2速度は前記第1速度よりも速い、請求項40の集積回路。
- 前記制御ゲートと前記第1井戸端子との両者は第1の所定の時間に第1速度で放電され、第2の所定の時間に第2速度で放電され、前記第2速度は前記第1速度よりも速い、請求項40の集積回路。
- 不揮発性メモリ・セルに印加される消去電圧の放電速度を制御するための方法であって、前記不揮発性メモリ・セルは複数の端子を有し、
基準電流を提供すること、
前記基準電流をミラーリングして第1の所定の時間に第1放電速度で前記複数の端子の第1端子を放電するために第1のミラーリングされた電流を提供すること、
前記基準電流をミラーリングして第2の所定の時間に第2放電速度で前記複数の端子の第2端子を放電するために第2のミラーリングされた電流を提供すること、
を備える方法。 - 前記複数の端子は制御ゲートと、浮遊ゲートと、ソースと、ドレインと、井戸領域とを含み、前記井戸領域は半導体基板内に存在する、請求項46に記載の方法。
- 前記第1放電速度は前記第2放電速度に近似的に等しく、且つ前記第1の所定の時間は前記第2の所定の時間に近似的に等しい、請求項46に記載の方法。
- 第3の所定の時間に第3放電速度で前記第1端子を放電すること、
第4の所定の時間に第4放電速度で前記第2端子を放電すること、
を更に備える、請求項46に記載の方法。
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