JP2008262613A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】不揮発性メモリセルアレイ内のメモリセル位置に応じて書き換え速度のばらつきが発生することで、書き換え時間の増大や、信頼性の悪化が起こる。
【解決手段】ビット線Ｂ０〜Ｂ４における電圧降下によりメモリセルアレイ１０１の中央でドレイン電圧の低下が発生する場合、メモリセル１０３ａ，１０３ｂに印加するゲート電圧をメモリセル位置に応じて補正する電圧補正回路１０２を、メモリセルアレイ１０１とワード線駆動回路１０４との間に介在させる。
【選択図】図１

Description

本発明は、フラッシュメモリ等の不揮発性半導体記憶装置に関し、特にメモリセルのデータ書き換え時に書き換え速度のばらつきを少なくした不揮発性半導体記憶装置に関するものである。

一般に、フラッシュメモリは、ワード線に接続されたゲート電極と、ビット線に接続されたドレインと、ソース線に接続されたソースと、フローティングゲート又は電荷トラップ層とからなる不揮発性メモリセルを有し、この不揮発性メモリセルが複数個マトリックス状に配置されたメモリセルアレイを備える。

例えばトラップ層を有する不揮発性メモリでは、メモリセルのチャネル領域とゲート電極との間の絶縁膜（ＳｉＯ_２）内に存在する離散化されたトラップ層（ＳｉＮ膜又はＳｉＮ膜／トップＳｉＯ_２膜界面の遷移領域）に電荷（電子又はホール）注入により電荷がトラップされ、そのメモリセル閾値電圧によってデータ“０”又は“１”を判定し、情報を記憶する。

以下、電子注入を書き込み（プログラム）として、またホール注入を消去として説明する。なお、本願における「書き換え」とは、書き込みと消去とを含むものとする。

図８は、横軸をチャネル方向とした、トラップ層を有する不揮発性メモリの断面構造図である。図８を用いて従来のトラップ層を有する不揮発性メモリの構成と動作について説明する。

図８において、８０１はＰ型シリコンからなる半導体基板、８０２は半導体基板８０１上に設けられたＰ型のチャネル領域、８０３はチャネル領域８０２の片側に半導体基板８０１上に設けられたＮ型の半導体からなる第１の不純物領域（例えばドレイン）、８０４はチャネル領域８０２の片側に半導体基板８０１上に設けられたＮ型の半導体からなる第２の不純物領域（例えばソース）、８０７は半導体基板８０１上に設けられたシリコンの酸化膜からなるボトム絶縁膜、８０６はボトム絶縁膜８０７上に設けられたシリコンの窒酸化膜からなるトラップ層、８０５はトラップ層８０６上に設けられたシリコンの酸化膜からなるトップ絶縁膜、８０８はトップ絶縁膜８０５上に設けられたＮ型のポリシリコンからなるゲート電極である。

書き込み時には、ゲート電極８０８に約９Ｖを、第１の不純物領域（ドレイン）８０３に約５Ｖを、第２の不純物領域（ソース）８０４に約１Ｖを、半導体基板８０１に０Ｖをそれぞれ印加する。これにより、第２の不純物領域８０４から第１の不純物領域８０３に向かう電子の一部が第１の不純物領域８０３の近傍の高電界によってホットとなり、トラップ層８０６に局所的に注入され、メモリセル閾値電圧は高い状態となる。

消去時には、ゲート電極８０８に約−３Ｖを、第１の不純物領域（ドレイン）８０３に約５Ｖを、半導体基板８０１に０Ｖをそれぞれ印加し、第２の不純物領域（ソース）８０４をフローティングとする。これにより、第１の不純物領域８０３内のバンド間トンネルにより生じるホールの一部が第１の不純物領域８０３の近傍の高電界によってホットとなり、トラップ層８０６に局所的に注入され、メモリセル閾値電圧は低い状態となる。

読み出し時には、ゲート電極８０８に約４Ｖを、第１の不純物領域（ドレイン）８０３に０Ｖを、第２の不純物領域（ソース）８０４に約１．５Ｖを、半導体基板８０１に０Ｖをそれぞれ印加する。これにより、トラップ層８０６中の電荷の有無に応じて、データ“０”又は“１”が得られる。

しかしながら、近年、フラッシュメモリの大容量化に伴ってメモリセルアレイの面積も大きくなり、それに従ってメモリセルアレイ内に設けられたビット線の長さも長くなっている。そのため、書き換え時にメモリセルに流れる電流によって生じる、ビット線における電圧降下も増大している。

また、特にセル面積の縮小のためにビット線及びソース線として不純物領域を用いたものは、メタル配線に比べ一般的にその抵抗値が大きく、電圧降下が増大する。これを防止するためにメタル配線への裏打ちを増やすことはコンタクトが必要となり、かえって面積増大を起こしてしまう。このため、メモリセルアレイ内の全てのメモリセルにおいて、書き換え時のドレイン電圧のレベルがメモリセルアレイ内のメモリセルの位置によって異なり、書き換え速度にばらつきが生じるという問題が生じる。

この問題に対し、ある従来技術によれば、書き込みアドレスに応じて、書き込み時にメモリセルアレイ内のビット線に供給するビット線電圧のレベルを変化させる（特許文献１参照）。
特開２００３−１０９３８９号公報

しかしながら、上記従来技術では、アドレスに応じて電圧印加を制御しなくてはならないといった難しさがある。

また、特にフラッシュメモリにおいては、あるブロック単位一括で消去を行うため、上記従来技術を消去時に適用することができない。消去時にメモリセルアレイ内のメモリセルの位置によって消去速度が異なると、電圧降下の少ないセルは既に消去されているにも関わらず電圧降下の大きいセルの消去のために過剰なストレスを印加され、深い消去が行われることになる。このストレスは、過消去と呼ばれ、例えば前述の不揮発性メモリにおいては過剰なホールがトラップ層に注入されることになる。この状態は、繰り返し書き換えを行うフラッシュメモリにおいては基本特性及び信頼性特性、すなわちデータ保持特性及び書き換え耐性を悪化させるものとして知られている。

また、消去状態のメモリセルにデータ書き込みを行ったとき、電子の注入でデータ書き込み直後、メモリセル閾値電圧は高い状態になっているが、過消去時に注入された多量のホールが時間とともに電子の注入されている領域に移動し、メモリセル閾値電圧を決定していた電子と結合する。これによって時間とともにメモリセル閾値電圧が低下し、最終的にはデータの誤判断を発生することになる。しかも、近年のフラッシュメモリについては多数回の書き換えが要求され、過消去がわずかであっても繰り返しの書き換えにおいて過剰なホールの蓄積量が増加することとなる。

このようにメモリセルアレイ内の書き換え速度のばらつきは、書き換え時間の増大といった基本性能の悪化や、信頼性悪化を引き起こす。

以上、メモリセルアレイ内の書き換え速度ばらつきについてビット線の抵抗による電圧降下を原因とするものについて説明したが、この原因以外でも、メモリセルの周辺回路及び配線等のレイアウト、プロセスばらつき等、設計時には想定していないものも発生する。

本発明は、上記従来の問題点を解決するためのもので、不揮発性半導体記憶装置におけるメモリセルアレイ内のメモリセル位置による書き換え速度のばらつきを抑制することを目的とする。

上記目的を達成するため、本発明では、メモリセルのゲート電圧等をメモリセルアレイ内のメモリセル位置に応じて抵抗、容量等により補正する電圧補正回路を備えることで、あるいはメモリセルを構成するトランジスタのチャネル幅を異ならせることで、多数のメモリセルの書き換え速度をメモリセルアレイ内のメモリセル位置によらず同一とするものである。

本発明によれば、メモリセルアレイ内の書き換え速度のばらつきを低減でき、ばらつきによって増大していた書き換え時間の短縮や、書き換えに必要となる電源範囲の狭小化による電源回路の縮小、速度ばらつきによって発生していた過消去等の現象を低減でき、データ保持特性、書き換え耐性の向上が図れるといった効果がある。

以下、本発明の実施形態について、図面を参照しながら説明する。

図１は、本発明に係る不揮発性半導体記憶装置の構成例を示している。図１において、１０１はメモリセルアレイ、１０２は電圧補正回路、１０４はワード線駆動回路である。電圧補正回路１０２は、ワード線駆動回路１０４により駆動されるｎ（ｎは整数）本のワード線Ｗ１〜Ｗｎ上に介在し、かつ異なる抵抗値の抵抗Ｒ１〜Ｒｎによって構成されており、Ｒ１からＲｎ／２まで抵抗値が規則的に変化し、Ｒｎ／２＋１からＲｎまでその折り返しで抵抗値が規則的に変化している。

メモリセルアレイ１０１は、各々ワード線Ｗ１〜Ｗｎに対応したｎ本のゲート線Ｇ１〜Ｇｎと、多数のビット線とを有する。ただし、図面の簡略化のため、図１では５本のビット線Ｂ０〜Ｂ４のみが描かれている。これらのビット線Ｂ０〜Ｂ４は、各々不純物領域で形成されており、上部のコンタクトＣＡ０〜ＣＡ４及び下部のコンタクトＣＢ０〜ＣＢ４にてそれぞれメタル配線に接続されている。メモリセルアレイ１０１中の１つのメモリセル１０３ａは、ビット線Ｂ０をソース、ビット線Ｂ１をドレイン、ゲート線Ｇ１をゲートとして構成されている。また、メモリセルアレイ１０１中の他の１つのメモリセル１０３ｂは、ビット線Ｂ０をソース、ビット線Ｂ１をドレイン、ゲート線Ｇｎ／２をゲートとして構成されている。これらのメモリセル１０３ａ，１０３ｂのソース及びドレインには、ビット線Ｂ０，Ｂ１を介して所要の電圧が印加される。ただし、中央のメモリセル１０３ｂは端部のメモリセル１０３ａと比べ、コンタクトＣＡ０，ＣＡ１から物理距離の遠い位置にある。

さて、メモリセルアレイ１０１の記憶データを消去する場合、各メモリセル１０３ａ，１０３ｂの構造を図８のトラップ層を有するメモリセル構造とするとき、例えば全ゲート線Ｇ１〜Ｇｎに−３Ｖを、ビット線Ｂ１（ドレイン）に５Ｖを、ビット線Ｂ０（ソース）に０Ｖをそれぞれ印加する。このとき、端部のメモリセル１０３ａのドレイン電圧と、中央のメモリセル１０３ｂのドレイン電圧との間には、コンタクトＣＡ０，ＣＡ１からの距離の違いによって、消費電流とビット線の抵抗成分とに起因して発生する電圧降下のため、差が生ずる。

このドレイン電圧の差を補正するため、電圧補正回路１０２は、端部のゲート線Ｇ０と中央のゲート線Ｇｎ／２とに異なる電位を与える。ドレイン電圧の降下しているメモリセル１０３ｂのゲート線Ｇｎ／２に例えば−３Ｖを与える場合、ドレイン電圧の降下していないメモリセル１０３ａのゲート線Ｇ１には、−３Ｖより絶対値的に小さい、例えば−２．５Ｖを与える。このため、図１において電圧補正回路１０２として設けられた抵抗Ｒ１〜Ｒｎの抵抗値をビット線電圧降下によるドレイン電圧の低下を補正するよう定め、ワード線駆動回路１０４から均一に−３Ｖを与えることで、ゲート線Ｇ１からＧｎ／２までに−２．５Ｖから−３Ｖを、ゲート線Ｇｎ／２＋１からＧｎまでに−３Ｖから−２．５Ｖをそれぞれ印加できる。

これにより、メモリセル１０３ａ，１０３ｂの消去に必要な時間が同じとなり、メモリセルアレイ１０１内の消去速度のばらつきが低減される。これと同様に、メモリセルアレイ１０１内の書き込み速度のばらつきも低減される。ただし、印加電圧値については、メモリセルのドレイン電圧依存性、ゲート電圧依存性から最適な値を与えるため、メモリセルの構造等によっては端部のメモリセル１０３ａのゲート線Ｇ１の電位の絶対値が大きくなる場合もある。

なお、例えばワード線駆動回路１０４からゲート線端までの配線の長さを異ならせることでも、ゲート電圧の補正を実現できる。

また、図１中の抵抗Ｒ１〜Ｒｎを例えばビット線Ｂ０〜Ｂ４と同一の素材である不純物領域とすることで、製造工程のばらつきによってビット線Ｂ０〜Ｂ４の電圧降下が異なる場合でも、これに追従することが可能となる。

同様に抵抗Ｒ１〜Ｒｎを異なるチャネル幅を持つトランジスタで形成することも可能であり、これはワード線駆動回路１０４のトランジスタチャネル幅を変更することで、面積の増大を招くことなく実現可能である。

電圧補正回路１０２を異なるタイミングでオン／オフするスイッチによって構成してもよい。これらのスイッチによってゲート電圧印加時間（パルス幅）を異ならせ、メモリセルアレイ１０１内のメモリセル位置による電圧降下分を補正する。

電圧補正回路１０２を異なる容量値を持つ容量によって形成してもよい。異なる容量値の容量とすることで、ゲート電圧印加時間（パルス幅）を異ならせ、メモリセルアレイ１０１内のメモリセル位置による電圧降下分を補正する。また、この異なる容量値を持つ容量は、例えばワード線駆動回路１０４からゲート線端までの配線の長さ、幅等を異ならせ、配線容量とすることで実現できる。

図２は、本発明に係る不揮発性半導体記憶装置の他の構成例を示している。図２では、図１中の電圧補正回路１０２の配設が省略され、メモリセルアレイ１０１内のメモリセル位置による書き換え速度のばらつきが抑制されるように、メモリセル２０３ａ，２０３ｂを構成するトランジスタのチャネル幅がメモリセル位置に応じて異なるように設定されている。すなわち、メモリセル２０３ａ，２０３ｂを構成するトランジスタのチャネル幅が、ゲート線Ｇ１の位置からＧｎ／２の位置まで規則的に変化し、Ｇｎ／２＋１の位置からＧｎの位置までその折り返しで規則的に変化している。

メモリセルアレイ１０１の記憶データを消去する場合、各メモリセル２０３ａ，２０３ｂの構造を図８のトラップ層を有するメモリセル構造とするとき、例えば全ゲート線Ｇ１〜Ｇｎに−３Ｖを、ビット線Ｂ１（ドレイン）に５Ｖを、ビット線Ｂ０（ソース）に０Ｖをそれぞれ印加する。このとき、端部のメモリセル２０３ａのドレイン電圧と、中央のメモリセル２０３ｂのドレイン電圧との間には、コンタクトＣＡ０，ＣＡ１からの距離の違いによって、消費電流とビット線の抵抗成分とに起因して発生する電圧降下のため、差が生ずる。

しかし、このドレイン電圧の低下分に応じてメモリセル２０３ａ，２０３ｂを構成するトランジスタのチャネル幅を異なるものとしているので、メモリセルアレイ１０１内の位置によらずメモリセル２０３ａ，２０３ｂの消去に必要な時間が同じとなり、メモリセルアレイ１０１内の消去速度のばらつきが低減される。

図３は、図１中の電圧補正回路１０２の変形例を示している。図３によれば、抵抗切替マスク３０１による配線層の変更で抵抗値を可変とし、電圧補正回路１０２の出力電圧を変更する。これによって、設計時に想定していない、製造又は回路のレイアウト等に起因したメモリセルアレイ１０１内での特性差が発生した場合でも、短期間で本発明の効果を得ることが可能となる。

なお、電圧補正回路１０２の出力電圧を物理的に可変とするその他の機構として、電気的に切断可能なヒューズ等を採用することも可能である。

図４は、図１中の電圧補正回路１０２の他の変形例を示している。図４によれば、出力電圧を変更する複数の出力切替機構４０２を電圧補正回路１０２が有し、外部端子からの信号入力４０１に応じて電圧補正回路１０２の出力電圧を電気的に可変とする。

図５は、図１中の電圧補正回路１０２の更に他の変形例を示している。図５において、５０１は周辺温度を検知する回路、又は当該不揮発性半導体記憶装置の書き換え回数を検知する回路、又は不揮発性メモリである。制御回路５０３は、当該検知回路／メモリ５０１からの制御信号５０２を受けて、出力電圧を変更する複数の出力切替機構５０４の動作を制御する。これにより、周辺温度や書き換え回数によって変化するメモリセルアレイ１０１内のメモリセル位置による特性差についても補正可能であり、またロット情報や検査時情報をフィードバックして不揮発性メモリ５０１に記憶させ補正することで、より高い効果を得られる。

図６は、本発明に係る不揮発性半導体記憶装置を用いた電子機器の構成例を示している。図６の電子機器は、上述のようなメモリセル位置に応じて発生する特性差を解消する機構を備えた第１のメモリセルアレイ６０１と、メモリセル位置に応じて発生する特性差を解消する機構を備えない第２のメモリセルアレイ６０２とを有するメモリコア６０３と、各々のメモリセルアレイ６０１，６０２につながるデータ入出力経路６０４，６０５と、これらのデータ入出力経路６０４，６０５を介して各々のメモリセルアレイ６０１，６０２と接続されたシステム６０６とから構成されたものである。

本構成によって、データ入出力経路６０４，６０５を介して第１及び第２のメモリセルアレイ６０１，６０２と接続されたシステム６０６は、記録するデータの種類に応じて記録先のメモリセルアレイを選択する機能を持つことが可能となり、例えば書き換えを頻繁に行うデータや、より長期間のデータ保持特性を必要とするデータは第１のメモリセルアレイ６０１に、ほとんど書き換えを行わないデータや高速なアクセスを必要とするデータについては第２のメモリセルアレイ６０２に記録することで、１つのメモリコア６０３で異なったデータを記録することができる。

図７は、本発明に係る不揮発性半導体記憶装置を用いた電子機器の他の構成例を示している。図７の電子機器は、上述のようなメモリセル位置に応じて発生する特性差を解消する機構をオン／オフすることができるメモリセルアレイ７０１と、このメモリセルアレイ７０１を備えたメモリコア７０２と、メモリセルアレイ７０１につながるオン／オフ信号線７０３と、このオン／オフ信号線７０３を介してメモリセルアレイ７０１と接続されたシステム７０４とから構成されたものである。

システム７０４は、メモリセルアレイ７０１内のメモリセル位置に応じて発生する特性差を解消する機構をオン／オフすることができる。この機構がオン／オフ可能なことにより、システム７０４は、メモリコア７０２のデータを当該データの目的に合わせて扱うことができる。例えば、データの書き換え時にはオンにして書き換え特性を向上させ、データの読み出し時にはオフにして高速なアクセスを行うことができる。

以上、メモリセルアレイ内のビット線に沿ったメモリセル位置による特性差が発生する場合について例を挙げたが、本発明は、例えばレイアウト起因や製造工程起因のワード線に沿った位置依存性の解消、あるいはメモリセルアレイ内のランダムな特性ばらつきの抑制についても適用することが可能である。

以上説明してきたとおり、本発明に係る不揮発性半導体記憶装置は、書き換え時間の高速化、メモリセルのデータ保持特性及び書き換え耐性の向上が図れ、例えばビット線が不純物領域で形成されているトラップ層を有する不揮発性メモリ等として有用である。

本発明に係る不揮発性半導体記憶装置の構成例を示すブロック図である。 本発明に係る不揮発性半導体記憶装置の他の構成例を示すブロック図である。 図１中の電圧補正回路の変形例を示すブロック図である。 図１中の電圧補正回路の他の変形例を示すブロック図である。 図１中の電圧補正回路の更に他の変形例を示すブロック図である。 本発明に係る不揮発性半導体記憶装置を用いた電子機器の構成例を示すブロック図である。 本発明に係る不揮発性半導体記憶装置を用いた電子機器の他の構成例を示すブロック図である。 従来の不揮発性半導体記憶装置のメモリセル構造を示す断面図である。

符号の説明

１０１ メモリセルアレイ
１０２ 電圧補正回路
１０３ａ，１０３ｂ メモリセル
１０４ ワード線駆動回路
２０３ａ，２０３ｂ メモリセル
３０１ 抵抗切替マスク
４０１ 外部端子からの信号入力
４０２ 出力切替機構
５０１ 検知回路／メモリ
５０２ 制御信号
５０３ 制御回路
５０４ 出力切替機構
６０１ 第１のメモリセルアレイ
６０２ 第２のメモリセルアレイ
６０３ メモリコア
６０４，６０５ データ入出力経路
６０６ システム
７０１ メモリセルアレイ
７０２ メモリコア
７０３ オン／オフ信号線
７０４ システム
８０１ 半導体基板
８０２ チャネル領域
８０３ 第１の不純物領域（ドレイン）
８０４ 第２の不純物領域（ソース）
８０５ トップ絶縁膜
８０６ トラップ層
８０７ ボトム絶縁膜
８０８ ゲート電極
Ｂ０〜Ｂ４ ビット線
ＣＡ０〜ＣＡ４ コンタクト
ＣＢ０〜ＣＢ４ コンタクト
Ｇ１〜Ｇｎ ゲート線
Ｒ１〜Ｒｎ 抵抗
Ｗ１〜Ｗｎ ワード線

Claims (29)

1. 複数のビット線と複数のワード線との交差位置に配置された複数のメモリセルを有するメモリセルアレイと、
   前記メモリセルアレイ内のメモリセル位置による書き換え速度のばらつきが抑制されるように、前記メモリセルアレイ内の複数のメモリセルへの印加電圧を前記メモリセルアレイ内のメモリセル位置に応じて同時に補正する機能を持つ電圧補正回路とを備えたことを特徴とする不揮発性半導体記憶装置。
2. 請求項１記載の不揮発性半導体記憶装置において、
   前記複数のビット線は、各々不純物領域で形成されていることを特徴とする不揮発性半導体記憶装置。
3. 複数のビット線と複数のワード線との交差位置に配置された複数のメモリセルを有するメモリセルアレイを備え、
   前記メモリセルアレイ内のメモリセル位置による書き換え速度のばらつきが抑制されるように、前記複数のメモリセルの各々を構成するトランジスタのチャネル幅が前記メモリセルアレイ内のメモリセル位置に応じて異なることを特徴とする不揮発性半導体記憶装置。
4. 請求項１又は２に記載の不揮発性半導体記憶装置において、
   前記電圧補正回路は、前記複数のワード線に接続されていることを特徴とする不揮発性半導体記憶装置。
5. 請求項１又は２に記載の不揮発性半導体記憶装置において、
   前記電圧補正回路は、前記複数のメモリセルのソース線に接続されていることを特徴とする不揮発性半導体記憶装置。
6. 請求項４記載の不揮発性半導体記憶装置において、
   前記電圧補正回路は、前記複数のビット線の前記メモリセル位置までの配線距離に応じて、前記複数のワード線の電圧の絶対値レベルを異ならせることを特徴とする不揮発性半導体記憶装置。
7. 請求項４記載の不揮発性半導体記憶装置において、
   前記電圧補正回路は、前記複数のビット線の前記メモリセル位置までの配線距離に応じて、前記複数のワード線の電圧の印加時間を異ならせることを特徴とする不揮発性半導体記憶装置。
8. 請求項６記載の不揮発性半導体記憶装置において、
   前記電圧補正回路は、異なる抵抗値を有する複数の抵抗素子によって形成されていることを特徴とする不揮発性半導体記憶装置。
9. 請求項８記載の不揮発性半導体記憶装置において、
   前記複数の抵抗素子は、各々配線によって形成されていることを特徴とする不揮発性半導体記憶装置。
10. 請求項８記載の不揮発性半導体記憶装置において、
    前記複数の抵抗素子は、各々不純物領域で形成されていることを特徴とする不揮発性半導体記憶装置。
11. 請求項８記載の不揮発性半導体記憶装置において、
    前記複数の抵抗素子は、各々異なるチャネル幅を有するトランジスタで形成されていることを特徴とする不揮発性半導体記憶装置。
12. 請求項７記載の不揮発性半導体記憶装置において、
    前記電圧補正回路は、異なる容量値を有する複数の容量素子によって形成されていることを特徴とする不揮発性半導体記憶装置。
13. 請求項１２記載の不揮発性半導体記憶装置において、
    前記複数の容量素子は、各々配線によって形成されていることを特徴とする不揮発性半導体記憶装置。
14. 請求項１又は２に記載の不揮発性半導体記憶装置において、
    前記電圧補正回路の出力電圧を変更する出力切替機構を有することを特徴とする不揮発性半導体記憶装置。
15. 請求項１４記載の不揮発性半導体記憶装置において、
    前記出力切替機構は、配線層を変更するものであることを特徴とする不揮発性半導体記憶装置。
16. 請求項１４記載の不揮発性半導体記憶装置において、
    前記出力切替機構は、レーザー等による切断をするものであることを特徴とする不揮発性半導体記憶装置。
17. 請求項１４記載の不揮発性半導体記憶装置において、
    前記出力切替機構は、電気ヒューズによるものであることを特徴とする不揮発性半導体記憶装置。
18. 請求項１４記載の不揮発性半導体記憶装置において、
    前記出力切替機構は、不揮発性メモリによるものであることを特徴とする不揮発性半導体記憶装置。
19. 請求項１４記載の不揮発性半導体記憶装置において、
    前記出力切替機構は、信号入力に応じて動作するものであることを特徴とする不揮発性半導体記憶装置。
20. 請求項１９記載の不揮発性半導体記憶装置において、
    前記信号入力は、温度検知回路からの信号であることを特徴とする不揮発性半導体記憶装置。
21. 請求項１９記載の不揮発性半導体記憶装置において、
    前記信号入力は、当該不揮発性半導体記憶装置の書き換え回数を検知する回路からの信号であることを特徴とする不揮発性半導体記憶装置。
22. 請求項１９記載の不揮発性半導体記憶装置において、
    前記信号入力は、不揮発性メモリに記録された情報によるものであることを特徴とする不揮発性半導体記憶装置。
23. 請求項２２記載の不揮発性半導体記憶装置において、
    前記不揮発性メモリに記録された情報を、検査工程において製造単位で設定することを特徴とする不揮発性半導体記憶装置。
24. 請求項２２記載の不揮発性半導体記憶装置において、
    前記不揮発性メモリに記録された情報を、検査工程において書き換えの領域単位で設定することを特徴とする不揮発性半導体記憶装置。
25. 請求項２２記載の不揮発性半導体記憶装置において、
    前記不揮発性メモリに記録された情報を、以前の書き換え時の特性に基づき設定することを特徴とする不揮発性半導体記憶装置。
26. 請求項１又は２に記載の不揮発性半導体記憶装置において、
    前記メモリセルアレイの一括消去単位毎に、前記電圧補正回路を変更したことを特徴とする不揮発性半導体記憶装置。
27. 請求項１又は２に記載の不揮発性半導体記憶装置において、
    前記電圧補正回路を備えた少なくとも１つの一括消去単位と、前記電圧補正回路を備えない少なくとも１つの一括消去単位とを有することを特徴とする不揮発性半導体記憶装置。
28. 請求項２７記載の不揮発性半導体記憶装置を備え、かつデータ記録を行う一括消去単位を選択する機構を更に備えたことを特徴とする電子機器。
29. 請求項１又は２に記載の不揮発性半導体記憶装置を備え、かつ前記電圧補正回路の動作、非動作を決定する機構を更に備えたことを特徴とする電子機器。

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