JP2010079977A

JP2010079977A - Nonvolatile semiconductor memory device with constant current type power supply circuit

Info

Publication number: JP2010079977A
Application number: JP2008246229A
Authority: JP
Inventors: Masamichi Asano; 正通浅野
Original assignee: Toppan Printing Co Ltd
Current assignee: Toppan Inc
Priority date: 2008-09-25
Filing date: 2008-09-25
Publication date: 2010-04-08

Abstract

<P>PROBLEM TO BE SOLVED: To provide a nonvolatile semiconductor memory device of small variations by suppressing variations in load characteristics by a transistor in write operation and erase operation in a memory cell. <P>SOLUTION: The nonvolatile semiconductor memory device 10 includes a constant current circuit 500 to which write or erase is performed by a current which is subjected to constant current control in writing or erasure in electric processing to the memory cell Mmn in a memory cell array section 100. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、標準ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）プロセスで製造できる１層ポリシリコンのセル構造で書き込みあるいは消去が可能な不揮発性半導体メモリにおいて、書き込みあるいは消去を定電流により行うことを特徴とする不揮発性半導体メモリ装置に関する。 The present invention is characterized in that writing or erasing is performed with a constant current in a nonvolatile semiconductor memory capable of writing or erasing in a single-layer polysilicon cell structure that can be manufactured by a standard CMOS (Complementary Metal-Oxide Semiconductor) process. The present invention relates to a nonvolatile semiconductor memory device.

ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）に代表される不揮発性半導体メモリは、電源を切っても情報が消えないことから、多くの用途に用いられてきた。例えば、ＥＥＰＲＯＭの代表的な用途としては、ＩＣカードがある。また、いつでも用途に応じて書き換えができる便利さから、マイコン内のマスクＲＯＭの置き換えとしてＥＥＰＲＯＭやフラッシュメモリが使われている。さらに、近年では、システムＬＳＩや、論理ＩＣの一部に不揮発性半導体メモリを取り込んだ、埋め込み型の所謂、ロジック混載メモリ（Embedded Memory）が必要になってきた。さらには、アナログ回路に組み込んで、高精度のアナログ回路のチューニングなどを行うための調整用スイッチとして、数百ビットから数Ｋ（キロ）ビット程度の小規模の不揮発性半導体メモリも必要になってきている。 Nonvolatile semiconductor memories represented by EEPROM (Electrically Erasable Programmable Read Only Memory) have been used in many applications because information is not lost even when the power is turned off. For example, a typical application of an EEPROM is an IC card. In addition, EEPROM or flash memory is used as a replacement for the mask ROM in the microcomputer because it can be rewritten at any time according to the application. Furthermore, in recent years, there has been a need for a so-called embedded logic memory (embedded type) in which a nonvolatile semiconductor memory is incorporated in a part of a system LSI or logic IC. Furthermore, a small-sized non-volatile semiconductor memory of several hundred bits to several K (kilo) bits is also required as an adjustment switch that is incorporated into an analog circuit and performs tuning of a high-precision analog circuit. ing.

小規模の不揮発性半導体メモリを実現させる手段として、１層ポリシリコンを用いたＥＥＰＲＯＭが提案されている（例えば、特許文献１参照）。この１層ポリシリコンＥＥＰＲＯＭを用いれば、従来の不揮発性半導体メモリにおける２層ポリシリコンプロセスに比べ製造工程を削減することができる。
特開平１０−２８９９５９号公報 As means for realizing a small-scale nonvolatile semiconductor memory, an EEPROM using single-layer polysilicon has been proposed (for example, see Patent Document 1). If this one-layer polysilicon EEPROM is used, the number of manufacturing steps can be reduced as compared with the two-layer polysilicon process in the conventional nonvolatile semiconductor memory.
JP-A-10-289959

ところで、これまで開示されている技術に基づく不揮発性半導体メモリ装置の書き込み特性、消去特性について説明する。
図１８は、これまで開示されている技術に基づく不揮発性半導体メモリ装置６０のブロック図である。
不揮発性半導体メモリ装置６０におけるメモリセルアレイ部１００は、メモリセルＭ１１〜Ｍｍｎがマトリックス上に配列されてメモリセルアレイを形成する。これらのメモリセルＭ１１〜Ｍｍｎは、１層ポリシリコンプロセスによる不揮発性半導体メモリ素子である。
メモリセルＭ１１〜Ｍｍｎには、ワード線ＷＬ１、ＷＬ２、〜ＷＬｍ（以下、ワード線ＷＬ１、ＷＬ２、〜ＷＬｍをまとめて表すときはワード線ＷＬｍと記載する）が接続され、入力される行アドレスに応じて行デコーダ２００が選択した行選択信号を、接続されるワード線ＷＬｍに出力する。接続されるメモリセルが選択され、選択されたメモリセルはｂｉｔ線Ｂｉｔ１〜Ｂｉｔｎに接続される。 By the way, write characteristics and erase characteristics of the nonvolatile semiconductor memory device based on the technology disclosed so far will be described.
FIG. 18 is a block diagram of a nonvolatile semiconductor memory device 60 based on the technology disclosed so far.
In the memory cell array unit 100 in the nonvolatile semiconductor memory device 60, memory cells M11 to Mmn are arranged on a matrix to form a memory cell array. These memory cells M11 to Mmn are nonvolatile semiconductor memory elements by a one-layer polysilicon process.
The memory cells M11 to Mmn are connected to word lines WL1, WL2, and WLm (hereinafter, the word lines WL1, WL2, and WLm are collectively referred to as word lines WLm) and are connected to input row addresses. In response, the row selection signal selected by the row decoder 200 is output to the connected word line WLm. A memory cell to be connected is selected, and the selected memory cell is connected to the bit lines Bit1 to Bitn.

行デコーダ２００にはワード線ＷＬｍが接続され、行デコーダ２００は、選択した行選択信号をワード線ＷＬｍに出力する。ワード線ＷＬｍからの信号で選択されたメモリセルＭｍｎは活性化し、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔｎに接続される。
列選択回路３００は列選択用のＮＭＯＳ型のトランジスタ３０１、３０２、〜３００ｎで構成される。列デコーダ４００は、入力される列アドレスに応じて列選択信号を生成し、列線Ｃ１、Ｃ２、〜Ｃｎを介して接続される列選択回路３００のトランジスタ３０１、３０２、〜３００ｎを制御する。定電圧回路５００ｅは書き込みまたは消去用の定電圧電源を出力する。書き込み制御回路６００は、入力される信号に応じて、メモリセルに書き込む制御信号を出力する。センスアンプ部７００はメモリセルからデータを読み出すためのセンスアンプである。電源回路８００は、不揮発性半導体メモリ装置６０内の各回路に電源を供給する電源回路である。
図示されるように、メモリセルに対する書き込み動作・消去動作における電力の供給は、定電圧制御回路５００ｅによって定電圧制御された電源によって制御されるものである。 A word line WLm is connected to the row decoder 200, and the row decoder 200 outputs a selected row selection signal to the word line WLm. The memory cell Mmn selected by the signal from the word line WLm is activated and connected to the bit lines Bit1, Bit2,.
The column selection circuit 300 includes NMOS transistors 301, 302, to 300n for column selection. The column decoder 400 generates a column selection signal according to the input column address, and controls the transistors 301, 302, and 300n of the column selection circuit 300 connected through the column lines C1, C2, and Cn. The constant voltage circuit 500e outputs a constant voltage power source for writing or erasing. The write control circuit 600 outputs a control signal to be written to the memory cell in accordance with the input signal. The sense amplifier unit 700 is a sense amplifier for reading data from the memory cell. The power supply circuit 800 is a power supply circuit that supplies power to each circuit in the nonvolatile semiconductor memory device 60.
As shown in the figure, the supply of power in the write / erase operations for the memory cells is controlled by a power source controlled at a constant voltage by a constant voltage control circuit 500e.

図１９は、従来の書き込み動作を示す概略ブロック図である。電源回路８００から書き込み電圧７Ｖが出力される。メモリセルＭ１１のドレイン耐圧（ブレークダウン電圧）が７Ｖであるので、メモリセルＭ１１のドレイン電圧を５Ｖに設定するために、定電圧回路５００ｅより５Ｖを出力して、これを第一の負荷となるＮＭＯＳ型のトランジスタＴ１のゲートに入力する。このトランジスタＴ１は閾値が０Ｖのトランジスタである。次に、書き込みデータの書き込み制御回路６００から書き込みデータＤｉｎ＊が出力され、第二の負荷となるＮＭＯＳ型のトランジスタＴ２に入力される。トランジスタＴ２はトランスファーゲートとして機能することが目的のスイッチであり、ゲートには９Ｖの電圧が入力される。選択された列デコーダの出力が第三の負荷となるＮＭＯＳ型のトランジスタ３０１に入力される。トランジスタ３０１もスイッチとして機能するために、ゲートには９Ｖの電圧が入力される。メモリセルＭ１１への書き込み電流は、トランジスタＴ１、トランジスタＴ２、トランジスタ３０１の各ＮＭＯＳ型トランジスタを介して供給される。このトランジスタＴ２、トランジスタ３０１は、スイッチング動作により機能するため、十分小さな抵抗値を示す。このときトランジスタＴ１は、飽和領域で動作することになり、この電流経路の負荷特性を決定する。 FIG. 19 is a schematic block diagram showing a conventional write operation. A write voltage 7 V is output from the power supply circuit 800. Since the drain withstand voltage (breakdown voltage) of the memory cell M11 is 7V, in order to set the drain voltage of the memory cell M11 to 5V, 5V is output from the constant voltage circuit 500e and this becomes the first load. Input to the gate of the NMOS transistor T1. The transistor T1 is a transistor having a threshold value of 0V. Next, write data Din * is output from the write data write control circuit 600 and input to the NMOS transistor T2 serving as the second load. The transistor T2 is a switch intended to function as a transfer gate, and a voltage of 9 V is input to the gate. The output of the selected column decoder is input to the NMOS transistor 301 serving as a third load. Since the transistor 301 also functions as a switch, a voltage of 9 V is input to the gate. A write current to the memory cell M11 is supplied via each of the NMOS transistors of the transistor T1, the transistor T2, and the transistor 301. Since the transistor T2 and the transistor 301 function by a switching operation, they have a sufficiently small resistance value. At this time, the transistor T1 operates in the saturation region, and determines the load characteristic of this current path.

図２０に、従来の定電圧回路の例を示す。定電圧回路５００ｅは、出力電圧Ｖｃｏｎｓｔを出力する定電圧回路である。定電圧回路５００ｅにおける出力電圧検知回路５０１ｅは、オペアンプで構成され参照電圧Ｖｒｅｆと出力電圧Ｖｃｏｎｓｔからのフィードバック信号とを比較して偏差を出力する。出力電圧検知回路５０１ｅには、電源回路８００から入力される電圧を安定化して出力するレギュレータ５０２ｅが接続され、安定化した出力電圧Ｖｃｏｎｓｔを出力する。レギュレータ５０２ｅの出力には、直列接続された抵抗Ｒａと抵抗Ｒｂを介して基準電位に接続される。抵抗Ｒａと抵抗Ｒｂでは、出力電圧Ｖｃｏｎｓｔを分圧する。その分圧された電圧がフィードバック信号として出力電圧検知回路５０１ｅに入力される。 FIG. 20 shows an example of a conventional constant voltage circuit. The constant voltage circuit 500e is a constant voltage circuit that outputs the output voltage Vconst. The output voltage detection circuit 501e in the constant voltage circuit 500e is composed of an operational amplifier and compares the reference voltage Vref with a feedback signal from the output voltage Vconst to output a deviation. The output voltage detection circuit 501e is connected to a regulator 502e that stabilizes and outputs a voltage input from the power supply circuit 800, and outputs a stabilized output voltage Vconst. The output of the regulator 502e is connected to a reference potential via a resistor Ra and a resistor Rb connected in series. The resistors Ra and Rb divide the output voltage Vconst. The divided voltage is input to the output voltage detection circuit 501e as a feedback signal.

図２１は、メモリセルＭｍｎの書き込み動作時の動作点を示すグラフである。このグラフには、ＮＭＯＳ（Negative channel Metal Oxide Semiconductor）負荷線１とＮＭＯＳ負荷線２とメモリセルＭｍｎの書き込み特性のグラフが示される。このグラフの横軸はメモリセルのドレイン電圧を示し、縦軸はドレイン電流を示す。
動作点１ｅと動作点２ｅは、ＮＭＯＳ負荷線１とＮＭＯＳ負荷線２およびメモリセルＭｍｎの書き込み特性線との交点で示される。 FIG. 21 is a graph showing operating points during a write operation of the memory cell Mmn. This graph shows a graph of write characteristics of an NMOS (Negative channel Metal Oxide Semiconductor) load line 1, an NMOS load line 2, and a memory cell Mmn. The horizontal axis of this graph indicates the drain voltage of the memory cell, and the vertical axis indicates the drain current.
The operating point 1e and the operating point 2e are indicated by the intersections of the NMOS load line 1, the NMOS load line 2, and the write characteristic line of the memory cell Mmn.

メモリセルＭｍｎの書き込み特性線で示される特性は、ドレイン電圧に３Ｖの電圧が印加されたところでホットエレクトロンの注入が発生し、メモリセルＭｍｎの閾値が高くなるので、メモリセルＭｍｎにドレイン電流が流れにくくなり、静特性としては、急激にドレイン電流が減少する。さらにドレイン電圧を高くすると、ドレイン電圧が７Ｖに達するとブレークダウン（ＶＢＤ）を起こし、大電流が流れる。
ここに、図１９で示したブロック図による電流経路で、ＮＭＯＳ型のトランジスタＴ１のゲート電圧、すなわち電圧Ｖｃｏｎｓｔを５Ｖとしたときの負荷特性を示す負荷特性線を重ねると、ＮＭＯＳ負荷線１のような特性を示す。このときのメモリセルＭｍｎの書き込み特性線と負荷特性を示すＮＭＯＳ負荷線１の交点が動作点１ｅとなる。
また、上記に示した負荷特性の設定方法とは異なる設定方法がある。例えば、ＮＭＯＳ型のトランジスタＴ１のトランジスタのゲート幅を小さくして負荷抵抗を大きく設定し、ＮＭＯＳトランジスタＴ１のゲートに入力される定電圧を９Ｖとすると、図２１に示されるＮＭＯＳ負荷線２のように、メモリセルＭｍｎの書き込み特性においてブレークダウンを起こした状態のところに示される動作点２ｅに動作点が移動する。このときの書き込み電流には大電流が流れるが、メモリセルＭｍｎへの書き込み特性は良好となる。 The characteristic indicated by the write characteristic line of the memory cell Mmn is that injection of hot electrons occurs when a voltage of 3 V is applied to the drain voltage, and the threshold value of the memory cell Mmn increases, so that a drain current flows through the memory cell Mmn. As a static characteristic, the drain current rapidly decreases. When the drain voltage is further increased, breakdown (VBD) occurs when the drain voltage reaches 7 V, and a large current flows.
When the load characteristic line indicating the load characteristic when the gate voltage of the NMOS transistor T1, that is, the voltage Vconst is 5 V, is superimposed on the current path according to the block diagram shown in FIG. The characteristic is shown. At this time, the intersection of the write characteristic line of the memory cell Mmn and the NMOS load line 1 indicating the load characteristic is the operating point 1e.
Further, there is a setting method different from the setting method of the load characteristic described above. For example, assuming that the gate resistance of the NMOS transistor T1 is reduced to increase the load resistance and the constant voltage input to the gate of the NMOS transistor T1 is 9 V, the NMOS load line 2 shown in FIG. In addition, the operating point moves to the operating point 2e shown in the state where breakdown occurs in the write characteristics of the memory cell Mmn. A large current flows in the write current at this time, but the write characteristics to the memory cell Mmn are good.

図２２は、メモリセルＭｍｎの書き込み特性について、異なるドレイン電圧によって生じる書き込み時間の違いを示したグラフである。
この図には、ドレイン電圧が高い「ＶＤ高」とドレイン電圧が低い「ＶＤ低」によって示される２つのドレイン電圧を設定し、それぞれの閾値電圧の変化を示すグラフが示されている。このグラフの横軸は経過時間（ｌｏｇｔ）を示し、縦軸は書き込まれたメモリセルＭｍｎの閾値電圧を示す。
この図に示されるドレイン電圧が高い条件（ＶＤ高）のほうが、ドレイン電圧が低い条件（ＶＤ低）に比べて閾値電位が早く上昇する。それゆえ、ドレイン電圧が高い条件（ＶＤ高）のほうが、早期に書き込みが完了し、書き込み特性は良好であるとことが示される。 FIG. 22 is a graph showing the difference in write time caused by different drain voltages for the write characteristics of the memory cell Mmn.
In this figure, two drain voltages indicated by “VD high” having a high drain voltage and “VD low” having a low drain voltage are set, and graphs showing changes in respective threshold voltages are shown. The horizontal axis of this graph represents elapsed time (logt), and the vertical axis represents the threshold voltage of the written memory cell Mmn.
The threshold potential rises faster when the drain voltage is higher (VD high) as shown in this figure than when the drain voltage is lower (VD low). Therefore, it is shown that the writing is completed earlier and the writing characteristics are better when the drain voltage is high (VD high).

しかしながら、ドレイン電圧が高い条件（ＶＤ高）としたときには、以下に示すようにその負荷特性が大きくばらつくという欠点がある。
図２３に、ＮＭＯＳ型のトランジスタＴ１の負荷特性のばらつきについて示す。図２１に示したグラフに、ＮＭＯＳ負荷線１、２で示される特性のばらつきを重ねて示す。それぞれのＮＭＯＳ負荷線１、２について、それぞれの代表特性（図では実線で示す）の電圧に対するばらつきの下限値（図では点線で示す）と上限値（図では一点鎖線で示す）を示す。図に示されるようにＮＭＯＳ負荷線１における動作点１ｅでは、定電圧回路５００ｅの出力電圧のばらつきに加えて、トランジスタＴ１の特性のばらつき（基板バイアス効果にばらつきも含む）も加わり、メモリセルＭｍｎのドレイン電圧（動作点）が大きくばらつくことになる。一方、条件を変えたＮＭＯＳ負荷線２における動作点２ｅにおいては、ドレイン電流が大きくばらつくことになり、どちらの条件を選択しても安定な動作点を確保することは困難であることが示される。 However, when the drain voltage is high (VD high), there is a drawback that the load characteristics vary greatly as shown below.
FIG. 23 shows variations in load characteristics of the NMOS transistor T1. The characteristic variation indicated by the NMOS load lines 1 and 2 is superimposed on the graph shown in FIG. For each of the NMOS load lines 1 and 2, the lower limit value (indicated by the dotted line in the figure) and the upper limit value (indicated by the alternate long and short dash line in the figure) of the variation of each representative characteristic (indicated by the solid line) with respect to the voltage are shown. As shown in the figure, at the operating point 1e in the NMOS load line 1, in addition to variations in the output voltage of the constant voltage circuit 500e, variations in the characteristics of the transistor T1 (including variations in the substrate bias effect) are also added, and the memory cell Mmn. The drain voltage (operating point) varies greatly. On the other hand, at the operating point 2e in the NMOS load line 2 in which the conditions are changed, the drain current varies greatly, and it is difficult to secure a stable operating point regardless of which condition is selected. .

図２４は、従来の定電圧制御による消去回路を示すブロック図である。図に示される消去回路は、メモリセルＭ１１のドレイン側に接続された消去回路によって消去を行う構成の回路である。
メモリセルの消去動作を行うには、メモリセルＭ１１のドレインに９Ｖの電圧設定が必要とされるため、入力される消去信号（Ｅｒａｓｅ）に応じて電源回路５００ｅから出力される消去電圧設定信号Ｅｒａｓｅ＊（９Ｖ）がＮＭＯＳ型のトランジスタＴ１のゲートに入力される。ＮＭＯＳ型のトランジスタＴ１によって、ドレイン電圧（１２Ｖ）が、消去電圧設定信号Ｅｒａｓｅ＊の電圧９Ｖに定電圧制御され、メモリセルＭ１１に供給される。
第二のＮＭＯＳ負荷トランジスタであるトランジスタ３０１のゲートには、列デコーダの出力Ｃ１によってスイッチとして機能するもので、１２Ｖが入力される。 FIG. 24 is a block diagram showing a conventional erase circuit based on constant voltage control. The erase circuit shown in the figure is a circuit having a configuration in which erase is performed by an erase circuit connected to the drain side of the memory cell M11.
In order to perform the erase operation of the memory cell, it is necessary to set a voltage of 9V to the drain of the memory cell M11. Therefore, the erase voltage setting signal Erase output from the power supply circuit 500e in accordance with the input erase signal (Erase). * (9V) is input to the gate of the NMOS transistor T1. The drain voltage (12V) is controlled to a constant voltage of 9V of the erase voltage setting signal Erase * by the NMOS transistor T1, and supplied to the memory cell M11.
The gate of the transistor 301, which is the second NMOS load transistor, functions as a switch by the output C1 of the column decoder and receives 12V.

図２５は、上記と異なる構成による従来の定電圧制御による消去回路を示すブロック図である。メモリセルＭｍｎのソース側に接続された消去回路によって消去を行う構成を示すブロック図である。消去用ＮＭＯＳ負荷トランジスタＴ１は、複数のメモリセルのソースに接続されるソース線Ｓを介して各メモリセルに接続される。この図に示される消去回路は、図１９に示した書き込み回路と組み合わせて用いられる。 FIG. 25 is a block diagram showing an erasing circuit by conventional constant voltage control having a configuration different from the above. FIG. 10 is a block diagram showing a configuration in which erasing is performed by an erasing circuit connected to the source side of the memory cell Mmn. The erasing NMOS load transistor T1 is connected to each memory cell via a source line S connected to the sources of the plurality of memory cells. The erase circuit shown in this figure is used in combination with the write circuit shown in FIG.

図２６に、消去時のメモリセルＭｍｎの電流の変化を示す消去特性と、その動作点を示す。
メモリセルＭｍｎのドレインあるいはソースに電圧を印加すると、まず初めに、ドレイン近傍にて空乏層の電界集中が起こり、いわゆる高エネルギーによるＢａｎｄｔｏＢａｎｄ（ＢｔｏＢ）の電流が流れ、ホールと電子のペアが発生する。高エネルギーを持ったホール（ホットホール）が一部フローティングゲートに取り込まれる。さらに電圧を上げ、フローティングゲートとの間の酸化膜に過電界が印加されると、ファウラーノルトハイム（Fauler-Nordheim）のトンネル電流が流れ、フローティングゲートＦＧからドレインＤへ電子が放出される。さらに電圧を上げると、ジャンクションブレークダウンが起こり、大電流が基板に流れる。このブレークダウン電圧をＶＢＤ（＝８Ｖ）とする。
ＮＭＯＳ型のトランジスタ（図２４のあるいは図２５のＴ１）による負荷特性を、ＮＭＯＳ負荷線として重ねて表示する。消去特性を示す消去特性線とＮＭＯＳ負荷線の交点が動作点になる。 FIG. 26 shows an erase characteristic indicating a change in the current of the memory cell Mmn at the time of erase and an operating point thereof.
When a voltage is applied to the drain or source of the memory cell Mmn, first, electric field concentration in the depletion layer occurs in the vicinity of the drain, a so-called high energy band-to-band (BtoB) current flows, and a hole-electron pair is generated. appear. Some high-energy holes (hot holes) are taken into the floating gate. When the voltage is further increased and an over electric field is applied to the oxide film between the floating gate and the Fowler-Nordheim tunnel current, electrons flow from the floating gate FG to the drain D. When the voltage is further increased, a junction breakdown occurs and a large current flows through the substrate. This breakdown voltage is assumed to be VBD (= 8V).
The load characteristic of the NMOS transistor (T1 in FIG. 24 or FIG. 25) is displayed as an NMOS load line. The operating point is the intersection of the erase characteristic line indicating the erase characteristic and the NMOS load line.

図２７に、ＮＭＯＳ型のトランジスタによる負荷特性のばらつきを示す。メモリセルの消去特性とＮＭＯＳ型トランジスタの負荷特性のばらつきをそれぞれ考慮すると、動作点の移動範囲が広くなるため、動作点の移動に伴うメモリセルへの消去電流も大きくばらつくことになる。
図２８に、ＮＭＯＳ型のトランジスタによる負荷の場合の消去特性のばらつきを示す。電流を多く流すことになるファウラーノルトハイム（Fauler-Nordheim）領域での消去特性では、早く消去することができる。一方、電流を少なく流すことになるＢａｎｄｔｏＢａｎｄ領域での消去特性では、消去時間がかかるため消去完了時間が遅くなることになる。 FIG. 27 shows variations in load characteristics due to NMOS transistors. Taking into account variations in the erase characteristics of the memory cell and the load characteristics of the NMOS transistor, the range of movement of the operating point is widened, so that the erase current to the memory cell accompanying the movement of the operating point also varies greatly.
FIG. 28 shows variations in erase characteristics in the case of a load due to an NMOS transistor. Erasing characteristics in the Fowler-Nordheim region where a large amount of current flows can be erased quickly. On the other hand, in the erasing characteristic in the Band to Band area where a small amount of current flows, the erasing completion time is delayed because it takes erasing time.

以上に示したように、１層ポリシリコンを用いたＥＥＰＲＯＭの技術では、書き込み処理と消去処理において、不揮発性半導体メモリセルの特性がばらつくことが生じる。また、不揮発性半導体メモリセルに供給する電圧制御回路におけるＮＭＯＳ型のトランジスタによる負荷特性にもばらつくことが生じる。
これらの要因により、不揮発性半導体メモリセルにおける書き込み処理特性と消去処理特性での動作点がばらつくことになる。不揮発性半導体メモリセルごとの動作点のばらつきは、それぞれの不揮発性半導体メモリセルごとに行われる書き込み処理および消去処理において特性がばらつくことになる。このことは、不揮発性半導体メモリ装置における記憶特性の不均一性を意味することと等価であり、不揮発性半導体メモリ装置全体における特性の不均一性となって現れる現象は品質面での問題となる。 As described above, in the EEPROM technology using one-layer polysilicon, the characteristics of the nonvolatile semiconductor memory cell vary in the writing process and the erasing process. In addition, the load characteristic due to the NMOS transistor in the voltage control circuit supplied to the nonvolatile semiconductor memory cell also varies.
Due to these factors, the operating points in the write processing characteristics and the erase processing characteristics in the nonvolatile semiconductor memory cell vary. The variation of the operating point for each nonvolatile semiconductor memory cell varies in characteristics in the writing process and the erasing process performed for each nonvolatile semiconductor memory cell. This is equivalent to meaning non-uniformity of storage characteristics in the nonvolatile semiconductor memory device, and a phenomenon that appears as non-uniformity of characteristics in the entire nonvolatile semiconductor memory device becomes a problem in quality. .

本発明は上記事情に鑑みてなされたものであり、本発明の目的は、メモリセルにおける書き込み動作および消去動作におけるトランジスタによる負荷特性のばらつきを抑えて、ばらつきの少ない不揮発性半導体メモリ装置を提供することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a nonvolatile semiconductor memory device with less variation by suppressing variation in load characteristics due to transistors in a write operation and an erase operation in a memory cell. There is.

上記課題を解決するため、本発明は、電気的処理により書き込みあるいは消去が可能な複数の不揮発性半導体メモリ素子と、前記不揮発性半導体メモリ素子の書き込みあるいは消去を行う定電流制御された電流を出力する定電流回路と、を備えること特徴とする不揮発性半導体メモリ装置である。 In order to solve the above problems, the present invention outputs a plurality of nonvolatile semiconductor memory elements that can be written or erased by electrical processing, and a constant current controlled current for performing writing or erasing of the nonvolatile semiconductor memory elements. A non-volatile semiconductor memory device.

また、本発明は、ワード線ならびにソース線と、ｂｉｔ線とからなるマトリクスの交点に配置され、前記ワード線と前記ｂｉｔ線によって選択される不揮発性半導体メモリ素子に、前記ｂｉｔ線に設定される信号に応じて書き込みあるいは消去が行われる不揮発性半導体メモリ装置であって、電源と前記ｂｉｔ線との間に配置され、前記ｂｉｔ線に定電流制御された電流を出力する定電流回路と、入力される信号に応じて書き込み動作時あるいは消去動作時に、前記定電流回路の出力電流を前記不揮発性半導体メモリ素子に供給するか否かを選択する選択素子と、を備えることを特徴とする不揮発性半導体メモリ装置である。 According to the present invention, the bit line is set in a nonvolatile semiconductor memory element that is arranged at an intersection of a matrix composed of a word line, a source line, and a bit line and is selected by the word line and the bit line. A non-volatile semiconductor memory device in which writing or erasing is performed according to a signal, a constant current circuit disposed between a power supply and the bit line, and outputting a constant current controlled current to the bit line, and an input A selection element that selects whether or not to supply the output current of the constant current circuit to the nonvolatile semiconductor memory element during a write operation or an erase operation in accordance with a signal to be performed A semiconductor memory device.

また、本発明は、上記発明において、前記定電流回路は、前記ｂｉｔ線ごとに設けられることを特徴とする。 In the invention described above, the constant current circuit is provided for each bit line.

また、本発明は、上記発明において、前記定電流回路は、列制御線によって同時に選択される複数の前記ｂｉｔ線に前記電流を出力し、選択された複数の前記メモリセルに書き込みあるいは消去を行うことを特徴とする。 In addition, according to the present invention, in the above invention, the constant current circuit outputs the current to a plurality of the bit lines selected simultaneously by a column control line, and performs writing or erasing to the plurality of selected memory cells. It is characterized by that.

また、本発明は、ワード線ならびにソース線と、ｂｉｔ線とからなるマトリクスの交点に配置され、前記ワード線と前記ｂｉｔ線によって選択される不揮発性半導体メモリ素子に、前記ｂｉｔ線に設定される信号に応じて書き込みあるいは消去が行われる不揮発性半導体メモリ装置であって、基準電位と前記ソース線との間に配置され、前記ソース線に定電流制御された電流を出力する定電流回路と、を備えることを特徴とする不揮発性半導体メモリ装置である。 According to the present invention, the bit line is set in a nonvolatile semiconductor memory element that is arranged at an intersection of a matrix composed of a word line, a source line, and a bit line and is selected by the word line and the bit line. A nonvolatile semiconductor memory device in which writing or erasing is performed in response to a signal, the constant current circuit being arranged between a reference potential and the source line and outputting a constant current controlled current to the source line; A non-volatile semiconductor memory device comprising:

また、本発明は、ワード線ならびにソース線と、ｂｉｔ線とからなるマトリクスの交点に配置され、前記ワード線と前記ｂｉｔ線によって選択される不揮発性半導体メモリ素子に、前記ｂｉｔ線に設定される信号に応じて書き込みあるいは消去が行われる不揮発性半導体メモリ装置であって、電源と前記ｂｉｔ線との間に配置され、前記ｂｉｔ線に定電流制御された電流を出力する第１の定電流回路と、入力される信号に応じて書き込み動作時あるいは消去動作時に、前記定電流回路の出力電流を前記不揮発性半導体メモリ素子に供給することを選択する選択素子と、基準電位と前記ソース線との間に配置され、前記ソース線に定電流制御された電流を出力する第２の定電流回路と、を備え、前記第１の定電流回路は前記メモリセルの書き込みを行い、前記第２の定電流回路は前記メモリセルの消去を行うことを特徴とする不揮発性半導体メモリ装置である。 According to the present invention, the bit line is set in a nonvolatile semiconductor memory element that is arranged at an intersection of a matrix composed of a word line, a source line, and a bit line and is selected by the word line and the bit line. A non-volatile semiconductor memory device in which writing or erasing is performed in response to a signal, the first constant current circuit being arranged between a power supply and the bit line and outputting a current subjected to constant current control to the bit line A selection element that selects supply of the output current of the constant current circuit to the nonvolatile semiconductor memory element during a write operation or an erase operation according to an input signal, a reference potential, and a source line And a second constant current circuit that outputs a constant current controlled current to the source line, wherein the first constant current circuit writes the memory cell Was carried out, the second constant current circuit is a nonvolatile semiconductor memory device characterized by erasing the memory cell.

また、本発明は、上記発明において、前記第２の定電流回路は、前記ソース線に接続された前記メモリセルを範囲とする所定のブロック毎に前記メモリセルの消去を行うことを特徴とする。 Also, the present invention is characterized in that, in the above-mentioned invention, the second constant current circuit erases the memory cell for each predetermined block including the memory cell connected to the source line. .

また、本発明は、上記発明において、前記定電流回路は、同時に選択された前記メモリセル数に応じて、前記メモリセルに供給される定電流制御された電流値が設定される出力電流設定部とを備えること特徴とする。 Further, the present invention is the output current setting unit according to the above invention, wherein the constant current circuit sets a constant current controlled current value supplied to the memory cells according to the number of the memory cells selected simultaneously. It is characterized by providing.

また、本発明は、上記発明において、前記不揮発性半導体メモリ素子は、フローティングゲートタイプの構造を有することを特徴とする。 The present invention is also characterized in that, in the above invention, the nonvolatile semiconductor memory element has a floating gate type structure.

また、本発明は、上記発明において、前記不揮発性半導体メモリ素子は、ＭＯＮＯＳタイプの構造を有することを特徴とする。 Further, the present invention is characterized in that, in the above-mentioned invention, the nonvolatile semiconductor memory element has a MONOS type structure.

また、本発明は、上記発明において、前記不揮発性半導体メモリ素子は、ナノクリスタルタイプの構造を有することを特徴とする。 The present invention is the above invention, wherein the nonvolatile semiconductor memory element has a nanocrystal type structure.

本発明によれば、不揮発性半導体メモリ装置では、電気的処理による書き込み動作あるいは消去動作において定電流制御された電流によって不揮発性半導体メモリ素子の書き込みあるいは消去が行われることとする。
これにより、負荷変動に影響されにくい定電流制御として、電流が定電流制御される領域において、書き込み動作ならびに消去動作における動作点を選択することが可能となる。また、電流が定電流制御される領域では、負荷変動に影響されることなく動作点の変動範囲を制限することができる。書き込み動作ならびに消去動作の特性にばらつきを生じる標準ロジックのＣＭＯＳプロセスを用いても、その特性のばらつきの影響を低減することができる。さらに、標準ロジックのＣＭＯＳプロセスを用いた場合であっても高信頼性の不揮発性半導体メモリ装置が実現でき、ロジック混載型不揮発性半導体メモリ装置を容易に、また安価に実現することができる。 According to the present invention, in a nonvolatile semiconductor memory device, writing or erasing of a nonvolatile semiconductor memory element is performed by a current controlled at a constant current in a writing operation or an erasing operation by electrical processing.
As a result, as constant current control that is not easily affected by load fluctuations, it is possible to select an operation point in a write operation and an erase operation in a region where the current is constant current controlled. Further, in a region where the current is controlled at a constant current, the operating point fluctuation range can be limited without being affected by the load fluctuation. Even if a standard logic CMOS process that causes variations in the characteristics of the write operation and the erase operation is used, the influence of the variations in the characteristics can be reduced. Further, even when a standard logic CMOS process is used, a highly reliable nonvolatile semiconductor memory device can be realized, and a logic-embedded nonvolatile semiconductor memory device can be realized easily and inexpensively.

以下、図面を参照して本発明の実施の形態について説明する。
［不揮発性半導体メモリ素子の動作］
本発明の実施の形態で用いる不揮発性半導体メモリ素子（「メモリセル」ともいう）について説明する。
図１（ａ）には不揮発性半導体メモリ素子を構成する１個のトランジスタの断面図を、（ｂ）にはその等価回路図を示す。図１（ａ）、（ｂ）に示す不揮発性半導体メモリ素子は、１層ポリシリコンのセル構造を用いて半導体基板ＳＵＢ（電位Ｖｓｕｂ）上に形成されたトランジスタＴｒ、ドレインＤ、ソースＳ、フローティングゲートＦＧ、コントロールゲートＣＧ、およびフローティングゲートＦＧとコントロールゲートＣＧとの間のキャパシタＣ（ＦＣ）から構成される。このフローティングゲートＦＧが電荷保持領域となるものである。フローティングゲートＦＧには、直接接続される電極は設けられておらずキャパシタＣ（ＦＣ）を介してコントロールゲートＣＧが接続され、基板ＳＵＢ上に形成されたゲート絶縁層の上にポリシリコンからなるフローティングゲートＦＧが形成されている。
また、ドレインＤおよびソースＳは、それぞれ基板ＳＵＢ上に形成された拡散領域であり、それぞれコンタクトを介して電極が設けられている。 Embodiments of the present invention will be described below with reference to the drawings.
[Operation of Nonvolatile Semiconductor Memory Device]
A nonvolatile semiconductor memory element (also referred to as “memory cell”) used in the embodiment of the present invention will be described.
FIG. 1A shows a cross-sectional view of one transistor constituting a nonvolatile semiconductor memory element, and FIG. 1B shows an equivalent circuit diagram thereof. The nonvolatile semiconductor memory element shown in FIGS. 1A and 1B includes a transistor Tr, a drain D, a source S, a floating layer formed on a semiconductor substrate SUB (potential Vsub) using a single-layer polysilicon cell structure. The gate FG includes a control gate CG, and a capacitor C (FC) between the floating gate FG and the control gate CG. This floating gate FG becomes a charge holding region. The floating gate FG is not provided with an electrode to be directly connected, but is connected with a control gate CG via a capacitor C (FC), and a floating made of polysilicon on a gate insulating layer formed on the substrate SUB. A gate FG is formed.
The drain D and the source S are diffusion regions formed on the substrate SUB, and electrodes are provided through contacts.

図２に、図１に示す不揮発性半導体メモリ素子の容量カップリング系の等価回路を示す。フローティングゲートＦＧにある電荷Ｑが入っているとすると、この系のトータルチャージがＱとなり式（１）として示すことができる。 FIG. 2 shows an equivalent circuit of the capacitive coupling system of the nonvolatile semiconductor memory element shown in FIG. If there is a charge Q in the floating gate FG, the total charge of this system becomes Q, which can be expressed as equation (1).

式（１）において、ＶＣＧ、ＶＦＧ、ＶＤ、ＶＳ、Ｖｃｈは、それぞれコントロールゲートＣＧの電位、フローティングゲートＦＧの電位、ドレインＤの電位、ソースＳの電位、チャネルＣＨの電位である。また、Ｃ（ＦＣ）はフローティングゲートＦＧとコントロールゲートＣＧ間の容量、Ｃ（ＦＤ）はフローティングゲートＦＧとドレインＤ間の容量、Ｃ（ＦＳ）はフローティングゲートＦＧとソースＳ間の容量、Ｃ（ＦＢ）はフローティングゲートＦＧと基板ＳＵＢ間の容量である。ここで、容量の合計をＣＴ（トータル）と定義すれば、各容量の関係を式（２）で示すことができる。 In Expression (1), VCG, VFG, VD, VS, and Vch are the control gate CG potential, floating gate FG potential, drain D potential, source S potential, and channel CH potential, respectively. C (FC) is a capacitance between the floating gate FG and the control gate CG, C (FD) is a capacitance between the floating gate FG and the drain D, C (FS) is a capacitance between the floating gate FG and the source S, C ( FB) is a capacitance between the floating gate FG and the substrate SUB. Here, if the sum of the capacities is defined as CT (total), the relationship between the capacities can be expressed by equation (2).

また、各電位の関係を式（３）で示すことができる。 Further, the relationship between the potentials can be expressed by Expression (3).

式（３）において、Ｑ／ＣＴはフローティングゲートに電荷が注入されているときの電位を示す。ここで、ＶＳ＝Ｖｃｈ＝０Ｖ（基準電位、以下同じ）、ＶＤ×Ｃ（ＦＤ）≒０とすると、式（４）で示すことができる。 In Equation (3), Q / CT represents the potential when charge is injected into the floating gate. Here, when VS = Vch = 0V (reference potential, the same applies hereinafter) and VD × C (FD) ≈0, it can be expressed by Expression (4).

式（４）により、フローティングゲートの電位ＶＦＧは、注入された電荷量Ｑに依存することが示される。
また、Ｑ＝０の場合は、式（５）で示すことができる。 Equation (4) shows that the potential VFG of the floating gate depends on the injected charge amount Q.
Further, when Q = 0, it can be expressed by Expression (5).

各容量の比は、概略、Ｃ（ＦＣ）／ＣＴ≒０．６に設定され、式（６）で示すことができる。 The ratio of each capacity is roughly set to C (FC) /CT≈0.6, and can be expressed by Expression (6).

例えば、各カプリング容量のバランスをＣ（ＦＣ）：Ｃ（ＦＤ）：Ｃ（ＦＳ）：Ｃ（ＦＢ）＝１．６：０．２：０．２：０．６に設定する。
書き込み動作の場合は、ＶＣＧ＝９Ｖ、ＶＤ＝５Ｖ、ＶＳ＝０Ｖ、Ｖｃｈ＝０．５ＶＤ、Ｑ＝０とすると、式（７）によって書き込み動作時のフローティングゲートの電位ＶＦＧを得る。 For example, the balance of each coupling capacity is set to C (FC): C (FD): C (FS): C (FB) = 1.6: 0.2: 0.2: 0.6.
In the case of the write operation, if VCG = 9V, VD = 5V, VS = 0V, Vch = 0.5VD, and Q = 0, the potential VFG of the floating gate at the time of the write operation is obtained by the equation (7).

式（７）に示されるように、このメモリセルを構成するトランジスタでは、飽和領域で動作を行うことになるので、ホットエレクトロンが大量に発生して、フローティングゲートに電子が注入され書き込み動作が行われる。
消去動作の場合には、ＶＣＧ＝０Ｖ、ＶＤ＝８Ｖ、ＶＳ＝ｏｐｅｎ、Ｖｃｈ＝０Ｖとすると、式（８）によって消去動作時のフローティングゲートの電位ＶＦＧを得る。 As shown in the equation (7), the transistor constituting this memory cell operates in the saturation region, so that a large amount of hot electrons are generated, electrons are injected into the floating gate, and the write operation is performed. Is called.
In the case of the erase operation, if VCG = 0V, VD = 8V, VS = open, and Vch = 0V, the potential VFG of the floating gate at the time of the erase operation is obtained by Expression (8).

式（８）に示されるように、フローティングゲートの電位が約０．６Ｖとなるので、ドレインとフローティングゲート間に約７．４Ｖの電位がかかり、トンネル電流が流れて消去動作が行われる。 As shown in Expression (8), since the potential of the floating gate is about 0.6 V, a potential of about 7.4 V is applied between the drain and the floating gate, and a tunnel current flows to perform the erase operation.

図を参照して、この消去状態および書き込み状態のトランジスタ特性を説明する。
図３は、フローティングゲート型不揮発性半導体メモリ素子の閾値電圧の変化を示すグラフである。この図は、横軸がコントロールゲート電位ＶＣＧ、縦軸がドレインＤの電流Ｉｄで、消去状態、中性状態および書き込み状態の３つの状態においてフローティングゲート電位ＶＦＧを変化させた場合、すなわち、フローティングゲート中の電子の数を変化させた場合の、ドレイン電流Ｉｄの変化を模式的に表したものである。
中性状態では、約０．５Ｖ付近でドレイン電流Ｉｄが立ちあがり、中性状態における閾値が示されている。消去状態および書き込み状態の特性は、中性状態の特性を示すグラフをそれぞれ平行移動した特性になる。中性状態に比べ、消去状態では、フローティングゲート電位ＶＦＧが約２．２Ｖ低くなり、書き込み状態では、フローティングゲート電位ＶＦＧが約２．０Ｖ高くなる。 The transistor characteristics in the erased state and the written state will be described with reference to the drawings.
FIG. 3 is a graph showing changes in the threshold voltage of the floating gate type nonvolatile semiconductor memory device. In this figure, the horizontal axis is the control gate potential VCG, the vertical axis is the current Id of the drain D, and the floating gate potential VFG is changed in three states of the erased state, the neutral state and the written state. 4 schematically shows a change in drain current Id when the number of electrons in the inside is changed.
In the neutral state, the drain current Id rises in the vicinity of about 0.5 V, and the threshold value in the neutral state is shown. The characteristics of the erased state and the written state are obtained by translating the graphs showing the characteristics of the neutral state. Compared to the neutral state, the floating gate potential VFG is about 2.2 V lower in the erased state, and the floating gate potential VFG is about 2.0 V higher in the written state.

（第１実施形態）
図を参照して、本発明の第１実施形態として定電流回路を用いた不揮発性半導体メモリ装置について説明する。
図４は、第１実施形態における不揮発性半導体メモリ装置１０を示すブロック図である。図に示される不揮発性半導体メモリ装置１０は、メモリセルアレイ部１００、行デコーダ２００、列選択回路３００、列デコーダ４００、定電流回路５００、書き込み制御回路６００、接続制御回路６０１、センスアンプ部７００、電源回路８００、ワード線ＷＬ１、ＷＬ２，〜ＷＬｍ（以下、ワード線ＷＬ１、ＷＬ２，〜ＷＬｍをまとめて表すときはＷＬｍと記載する）、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔｎ（以下、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔｎをまとめて表すときはＢｉｔｎと記載する）、列線Ｃ１、Ｃ２，〜Ｃｎ（以下、列線Ｃ１、Ｃ２，〜Ｃｎをまとめて表すときはＣｎと記載する）、データ線ＤＬ、ソース線Ｓ、および制御電源線ＰＳを備える。 (First embodiment)
A nonvolatile semiconductor memory device using a constant current circuit will be described as a first embodiment of the present invention with reference to the drawings.
FIG. 4 is a block diagram showing the nonvolatile semiconductor memory device 10 in the first embodiment. The nonvolatile semiconductor memory device 10 shown in the figure includes a memory cell array unit 100, a row decoder 200, a column selection circuit 300, a column decoder 400, a constant current circuit 500, a write control circuit 600, a connection control circuit 601, a sense amplifier unit 700, Power supply circuit 800, word lines WL1, WL2,... WLm (hereinafter, word lines WL1, WL2,... WLm are collectively referred to as WLm), bit lines Bit1, Bit2, .about.Bitn (hereinafter, bit lines Bit1,. Bit2 and -Bitn are collectively expressed as Bitn), column lines C1, C2, and -Cn (hereinafter, when column lines C1, C2, and -Cn are collectively expressed are described as Cn), data line DL Source line S and control power supply line PS.

不揮発性半導体メモリ装置１０におけるメモリセルアレイ部１００は、メモリセルＭ１１〜Ｍｍｎ（メモリセルＭ１１〜Ｍｍｎをまとめて表すときはＭｍｎと記載する）がマトリックス上に配列されてメモリセルアレイを形成する。メモリセルＭｍｎは、ワード線ならびにソース線と、ｂｉｔ線とからなるマトリクスの交点に配置され、前記ワード線と前記ｂｉｔ線によって選択される。これらのメモリセルＭｍｎは、フローティングゲートタイプの不揮発性半導体メモリ素子である。
行デコーダ２００に接続されるワード線ＷＬｍに接続されるメモリセルが選択され、また、列デコーダ４００により列線Ｃｎが選択され、選択されたメモリセルはｂｉｔ線Ｂｉｔｎに接続される。 The memory cell array unit 100 in the nonvolatile semiconductor memory device 10 forms a memory cell array by arranging memory cells M11 to Mmn (referred to as Mmn when the memory cells M11 to Mmn are collectively shown) on a matrix. The memory cell Mmn is arranged at an intersection of a word line, a source line, and a bit line, and is selected by the word line and the bit line. These memory cells Mmn are floating gate type nonvolatile semiconductor memory elements.
A memory cell connected to the word line WLm connected to the row decoder 200 is selected, and the column line Cn is selected by the column decoder 400, and the selected memory cell is connected to the bit line Bitn.

ワード線ＷＬ１に、メモリセルＭ１１、Ｍ１２、〜Ｍ１ｎのコントロールゲートＣＧが接続される。ワード線ＷＬ２に、メモリセルＭ２１、Ｍ２２、〜Ｍ２ｎのコントロールゲートＣＧが接続される。同様にワード線ＷＬｍに、メモリセルＭｍ１、Ｍｍ２、〜ＭｍｎのコントロールゲートＣＧが接続される。ｂｉｔ線Ｂｉｔ１に、メモリセルＭ１１、Ｍ２１、〜Ｍｍ１のドレインＤが接続される。ｂｉｔ線Ｂｉｔ２に、メモリセルＭ１２、Ｍ２２、〜Ｍｍ２のドレインＤが接続される。同様に、ｂｉｔ線Ｂｉｔｎに、メモリセルＭ１ｎ、Ｍ２ｎ、〜ＭｍｎのドレインＤが接続される。ソース線Ｓに、各メモリセルＭｍｎのソースＳが接続される。 The control gate CG of the memory cells M11, M12,... M1n is connected to the word line WL1. Control gates CG of memory cells M21, M22,... M2n are connected to word line WL2. Similarly, control gates CG of memory cells Mm1, Mm2,... Mmn are connected to word line WLm. The drains D of the memory cells M11, M21, to Mm1 are connected to the bit line Bit1. The drains D of the memory cells M12, M22, to Mm2 are connected to the bit line Bit2. Similarly, drains D of the memory cells M1n, M2n, .about.Mmn are connected to the bit line Bitn. A source S of each memory cell Mmn is connected to the source line S.

行デコーダ２００は、入力された行アドレス情報をデコードし、メモリセルアレイ部１００の行を選択する信号をワード線ＷＬｍに出力する。
列デコーダ４００は、入力された列アドレス情報をデコードし、メモリセルアレイ部１００の列を選択する信号を列線Ｃｎに出力する。
列選択回路３００は、トランジスタ３０１、３０２、〜３００ｎ（以下、トランジスタ３０１、３０２、〜３００ｎをまとめて示すときにはトランジスタ３００ｎと記載する）を備える。列選択回路３００におけるトランジスタ３００ｎは、列線Ｃｎを介して入力される信号によって選択されるｂｉｔ線Ｂｉｔｎをデータ線ＤＬに接続する。 The row decoder 200 decodes the input row address information and outputs a signal for selecting a row of the memory cell array unit 100 to the word line WLm.
The column decoder 400 decodes the input column address information and outputs a signal for selecting a column of the memory cell array unit 100 to the column line Cn.
The column selection circuit 300 includes transistors 301, 302, to 300n (hereinafter referred to as transistors 300n when the transistors 301, 302, to 300n are collectively shown). The transistor 300n in the column selection circuit 300 connects the bit line Bitn selected by a signal input via the column line Cn to the data line DL.

書き込み制御回路６００は、入力回路６０２を備える。書き込み制御回路６００における入力回路６０２は、Ｄｉｎ線から入力される信号を検出すると、入力信号に基づく信号をＤｉｎ＊線に出力する。接続制御回路６０１は、書き込み制御回路６００がＤｉｎ＊線に出力した信号に基づいて、電源からの制御電源線ＰＳをデータ線ＤＬに接続する。センスアンプ部７００は、データ線ＤＬの信号を検出し、必要な増幅を行って、増幅した信号をＤｏｕｔ線に出力する。
電源回路８００は、不揮発性半導体メモリ装置１０を構成する行デコーダ２００、列デコーダ４００、定電流回路５００、書き込み制御回路６００などの各構成要素に電源を供給する電源である。電源回路８００には、定電流回路５００が接続され、定電流回路５００は、制御電源線ＰＳに所要の定電流を供給する。 The write control circuit 600 includes an input circuit 602. When the input circuit 602 in the write control circuit 600 detects a signal input from the Din line, the input circuit 602 outputs a signal based on the input signal to the Din * line. The connection control circuit 601 connects the control power supply line PS from the power supply to the data line DL based on the signal output from the write control circuit 600 to the Din * line. The sense amplifier unit 700 detects the signal on the data line DL, performs necessary amplification, and outputs the amplified signal to the Dout line.
The power supply circuit 800 is a power supply that supplies power to each component such as the row decoder 200, the column decoder 400, the constant current circuit 500, and the write control circuit 600 that configure the nonvolatile semiconductor memory device 10. A constant current circuit 500 is connected to the power supply circuit 800, and the constant current circuit 500 supplies a required constant current to the control power supply line PS.

不揮発性半導体メモリ装置１０における定電流回路５００は、トランジスタ５０１とトランジスタ５０３とトランジスタ５０４とトランジスタ５０５、および、抵抗５０２を備える。
定電流回路５００においてトランジスタ５０１は、メモリセルアレイ部１００に定電流を供給するための定電流負荷トランジスタである。また、抵抗５０２は、負荷に供給する電流を設定する抵抗である。トランジスタ５０３とトランジスタ５０４およびトランジスタ５０５とトランジスタ５０１とで、それぞれカレントミラー回路を構成する。
抵抗５０２の抵抗値と、トランジスタ５０３とトランジスタ５０４とトランジスタ５０５とトランジスタ５０１の増幅率とで定められる出力電流が、トランジスタ５０１から制御電源線ＰＳに供給される。 The constant current circuit 500 in the nonvolatile semiconductor memory device 10 includes a transistor 501, a transistor 503, a transistor 504, a transistor 505, and a resistor 502.
In the constant current circuit 500, the transistor 501 is a constant current load transistor for supplying a constant current to the memory cell array unit 100. The resistor 502 is a resistor that sets a current supplied to the load. The transistor 503 and the transistor 504 and the transistor 505 and the transistor 501 form a current mirror circuit, respectively.
An output current determined by the resistance value of the resistor 502 and the amplification factors of the transistors 503, 504, 505, and 501 is supplied from the transistor 501 to the control power supply line PS.

図を参照し、不揮発性半導体メモリ装置１０における書き込み動作について説明する。
図５は、不揮発性半導体メモリ装置１０における書き込み動作を説明する概略ブロック図である。この図に示す構成要素において、図４に示した構成要素と同じものには同じ符号を付け、前述の説明を参照することとする。 A write operation in the nonvolatile semiconductor memory device 10 will be described with reference to the drawings.
FIG. 5 is a schematic block diagram illustrating a write operation in the nonvolatile semiconductor memory device 10. In the constituent elements shown in this figure, the same constituent elements as those shown in FIG. 4 are denoted by the same reference numerals, and the above description is referred to.

この図は、入力された行アドレスに応じて行デコーダ２００によってワード線ＷＬ１が選択（制御信号電圧９Ｖ）され、入力された列アドレスに応じて列デコーダ４００によって列線Ｃ１が選択（制御信号電圧９Ｖ）されることとする。これにより、列デコーダ４００に接続される列選択回路３００のトランジスタ３０１によって、データ線ＤＬにｂｉｔ線Ｂｉｔ１が接続される。また、行デコーダ２００に接続されるメモリセルアレイ部１００のメモリセルＭ１１が選択され、選択されたｂｉｔ線Ｂｉｔ１にはメモリセルＭ１１が接続される。この図では、それぞれ複数ある構成要素の中から、上記条件によって選択された構成要素を示している。 In this figure, the word line WL1 is selected by the row decoder 200 according to the input row address (control signal voltage 9V), and the column line C1 is selected by the column decoder 400 according to the input column address (control signal voltage). 9V). Thus, the bit line Bit1 is connected to the data line DL by the transistor 301 of the column selection circuit 300 connected to the column decoder 400. Further, the memory cell M11 of the memory cell array unit 100 connected to the row decoder 200 is selected, and the memory cell M11 is connected to the selected bit line Bit1. In this figure, components selected according to the above conditions from among a plurality of components are shown.

また、ここで説明する書き込み動作では、書き込み制御回路６００にＤｉｎ線から入力される制御信号として書き込み動作を示す信号が入力される。書き込み制御回路６００における入力回路６０２によって書き込み動作を示す信号を検出すると、接続制御回路６０１に書き込み動作を示す制御信号（制御信号電圧９Ｖ）を入力する。書き込み動作を示す制御信号が入力された接続制御回路６０１は、データ線ＤＬと制御電源線ＰＳを接続される状態となるように制御され、メモリセルＭ１１への書き込みが行われることになる。 In the write operation described here, a signal indicating the write operation is input to the write control circuit 600 as a control signal input from the Din line. When a signal indicating a write operation is detected by the input circuit 602 in the write control circuit 600, a control signal (control signal voltage 9 V) indicating the write operation is input to the connection control circuit 601. The connection control circuit 601 to which the control signal indicating the write operation is input is controlled so as to connect the data line DL and the control power supply line PS, and writing to the memory cell M11 is performed.

定電流回路５００が出力する電流は、次に示す関係によって定められる。
トランジスタ５０３のサイズは幅Ｗ１、長さＬ１とし、トランジスタ５０４は幅Ｗ２、長さＬ２とし、トランジスタ５０５は幅Ｗ３、長さＬ３とし、トランジスタ５０１は幅Ｗ４、長さＬ４とする。トランジスタ５０１を流れる電流Ｉｏｕｔは、Ｒを流れる電流ＩＲＥＦに基づいて、式（９）で示される。 The current output from the constant current circuit 500 is determined by the following relationship.
The transistor 503 has a width W1 and a length L1, the transistor 504 has a width W2 and a length L2, the transistor 505 has a width W3 and a length L3, and the transistor 501 has a width W4 and a length L4. The current Iout flowing through the transistor 501 is expressed by Expression (9) based on the current IREF flowing through R.

式（９）において、αは式（１０）で示される。 In the formula (9), α is represented by the formula (10).

接続制御回路６０１（トランジスタ）とトランジスタ３０１のそれぞれのゲートには十分高い９Ｖが入力されるので、トランジスタ５０１と接続制御回路６０１（トランジスタ）とトランジスタ３０１を介してメモリセルにつながる負荷電流経路の負荷電流は、トランジスタ５０１によって設定される電流によって決まり、上記Ｉｏｕｔに設定された定電流が流れる。 Since sufficiently high 9 V is input to the gates of the connection control circuit 601 (transistor) and the transistor 301, the load of the load current path connected to the memory cell via the transistor 501, the connection control circuit 601 (transistor) and the transistor 301 The current is determined by the current set by the transistor 501, and the constant current set to Iout flows.

図６は、書き込み動作時の動作点を示すグラフである。このグラフには、ＰＭＯＳ（Positive channel Metal Oxide Semiconductor）負荷線１とＰＭＯＳ負荷線２とメモリセルＭ１１の書き込み特性のグラフが示される。また、ＰＭＯＳ負荷線１とＰＭＯＳ負荷線２には、変動幅を示す下限値と上限値がそれぞれ示される。このグラフの横軸はメモリセルのドレイン電圧Ｖｄを示し、縦軸はドレイン電流Ｉｄを示す。
ＰＭＯＳ負荷線１とＰＭＯＳ負荷線２およびメモリセルＭ１１の書き込み特性との交点で示される動作点１から動作点３が示される。
メモリセルＭ１１の書き込み特性は、ドレイン電圧が３Ｖ印加されたところでホットエレクトロン注入が発生し、メモリセルＭ１１の閾値が高くなるので、メモリセルＭ１１に電流が流れにくくなり、静特性としては、急激に電流が減少する。さらにドレイン電圧を高くすると、ドレイン電圧が７Ｖでブレークダウン（ＶＢＤ）を起こし、大電流が流れる。 FIG. 6 is a graph showing operating points during a write operation. This graph shows a graph of the write characteristics of the PMOS (Positive channel Metal Oxide Semiconductor) load line 1, the PMOS load line 2, and the memory cell M11. The PMOS load line 1 and the PMOS load line 2 show a lower limit value and an upper limit value indicating the fluctuation range, respectively. The horizontal axis of this graph represents the drain voltage Vd of the memory cell, and the vertical axis represents the drain current Id.
The operating point 1 to the operating point 3 indicated by the intersections of the PMOS load line 1, the PMOS load line 2, and the write characteristics of the memory cell M11 are shown.
As for the write characteristics of the memory cell M11, hot electron injection occurs when a drain voltage of 3 V is applied, and the threshold value of the memory cell M11 becomes high, so that it is difficult for a current to flow through the memory cell M11. The current decreases. When the drain voltage is further increased, breakdown (VBD) occurs when the drain voltage is 7V, and a large current flows.

ＰＭＯＳ負荷線１とＰＭＯＳ負荷線２で示されるＰＭＯＳトランジスタであるトランジスタ５０１のドレイン電流特性は、定電流制御されているのでドレイン電流の変動幅は狭くなる。その変動幅を、下限値（図では点線で示す）と上限値（図では一点鎖線で示す）で示す。それぞれのグラフは代表特性（図では実線で示す）に接近している。また、ＰＭＯＳ型のトランジスタ５０１から出力される電流は、定電流動作が安定している領域、すなわちＰＭＯＳ負荷線が直線で示される領域に動作点が配置されることが望ましい。また、ＰＭＯＳ負荷線１とＰＭＯＳ負荷線２の変動幅で示されるように、トランジスタ５０１における定電流動作の動作点のばらつく範囲を狭くできる。その結果、動作を安定させることができる。
なお、ＰＭＯＳ負荷線１で示される動作の場合は、動作点がひとつ（動作点１）であるが、電流を絞ると、ＰＭＯＳ負荷線２で示される動作となり、動作点が２個（動作点２、動作点３）現れることになる。この動作点２と動作点３とで示される２つの動作点を比べると、ドレイン電圧の高いほうの動作点２とすることが望ましい。動作点２に設定するには、ドレイン電圧を先に印加してから、ゲート電圧を印加すれば、ドレイン電圧の高い動作点２で安定させることができる。これにより、ブレークダウン（ＶＢＤ）が生じた領域で、安定した定電流特性での電流を供給させることにより安定な動作点２を選択することができる。 Since the drain current characteristic of the transistor 501 which is a PMOS transistor indicated by the PMOS load line 1 and the PMOS load line 2 is controlled at a constant current, the fluctuation range of the drain current becomes narrow. The fluctuation range is indicated by a lower limit value (indicated by a dotted line in the figure) and an upper limit value (indicated by a one-dot chain line in the figure). Each graph is close to the representative characteristic (indicated by the solid line in the figure). The operating point of the current output from the PMOS transistor 501 is preferably arranged in a region where the constant current operation is stable, that is, a region where the PMOS load line is indicated by a straight line. Further, as indicated by the fluctuation range of the PMOS load line 1 and the PMOS load line 2, the range in which the operating point of the constant current operation in the transistor 501 varies can be narrowed. As a result, the operation can be stabilized.
In the case of the operation indicated by the PMOS load line 1, there is one operating point (operating point 1). However, when the current is reduced, the operation is indicated by the PMOS load line 2, and there are two operating points (operating point). 2. Operating point 3) will appear. When the two operating points indicated by the operating point 2 and the operating point 3 are compared, it is desirable that the operating point 2 has a higher drain voltage. In order to set the operating point 2, if the gate voltage is applied after the drain voltage is applied first, the operating point 2 having a high drain voltage can be stabilized. Thus, a stable operating point 2 can be selected by supplying a current with a stable constant current characteristic in a region where breakdown (VBD) occurs.

図を参照し、不揮発性半導体メモリ装置１０における消去動作について説明する。
図７は、不揮発性半導体メモリ装置１０における消去動作を説明する概略ブロック図である。この図に示す構成要素において、図４に示した構成要素と同じものには同じ符号を付け、前述の説明を参照することとする。
消去動作の場合、書き込み動作の場合と異なり、書き込み動作での処理のように接続制御回路６０１における選択処理はなく、接続制御回路６０１は不要であり、制御電源線ＰＳとデータ線ＤＬとを直接接続する。図では接続制御回路６０１を破線で示し、直接接続されるものとする。
同図において、入力された行アドレスに応じて行デコーダ２００によってワード線ＷＬ１が選択（制御信号電圧０Ｖ）され、入力された列アドレスに応じて列デコーダ４００によって列線Ｃ１が選択（制御信号電圧９Ｖ）されることとする。これにより、列デコーダ４００に接続される列選択回路３００のトランジスタ３０１によって、データ線ＤＬにｂｉｔ線Ｂｉｔ１が接続される。また、行デコーダ２００に接続されるメモリセルアレイ部１００のメモリセルＭ１１が選択され、選択されたｂｉｔ線Ｂｉｔ１にはメモリセルＭ１１が接続される。この図では、それぞれ複数ある構成要素の中から、上記条件によって選択された構成要素を示している。
メモリセルＭ１１は、定電流回路５００から消去動作を行う電流が供給され、消去処理が行われる。定電流回路５００の消去時の動作は、図５に示した書き込み処理における動作と同じである。 An erasing operation in the nonvolatile semiconductor memory device 10 will be described with reference to the drawings.
FIG. 7 is a schematic block diagram for explaining an erase operation in the nonvolatile semiconductor memory device 10. In the constituent elements shown in this figure, the same constituent elements as those shown in FIG. 4 are denoted by the same reference numerals, and the above description is referred to.
In the case of the erasing operation, unlike the case of the writing operation, there is no selection processing in the connection control circuit 601 unlike the processing in the writing operation, the connection control circuit 601 is unnecessary, and the control power supply line PS and the data line DL are directly connected. Connecting. In the figure, the connection control circuit 601 is indicated by a broken line and is directly connected.
In the figure, the word line WL1 is selected by the row decoder 200 according to the input row address (control signal voltage 0V), and the column line C1 is selected by the column decoder 400 according to the input column address (control signal voltage). 9V). Thus, the bit line Bit1 is connected to the data line DL by the transistor 301 of the column selection circuit 300 connected to the column decoder 400. Further, the memory cell M11 of the memory cell array unit 100 connected to the row decoder 200 is selected, and the memory cell M11 is connected to the selected bit line Bit1. In this figure, components selected according to the above conditions from among a plurality of components are shown.
The memory cell M11 is supplied with a current for performing an erasing operation from the constant current circuit 500, and an erasing process is performed. The operation at the time of erasing of the constant current circuit 500 is the same as the operation in the writing process shown in FIG.

図８は、消去動作時の動作点を示すグラフである。このグラフには、ＰＭＯＳ負荷線とメモリセルＭ１１の消去特性のグラフが示される。また、ＰＭＯＳ負荷線と消去特性は、変動幅を示す下限値と上限値がそれぞれ示される。このグラフの横軸はメモリセルのドレイン電圧Ｖｄを示し、縦軸はドレイン電流Ｉｄを示す。
ＰＭＯＳ負荷線とメモリセルＭ１１の消去特性との交点で示される動作点１と動作点２が示される。 FIG. 8 is a graph showing operating points during the erasing operation. This graph shows a graph of erase characteristics of the PMOS load line and the memory cell M11. In addition, the PMOS load line and the erasing characteristic have a lower limit value and an upper limit value indicating the fluctuation range, respectively. The horizontal axis of this graph represents the drain voltage Vd of the memory cell, and the vertical axis represents the drain current Id.
An operating point 1 and an operating point 2 indicated by the intersection of the PMOS load line and the erase characteristic of the memory cell M11 are shown.

ＰＭＯＳ負荷線で示されるＰＭＯＳ型のトランジスタ５０１から出力される電流は、定電流制御されているのでドレイン電流の変動幅は狭くなる。その変動幅を、下限値（図では点線で示す）と上限値（図では一点鎖線で示す）で示す。それぞれのグラフは代表特性（図では実線で示す）に接近している。また、ＰＭＯＳ型のトランジスタ５０１から出力される電流は、定電流動作が安定している領域、すなわちＰＭＯＳ負荷線が直線で示される定電流制御が行えている領域に動作点が配置されることが望ましい。また、ＰＭＯＳ負荷線の変動幅で示されるように、ＰＭＯＳトランジスタにおける定電流動作の動作点のばらつく変動範囲を狭くすることができる。
消去特性を示すグラフで示される消去特性の電圧変動幅を、下限値（図では点線で示す）と上限値（図では一点鎖線で示す）で示す。それぞれのグラフは代表特性（図では実線で示す）に接近している。これにより、消去特性で示される消去動作でのばらつきによる動作点の変動範囲を狭くすることができ、消去特性のばらつきによる影響を低減することができる。
なお、ＰＭＯＳ負荷線と消去特性の交点で示される動作点は、それぞれの特性により１点に決定する。決定される動作点は、ＰＭＯＳ負荷線と消去特性のそれぞれのばらつきによって変化することになる。ＰＭＯＳ負荷線と消去特性のそれぞれのばらつきを考慮しても、図に示す動作点１が示すメモリセル電流の最小値と、動作点２が示すメモリセル電流の最大値の範囲に限られる。特性のばらつきによって動作点が変動することがあっても、その変動範囲は図示されるように狭くすることができ、動作点を安定化することが容易であることが示される。 Since the current output from the PMOS transistor 501 indicated by the PMOS load line is controlled at a constant current, the fluctuation range of the drain current becomes narrow. The fluctuation range is indicated by a lower limit value (indicated by a dotted line in the figure) and an upper limit value (indicated by a one-dot chain line in the figure). Each graph is close to the representative characteristic (indicated by the solid line in the figure). The operating point of the current output from the PMOS transistor 501 is located in a region where the constant current operation is stable, that is, a region where constant current control is performed in which the PMOS load line is indicated by a straight line. desirable. Further, as indicated by the fluctuation width of the PMOS load line, the fluctuation range in which the operating point of the constant current operation in the PMOS transistor varies can be narrowed.
The voltage fluctuation range of the erasing characteristic shown in the graph showing the erasing characteristic is indicated by a lower limit value (indicated by a dotted line in the figure) and an upper limit value (indicated by a dashed line in the figure). Each graph is close to the representative characteristic (indicated by the solid line in the figure). Thereby, the variation range of the operating point due to the variation in the erase operation indicated by the erase characteristic can be narrowed, and the influence due to the variation in the erase characteristic can be reduced.
Note that the operating point indicated by the intersection of the PMOS load line and the erasing characteristic is determined to be one point according to each characteristic. The determined operating point varies depending on variations in the PMOS load line and the erase characteristic. Even considering variations in the PMOS load line and the erasing characteristic, they are limited to the range of the minimum value of the memory cell current indicated by the operating point 1 and the maximum value of the memory cell current indicated by the operating point 2 shown in the drawing. Even if the operating point fluctuates due to variations in characteristics, the fluctuation range can be narrowed as shown in the figure, indicating that it is easy to stabilize the operating point.

（第２実施形態）
図を参照し、本発明の第２実施形態として、定電流回路における電流設定と切換方法について説明する。
図９は、第２実施形態における不揮発性半導体メモリ装置２０を示すブロック図である。図に示される不揮発性半導体メモリ装置２０は、メモリセルアレイ部１２０、行デコーダ２２０、列選択回路３２０、列デコーダ４２０、定電流回路５２０、書き込み制御回路６００、接続制御回路６０１ａ、センスアンプ部７００、電源回路８２０、ワード線ＷＬ１、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔ８（以下、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔ８をまとめて表すときはＢｉｔｎと記載する）、列線Ｃ１、Ｃ２、〜Ｃ８（以下、列線Ｃ１、Ｃ２、〜Ｃ８をまとめて表すときはＣｎと記載する）、データ線ＤＬ、ソース線Ｓ、および制御電源線ＰＳ１、ＰＳ２を備える。
不揮発性半導体メモリ装置２０のうち、メモリセルアレイ部１２０、行デコーダ２２０、列選択回路３２０、列デコーダ４２０、定電流回路５２０、接続制御回路６０１ａ、電源回路８２０、ワード線ＷＬ１、ｂｉｔ線Ｂｉｔｎ、列線Ｃｎ、および制御電源線ＰＳ１、ＰＳ２以外は、第１実施形態に係る不揮発性半導体メモリ装置１０と同じ構成であるため、同じ符号を付し、第１実施形態における説明を参照する。
不揮発性半導体メモリ装置１０におけるメモリセルアレイ部１２０は、メモリセルＭ１１、Ｍ１２、〜Ｍ１８がマトリックス上に配列されてメモリセルアレイを形成する。これらのメモリセルＭ１１、Ｍ１２、〜Ｍ１８は、フローティングゲートタイプの不揮発性半導体メモリ素子である。
ワード線ＷＬ１に、メモリセルＭ１１、Ｍ１２、〜Ｍ１８のコントロールゲートＣＧが接続される。ソース線Ｓに、メモリセルＭ１１、Ｍ１２、〜Ｍ１８のソースが接続される。 (Second Embodiment)
A current setting and switching method in a constant current circuit will be described as a second embodiment of the present invention with reference to the drawings.
FIG. 9 is a block diagram showing the nonvolatile semiconductor memory device 20 in the second embodiment. The nonvolatile semiconductor memory device 20 shown in the figure includes a memory cell array unit 120, a row decoder 220, a column selection circuit 320, a column decoder 420, a constant current circuit 520, a write control circuit 600, a connection control circuit 601a, a sense amplifier unit 700, Power supply circuit 820, word line WL1, bit line Bit1, Bit2, to Bit8 (hereinafter, bit lines Bit1, Bit2, and Bit8 are collectively expressed as Bitn), column lines C1, C2, and C8 (hereinafter, Column lines C1, C2,..., C8 are collectively referred to as Cn), data line DL, source line S, and control power supply lines PS1, PS2.
In the nonvolatile semiconductor memory device 20, the memory cell array unit 120, the row decoder 220, the column selection circuit 320, the column decoder 420, the constant current circuit 520, the connection control circuit 601a, the power supply circuit 820, the word line WL1, the bit line Bitn, the column Since the configuration other than the line Cn and the control power supply lines PS1 and PS2 is the same as that of the nonvolatile semiconductor memory device 10 according to the first embodiment, the same reference numerals are given and the description in the first embodiment is referred to.
The memory cell array unit 120 in the nonvolatile semiconductor memory device 10 includes memory cells M11, M12, and M18 arranged on a matrix to form a memory cell array. These memory cells M11, M12 to M18 are floating gate type nonvolatile semiconductor memory elements.
Control gates CG of memory cells M11, M12,... M18 are connected to word line WL1. Sources of the memory cells M11, M12, to M18 are connected to the source line S.

ｂｉｔ線Ｂｉｔ１にはメモリセルＭ１１のドレインＤが接続される。ｂｉｔ線Ｂｉｔ２にはメモリセルＭ１２のドレインＤが接続される。同様に、ｂｉｔ線Ｂｉｔｎには、メモリセルＭ１８のドレインＤが接続される。 The drain D of the memory cell M11 is connected to the bit line Bit1. The drain D of the memory cell M12 is connected to the bit line Bit2. Similarly, the drain D of the memory cell M18 is connected to the bit line Bitn.

行デコーダ２２０に接続されるワード線ＷＬ１に接続されるメモリセルが選択され、選択されたメモリセルはｂｉｔ線Ｂｉｔｎに接続される。 A memory cell connected to the word line WL1 connected to the row decoder 220 is selected, and the selected memory cell is connected to the bit line Bitn.

行デコーダ２２０は、入力された行アドレス情報をデコードし、メモリセルアレイ部１２０の行を選択する信号をワード線ＷＬ１に出力する。
列デコーダ４２０は、入力された列アドレス情報をデコードし、メモリセルアレイ部１２０の列を選択する信号を列線Ｃｎに出力する。列を選択する信号が出力される列線Ｃｎの数は、入力される信号マルチ選択信号ＭＳ２、ＭＳ４、ＭＳ８によって指定され、入力された信号に応じた数の列線Ｃｎが選択される。また、列デコーダ４２０は、定電流制御回路５２０の出力電流を制御する切換信号ＳＷｎを出力する。
列選択回路３２０は、トランジスタ３２１と３２２と３２８（以下、トランジスタ３２１と３２２と３２８をまとめて示すときにはトランジスタ３２０ｎと記載する）を備える。列選択回路３２０は、列線Ｃｎを介して入力される信号によって選択されるｂｉｔ線Ｂｉｔｎにトランジスタ３２０ｎを介してデータ線ＤＬに接続する。
接続制御回路６０１ａは、書き込み制御回路６００がＤｉｎ＊線に出力した信号に基づいて、電源からの制御電源線ＰＳをデータ線ＤＬに接続する。センスアンプ部７００は、データ線ＤＬの信号を検出し、必要な増幅を行って、増幅した信号をＤｏｕｔ線に出力する。
電源回路８２０は、不揮発性半導体メモリ装置２０を構成する各構成要素に電源を供給する電源である。
電源回路８２０には、定電流回路５２０、接続制御回路６０１ａなどが接続され、定電流回路５２０は、制御電源線ＰＳ１〜ＰＳ２に所要の定電流を出力する。 The row decoder 220 decodes the input row address information and outputs a signal for selecting a row of the memory cell array unit 120 to the word line WL1.
The column decoder 420 decodes the input column address information and outputs a signal for selecting a column of the memory cell array unit 120 to the column line Cn. The number of column lines Cn from which a signal for selecting a column is output is specified by the input signal multi-select signals MS2, MS4, and MS8, and the number of column lines Cn corresponding to the input signals is selected. Further, the column decoder 420 outputs a switching signal SWn for controlling the output current of the constant current control circuit 520.
The column selection circuit 320 includes transistors 321, 322, and 328 (hereinafter referred to as a transistor 320 n when the transistors 321, 322, and 328 are collectively shown). The column selection circuit 320 connects a bit line Bitn selected by a signal input via the column line Cn to the data line DL via the transistor 320n.
The connection control circuit 601a connects the control power supply line PS from the power supply to the data line DL based on the signal output from the write control circuit 600 to the Din * line. The sense amplifier unit 700 detects a signal on the data line DL, performs necessary amplification, and outputs the amplified signal to the Dout line.
The power supply circuit 820 is a power supply that supplies power to each component constituting the nonvolatile semiconductor memory device 20.
A constant current circuit 520, a connection control circuit 601a, and the like are connected to the power supply circuit 820, and the constant current circuit 520 outputs a required constant current to the control power supply lines PS1 to PS2.

不揮発性半導体メモリ装置２０における定電流回路５２０は、トランジスタ５０１−１、５０１−２と、トランジスタ５０３と、トランジスタ５０４と、トランジスタ５０５と、トランジスタ５０７−１、５０７−２、５０７−３と、トランジスタ５０８−１、５０８−２および抵抗５０２−１、５０２−２、５０２−３を備える。 The constant current circuit 520 in the nonvolatile semiconductor memory device 20 includes transistors 501-1 and 501-2, a transistor 503, a transistor 504, a transistor 505, transistors 507-1, 507-2, and 507-3, and a transistor. 508-1 and 508-2 and resistors 502-1, 502-2, and 502-3.

定電流回路５２０においてトランジスタ５０１−１と５０１−２は、メモリセルアレイ部１００に定電流を出力するためのＰＭＯＳ形の定電流負荷トランジスタである。また、抵抗５０２−１、５０２−２、５０２−３は、負荷に流れる電流を設定する抵抗である。
電源回路８２０の出力に、トランジスタ５０７−１を介して抵抗５０２−１が直列に接続される。トランジスタ５０７−１は、そのゲートに入力される切換信号ＳＷ１によって抵抗５０２−１に流れる電流を遮断するスイッチングトランジスタである。電源回路８２０の出力に、トランジスタ５０７−２を介して抵抗５０２−２が直列に接続される。トランジスタ５０７−２は、そのゲートに入力される切換信号ＳＷ２によって抵抗５０２−２に流れる電流を遮断するスイッチングトランジスタである。電源回路８２０の出力に、トランジスタ５０７−３を介して抵抗５０２−３が直列に接続される。トランジスタ５０７−３は、そのゲートに入力される切換信号ＳＷ３によって抵抗５０２−３に流れる電流を遮断するスイッチングトランジスタである。抵抗５０２−１〜５０２−３でそれぞれ制限される電流が合わさって、トランジスタ５０３に流れ込む。
また、トランジスタ５０３とトランジスタ５０４、トランジスタ５０５とトランジスタ５０１−１、および、トランジスタ５０５とトランジスタ５０１−２とで、それぞれカレントミラー回路を構成する。 In the constant current circuit 520, transistors 501-1 and 501-2 are PMOS type constant current load transistors for outputting a constant current to the memory cell array unit 100. Further, the resistors 502-1, 502-2, and 502-3 are resistors that set the current flowing through the load.
A resistor 502-1 is connected in series to the output of the power supply circuit 820 through a transistor 507-1. The transistor 507-1 is a switching transistor that cuts off the current flowing through the resistor 502-1 by the switching signal SW1 input to the gate thereof. A resistor 502-2 is connected in series to the output of the power supply circuit 820 through a transistor 507-2. The transistor 507-2 is a switching transistor that blocks a current flowing through the resistor 502-2 by the switching signal SW2 input to the gate thereof. A resistor 502-3 is connected in series to the output of the power supply circuit 820 through a transistor 507-3. The transistor 507-3 is a switching transistor that cuts off the current flowing through the resistor 502-3 by the switching signal SW3 input to the gate thereof. The currents limited by the resistors 502-1 to 502-3 are combined and flow into the transistor 503.
Further, the transistor 503 and the transistor 504, the transistor 505 and the transistor 501-1, and the transistor 505 and the transistor 501-2 constitute a current mirror circuit, respectively.

出力される電流は、式（１０）に準じて、抵抗５０２−１〜５０２−３と、トランジスタ５０３とトランジスタ５０４およびトランジスタ５０５とトランジスタ５０１−１、トランジスタ５０５とトランジスタ５０１−２の増幅率で定められる出力電流値に基づく値となる。 The output current is determined by the amplification factors of the resistors 502-1 to 502-3, the transistor 503 and the transistor 504, the transistor 505 and the transistor 501-1, and the transistor 505 and the transistor 501-2 according to the equation (10). The value is based on the output current value.

これらのトランジスタにおける設定された値によって決まる定電流がトランジスタ５０１−１から制御電源線ＰＳ１に、また、トランジスタ５０１−２から制御電源線ＰＳ２に出力される。
また、制御電源線ＰＳ１とＰＳ２に出力された電流は、定電流回路５２０の電流出力を制御するトランジスタ５０８−１と５０８−２を介して出力される。
トランジスタ５０８−１は、そのゲートに入力される切換信号ＳＷａによって制御電源線ＰＳ１に供給される電流の通電と遮断を切り換える。トランジスタ５０８−２は、そのゲートに入力される切換信号ＳＷｂによって制御電源線ＰＳ２に供給される電流の通電と遮断を切り換える。 A constant current determined by values set in these transistors is output from the transistor 501-1 to the control power supply line PS1, and from the transistor 501-2 to the control power supply line PS2.
The current output to the control power supply lines PS1 and PS2 is output via the transistors 508-1 and 508-2 that control the current output of the constant current circuit 520.
The transistor 508-1 switches between energization and interruption of the current supplied to the control power supply line PS1 by the switching signal SWa input to the gate thereof. The transistor 508-2 switches between energization and interruption of the current supplied to the control power supply line PS2 by the switching signal SWb input to its gate.

例えば、メモリセルアレイ１２０の列選択線が、列線Ｃ１〜Ｃ８まで８本の構成とする。
第１の条件として、メモリセル１個を選択する通常モードの場合では、例えば、列線Ｃ１のみが選択され、メモリセルＭ１１が選択される。
第２の条件として、メモリセル２個同時に選択する場合では、信号マルチ選択信号ＭＳ２を列デコーダに入力すると、２つの列線が選択される。例えば、列線Ｃ１と列線Ｃ２が同時に選択され、同時にメモリセルＭ１１とＭ１２が選択される。
第３の条件として、メモリセル４個同時に選択する場合では、信号マルチ選択信号ＭＳ４を入力すると、４つの列線が選択される。例えば、列線Ｃ１〜Ｃ４までが同時に選択され、同時にメモリセルＭ１１〜Ｍ１４が選択される。
第４の条件として、メモリセル８個同時に選択する場合では、信号マルチ選択信号ＭＳ８を入力すると、８つの列線全てが選択される。図に示す、列線Ｃ１〜Ｃ８までが同時に選択され、同時にメモリセルＭ１１〜Ｍ１８が選択される。
このように、設定される条件が複数設定できる場合において、同時に選択されるメモリセルの数が増えることは、設定されている定電流値が各メモリセルに分散されることになる。すなわち、１メモリセルあたりに供給される定電流は、同時に接続するメモリセルの数の逆数に比例し、分配数が多くなるにつれ電流値が小さくなるので、所望の動作点で動作させることができなくなることになる。 For example, the memory cell array 120 has eight column selection lines including column lines C1 to C8.
As a first condition, in the normal mode in which one memory cell is selected, for example, only the column line C1 is selected, and the memory cell M11 is selected.
As a second condition, when two memory cells are selected at the same time, when the signal multi-select signal MS2 is input to the column decoder, two column lines are selected. For example, the column line C1 and the column line C2 are simultaneously selected, and the memory cells M11 and M12 are simultaneously selected.
As a third condition, when four memory cells are simultaneously selected, four column lines are selected when the signal multi-select signal MS4 is input. For example, the column lines C1 to C4 are simultaneously selected, and the memory cells M11 to M14 are simultaneously selected.
As a fourth condition, when eight memory cells are selected simultaneously, when the signal multi-select signal MS8 is input, all eight column lines are selected. In the figure, column lines C1 to C8 are simultaneously selected, and memory cells M11 to M18 are simultaneously selected.
In this way, when a plurality of conditions can be set, an increase in the number of memory cells that are simultaneously selected means that the set constant current value is distributed to each memory cell. That is, the constant current supplied per memory cell is proportional to the reciprocal of the number of memory cells connected at the same time, and the current value decreases as the number of distributions increases. Therefore, the constant current can be operated at a desired operating point. It will disappear.

このようなときの対処方法として次に示す２つの処置を組み合わせることにより解決でき、１メモリセルあたりに供給される定電流を所望の値とすることができる。その第１の方法は、定電流回路５２０の基準とされる抵抗の値で定まる基準電流の値を増加させる方法である。第２の方法は、メモリセルアレイ部１２０に出力する定電流回路の出力回路を増強する方法である。
以下の説明では、先に示した４つの条件を例として、メモリセル1個、２個、４個、８個の書き込みおよび消去を同時に行うこととする。その際に、定電流回路５２０の電流が、トランジスタ５０１−１の１つの回路による出力電流値では、メモリセル８個同時に処理することができず、メモリセル４個同時までは許容できるという構成条件として説明する。
上記条件から、定電流回路５２０は、トランジスタ５０２−１だけでは所定の電流を供給しきれず、メモリセル８個同時のときには並列に接続されるトランジスタ５０２−２を同時に利用することとする。 As a coping method in such a case, it can be solved by combining the following two measures, and the constant current supplied per memory cell can be set to a desired value. The first method is a method of increasing the value of the reference current determined by the resistance value used as the reference of the constant current circuit 520. The second method is a method of enhancing the output circuit of the constant current circuit that outputs to the memory cell array unit 120.
In the following description, the four conditions described above are taken as an example, and writing, erasing of one, two, four, and eight memory cells are performed simultaneously. At that time, if the current of the constant current circuit 520 is an output current value of one circuit of the transistor 501-1, it is not possible to process eight memory cells at the same time, and up to four memory cells can be allowed simultaneously. Will be described.
From the above conditions, the constant current circuit 520 cannot supply a predetermined current only with the transistor 502-1 and simultaneously uses the transistors 502-2 connected in parallel when eight memory cells are used simultaneously.

図１０は、定電流回路５２０における各スイッチングトランジスタの動作を示す表である。以下、図に示される各条件における動作について説明する。
以下、電流設定のスイッチとして動作するトランジスタに、それぞれスイッチとしての対応付けを行って説明する。それらの対応づけにおいてトランジスタ５０７−１、５０７−２、５０７−３、５０８−１および５０８−２は、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷａおよびＳＷｂとする。また、各トランジスタの導通状態と遮断状態は、対応するスイッチの導通状態を示す「オン」と遮断状態を示す「オフ」とで示すこととする。
条件１で示される状態は、列デコーダ４２０において１つの列線（例えば、列線Ｃ１）のみが選択される状態になる。この状態での定電流回路５２０において、ＳＷ１がオン、ＳＷ２とＳＷ３がオフとした場合、トランジスタ５０３を流れる電流はＩＲＥＦとなる。このとき、ＳＷａがオン、ＳＷｂがオフとなっており、定電流負荷トランジスタ５０１−１に定電流αＩＲＥＦが流れ、定電流負荷トランジスタ５０１−２は遮断される。 FIG. 10 is a table showing the operation of each switching transistor in the constant current circuit 520. Hereinafter, the operation under each condition shown in the figure will be described.
Hereinafter, description will be made by associating each transistor operating as a current setting switch as a switch. In these correspondences, the transistors 507-1, 507-2, 507-3, 508-1 and 508-2 are switches SW1, SW2, SW3, SWa and SWb. In addition, the conduction state and the cutoff state of each transistor are indicated by “ON” indicating the conduction state of the corresponding switch and “OFF” indicating the cutoff state.
The state indicated by the condition 1 is a state where only one column line (for example, the column line C1) is selected in the column decoder 420. In the constant current circuit 520 in this state, when SW1 is turned on and SW2 and SW3 are turned off, the current flowing through the transistor 503 becomes IREF. At this time, SWa is on and SWb is off, the constant current αIREF flows through the constant current load transistor 501-1, and the constant current load transistor 501-2 is cut off.

条件２で示される状態は、列デコーダ４２０において２つの列線（例えば、列線Ｃ１とＣ２）が選択される状態になる。この状態での定電流回路５２０において、ＳＷ１とＳＷ２がオン、ＳＷ３がオフとした場合、トランジスタ５０３を流れる電流は２ＩＲＥＦとなる。このとき、ＳＷａがオン、ＳＷｂがオフとなっており、定電流負荷トランジスタ５０１−１に定電流２αＩＲＥＦが流れ、定電流負荷トランジスタ５０１−２は遮断される。 The state indicated by condition 2 is a state in which two column lines (for example, column lines C1 and C2) are selected in the column decoder 420. In the constant current circuit 520 in this state, when SW1 and SW2 are on and SW3 is off, the current flowing through the transistor 503 is 2IREF. At this time, SWa is on and SWb is off, the constant current 2αIREF flows through the constant current load transistor 501-1, and the constant current load transistor 501-2 is cut off.

条件３で示される状態は、列デコーダ４２０において４つの列線（例えば、列線Ｃ１〜Ｃ４）が選択される状態になる。この状態での定電流回路５２０において、ＳＷ１とＳＷ２とＳＷ３を全てオンとした場合、トランジスタ５０３を流れる電流は４ＩＲＥＦとなる。このとき、ＳＷａがオン、ＳＷｂがオフとなっており、定電流負荷トランジスタ５０１−１に定電流４αＩＲＥＦが流れ、定電流負荷トランジスタ５０１−２は遮断される。先に定めた仮定により、この条件でトランジスタ５０１−１は、許容限界となる。 The state indicated by condition 3 is a state in which four column lines (for example, column lines C1 to C4) are selected in the column decoder 420. In the constant current circuit 520 in this state, when all of SW1, SW2, and SW3 are turned on, the current flowing through the transistor 503 is 4IREF. At this time, SWa is on and SWb is off, the constant current 4αIREF flows through the constant current load transistor 501-1, and the constant current load transistor 501-2 is cut off. Based on the assumptions made earlier, transistor 501-1 is at an acceptable limit under this condition.

条件４で示される状態は、列デコーダ４２０において８つの列線（例えば、列線Ｃ１〜Ｃ８）が選択される状態になる。この状態での定電流回路５２０において、ＳＷ１とＳＷ２とＳＷ３を全てオンとした場合、トランジスタ５０３を流れる電流は４ＩＲＥＦとなる。また、ＳＷａとＳＷｂの双方をオンとすると、定電流負荷トランジスタ５０１−１とトランジスタ５０１−２の双方にそれぞれ定電流４αＩＲＥＦが流れることになる。このように、８つの列線を選択した場合においても、条件１のときの８倍の電流を確保することができ、それぞれのメモリセルに対して適した電流値を出力することが可能となる。 The state indicated by condition 4 is a state in which eight column lines (for example, column lines C1 to C8) are selected in the column decoder 420. In the constant current circuit 520 in this state, when all of SW1, SW2, and SW3 are turned on, the current flowing through the transistor 503 is 4IREF. When both SWa and SWb are turned on, the constant current 4αIREF flows through both the constant current load transistor 501-1 and the transistor 501-2. As described above, even when eight column lines are selected, it is possible to secure eight times as much current as in condition 1, and it is possible to output a current value suitable for each memory cell. .

また、書き込み動作と消去動作とで設定する電流値を切り換える場合や、メモリセルの特性に応じて電流値を切り換えるような場合においても、定電流制御に必要とされる抵抗値を備えた抵抗とその切り換え手段によって選択することにより電流値を切り換えることができる。その切り換え手段として、本実施形態を応用し実現することも可能である。 In addition, even when the current value set between the write operation and the erase operation is switched or when the current value is switched according to the characteristics of the memory cell, a resistor having a resistance value necessary for constant current control is provided. The current value can be switched by selecting with the switching means. As this switching means, the present embodiment can be applied and realized.

（第３実施形態）
図を参照し、本発明の第３実施形態としてｂｉｔ線ごとに定電流回路を設けた形態について説明する。
図１１は、第３実施形態における不揮発性半導体メモリ装置３０を示すブロック図である。図に示される不揮発性半導体メモリ装置３０は、メモリセルアレイ部１００、行デコーダ２３０、列選択回路３００、列デコーダ４３０、定電流回路５３０、書き込み制御回路６００、接続制御回路６０１−１〜６０１−ｎ、センスアンプ部７００、電源回路８３０、ワード線ＷＬ１、ＷＬ２、〜ＷＬｍ（以下、ワード線ＷＬ１、ＷＬ２、〜ＷＬｍをまとめて表すときはＷＬｍと記載する）、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔｎ（以下、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔｎをまとめて表すときはＢｉｔｎと記載する）、列線Ｃ１〜Ｃｎ（以下、列線Ｃ１〜Ｃｎをまとめて表すときはＣｎと記載する）、データ線ＤＬ、ソース線Ｓを備える。
不揮発性半導体メモリ装置３０のうち、行デコーダ２３０、列デコーダ４３０、定電流回路５３０、接続制御回路６０１−１、６０１−２、〜６０１−ｎ（以下、接続制御回路６０１−１、６０１−２、〜６０１−ｎをまとめて表すときは６０１−ｎと記載する）、電源回路８３０以外は、第１実施形態に係る不揮発性半導体メモリ装置１０と同じ構成であるため、同じ符号を付し、第１実施形態における説明を参照する。 (Third embodiment)
With reference to the drawings, a mode in which a constant current circuit is provided for each bit line will be described as a third embodiment of the present invention.
FIG. 11 is a block diagram showing the nonvolatile semiconductor memory device 30 in the third embodiment. The nonvolatile semiconductor memory device 30 shown in the figure includes a memory cell array unit 100, a row decoder 230, a column selection circuit 300, a column decoder 430, a constant current circuit 530, a write control circuit 600, and connection control circuits 601-1 to 601-n. , Sense amplifier unit 700, power supply circuit 830, word lines WL1, WL2, .about.WLm (hereinafter, word lines WL1, WL2, .about.WLm are collectively expressed as WLm), bit lines Bit1, Bit2, .about.Bitn ( Hereinafter, the bit lines Bit1, Bit2,..., Bitn are collectively expressed as Bitn), the column lines C1 to Cn (hereinafter, the column lines C1 to Cn are collectively expressed as Cn), and the data line DL. The source line S is provided.
Of the nonvolatile semiconductor memory device 30, the row decoder 230, the column decoder 430, the constant current circuit 530, the connection control circuits 601-1, 601-2, to 601-n (hereinafter referred to as the connection control circuits 601-1 and 601-2). ˜601-n are collectively described as 601-n), except for the power supply circuit 830, since it has the same configuration as the nonvolatile semiconductor memory device 10 according to the first embodiment, the same reference numerals are given, Reference is made to the description in the first embodiment.

行デコーダ２３０は、入力された行アドレス情報をデコードし、メモリセルアレイ部１００の行を選択する信号をワード線ＷＬｎに出力する。また、行デコーダ２３０は、メモリセルアレイ部１００における全てのメモリセルＭｍｎを一括して消去させる時には、全てのワード線ＷＬｎに、「０」を出力する。
列デコーダ４３０は、入力された列アドレス情報をデコードし、メモリセルアレイ部１００の列を選択する信号を列線Ｃｎに出力する。また、列デコーダ４３０は、ページ消去制御信号Ｐａｇｅが入力されると、メモリセルアレイ部１００の列を選択する信号を全ての列線Ｃｎに出力する。 The row decoder 230 decodes the input row address information and outputs a signal for selecting a row of the memory cell array unit 100 to the word line WLn. The row decoder 230 outputs “0” to all the word lines WLn when erasing all the memory cells Mmn in the memory cell array unit 100 at a time.
The column decoder 430 decodes the input column address information and outputs a signal for selecting a column of the memory cell array unit 100 to the column line Cn. Further, when the page erase control signal Page is input, the column decoder 430 outputs a signal for selecting a column of the memory cell array unit 100 to all the column lines Cn.

電源回路８３０は、不揮発性半導体メモリ装置３０を構成する行デコーダ２３０、列デコーダ４３０、定電流回路５３０、書き込み制御回路６００などの各構成要素に電源を供給する電源である。電源回路８３０には、定電流回路５３０とデータ線ＤＬが接続され、書き込み動作時ならびに消去動作時に所定の電圧が出力される。
電源回路８３０には、定電流回路５３０が接続され、定電流回路５３０は、制御電源線ＰＳ−１、ＰＳ−２、〜ＰＳ−ｎ（以下、制御電源線ＰＳ−１、ＰＳ−２、〜ＰＳ−ｎをまとめて表すときは制御電源線ＰＳ−ｎと記載する。）に所要の定電流を出力する。
書き込み制御回路６００には、接続制御回路６０１−ｎが接続される。その接続制御回路６０１−ｎは、書き込み制御回路６００がＤｉｎ＊線に出力した信号に基づいて、定電流回路５３０からの制御電源線ＰＳ−ｎを各ｂｉｔ線Ｂｉｔｎに接続する。
不揮発性半導体メモリ装置３０における定電流回路５３０は、トランジスタ５３１−１、５３１−２、〜５３１−ｎ（以下、トランジスタ５３１−１、５３１−２、〜５３１−ｎをまとめて表すときはトランジスタ５３１−ｎと記載する）と、トランジスタ５０３と、トランジスタ５０４と、トランジスタ５０５、トランジスタ５０６および抵抗５０２を備える。
定電流回路５３０においてトランジスタ５３１−ｎは、メモリセルアレイ部１００に定電流を出力するための定電流負荷トランジスタである。また、抵抗５０２は、負荷に流れる電流を設定する抵抗である。トランジスタ５０３とトランジスタ５０４およびトランジスタ５０５とトランジスタ５３１−ｎとで、それぞれカレントミラー回路を構成する。 The power supply circuit 830 is a power supply that supplies power to each component such as the row decoder 230, the column decoder 430, the constant current circuit 530, and the write control circuit 600 that constitute the nonvolatile semiconductor memory device 30. A constant current circuit 530 and a data line DL are connected to the power supply circuit 830, and a predetermined voltage is output during a write operation and an erase operation.
A constant current circuit 530 is connected to the power supply circuit 830. The constant current circuit 530 includes control power supply lines PS-1, PS-2, to PS-n (hereinafter referred to as control power supply lines PS-1, PS-2,. When PS-n is collectively expressed, it is described as a control power supply line PS-n.) A required constant current is output.
A connection control circuit 601-n is connected to the write control circuit 600. The connection control circuit 601-n connects the control power supply line PS-n from the constant current circuit 530 to each bit line Bitn based on the signal output from the write control circuit 600 to the Din * line.
The constant current circuit 530 in the nonvolatile semiconductor memory device 30 includes transistors 531-1, 531-2, to 531-n (hereinafter referred to as transistors 531 when the transistors 531-1, 531-2, to 531-n are collectively shown). -N), a transistor 503, a transistor 504, a transistor 505, a transistor 506, and a resistor 502 are provided.
In the constant current circuit 530, the transistor 531-n is a constant current load transistor for outputting a constant current to the memory cell array unit 100. The resistor 502 is a resistor that sets a current flowing through the load. The transistor 503 and the transistor 504, and the transistor 505 and the transistor 531-n constitute current mirror circuits, respectively.

出力される電流は、式（１０）に準じて、抵抗５０２と、トランジスタ５０３とトランジスタ５０４およびトランジスタ５０５とトランジスタ５３１−ｎとの増幅率で定められる出力電流に基づいて出力される。組み合わされたこれらのトランジスタによって設定される定電流がトランジスタ５３１―ｎから制御電源線ＰＳ−ｎに供給される。
なお、トランジスタ５３１−ｎから供給される定電流は、トランジスタ５０６に入力される制御信号線ＲＷの信号状態に基づいて解除することができる。トランジスタ５０６に入力される制御信号線ＲＷの信号は、メモリセルアレイ部１００からの読み出し動作またはメモリセルアレイ部１００への書き込み動作を示す状態信号である。制御信号線ＲＷの信号が有意となる読み出し動作時と書き込み動作時のときにトランジスタ５０６はオン状態となり、メモリセルアレイ部１００への定電流の供給を解除し、トランジスタ５３１−ｎをオン状態とする。 The output current is output based on the output current determined by the amplification factors of the resistor 502, the transistor 503, the transistor 504, the transistor 505, and the transistor 531-n according to the equation (10). A constant current set by these combined transistors is supplied from the transistor 531-n to the control power supply line PS-n.
Note that the constant current supplied from the transistor 531-n can be released based on the signal state of the control signal line RW input to the transistor 506. A signal on the control signal line RW input to the transistor 506 is a status signal indicating a read operation from the memory cell array unit 100 or a write operation to the memory cell array unit 100. During a read operation and a write operation in which the signal of the control signal line RW becomes significant, the transistor 506 is turned on, the constant current supply to the memory cell array unit 100 is released, and the transistor 531 -n is turned on. .

定電流負荷トランジスタをｂｉｔ線Ｂｉｔｎ毎に、トランジスタ５３１−１、５３１−２、５３１−ｎをそれぞれ接続し、それぞれのｂｉｔ線Ｂｉｔｎ毎に定電流αＩＲＥＦを出力する。例えば、行デコーダ２３０と列デコーダ４３０によりワード線ＷＬ１および列線Ｃ１が選択されれば、メモリセルＭ１１に書き込み、消去が行われる。このとき、ページ消去、あるいはページ書き込みを行う場合には、列デコーダ４３０が列線Ｃ１〜Ｃｎを同時に選択すれば、メモリセルＭ１１〜Ｍ１ｎ全てのメモリセルに、同時書き込み、同時消去ができる。また、特に消去時、全てのＷＬ１〜ＷＬｍを０Ｖにしておけば、メモリセルアレイ部１００の全てのメモリセルＭｍｎが消去される。ページ選択を行う場合は、列デコーダ４３０に、ページ選択信号Ｐａｇｅを入力すると、列デコーダが全選択モードになり、列線Ｃ１〜Ｃｎが全て選択され、接続制御回路６０１−ｎにそれぞれ定電流が流れることになる。 A constant current load transistor is connected to each of the transistors 531-1, 531-2, and 531-n for each bit line Bitn, and a constant current αIREF is output for each bit line Bitn. For example, if the word line WL1 and the column line C1 are selected by the row decoder 230 and the column decoder 430, the memory cell M11 is written and erased. At this time, when performing page erase or page write, if the column decoder 430 simultaneously selects the column lines C1 to Cn, simultaneous write and erase can be performed on all the memory cells M11 to M1n. In particular, at the time of erasing, if all WL1 to WLm are set to 0V, all the memory cells Mmn in the memory cell array unit 100 are erased. When page selection is performed, when the page selection signal Page is input to the column decoder 430, the column decoder enters the all selection mode, all the column lines C1 to Cn are selected, and a constant current is applied to each of the connection control circuits 601-n. Will flow.

（第４実施形態）
図を参照し、本発明の第４実施形態として、消去用定電流回路をメモリセルのソース側に設けた形態について説明する。
図１２は、第４実施形態における不揮発性半導体メモリ装置４０のブロック図である。
図に示される不揮発性半導体メモリ装置４０は、メモリセルアレイ部１００、行デコーダ２３０、列選択回路３００、列デコーダ４００、定電流回路５００ａ、書き込み制御回路６００、接続制御回路６０１ａ、センスアンプ部７００、電源回路８４０、ワード線ＷＬ１、ＷＬ２、〜ＷＬｍ（以下、ワード線ＷＬ１、ＷＬ２、〜ＷＬｍをまとめて表すときはＷＬｍと記載する）、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔｎ（以下、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔｎをまとめて表すときはＢｉｔｎと記載する）、列線Ｃ１、Ｃ２、〜Ｃｎ（以下、列線Ｃ１、Ｃ２、〜Ｃｎをまとめて表すときはＣｎと記載する）、データ線ＤＬ、ソース線Ｓを備える。
不揮発性半導体メモリ装置４０のうち、行デコーダ２３０、定電流回路５００ａ、接続制御回路６０１ａ、電源回路８４０以外は、第１実施形態に係る不揮発性半導体メモリ装置１０と同じ構成であるため、同じ符号を付し、第１実施形態における説明を参照する。また、接続制御回路６０１ａは、第２実施形態に係る不揮発性半導体メモリ装置２０と同じ構成であるため、同じ符号を付し、第２実施形態における説明を参照する。また、行デコーダ２３０は、第３実施形態に係る不揮発性半導体メモリ装置３０と同じ構成であるため、同じ符号を付し、第３実施形態における説明を参照する。 (Fourth embodiment)
With reference to the drawings, a description will be given of a mode in which an erasing constant current circuit is provided on the source side of a memory cell as a fourth embodiment of the present invention.
FIG. 12 is a block diagram of the nonvolatile semiconductor memory device 40 in the fourth embodiment.
The nonvolatile semiconductor memory device 40 shown in the figure includes a memory cell array unit 100, a row decoder 230, a column selection circuit 300, a column decoder 400, a constant current circuit 500a, a write control circuit 600, a connection control circuit 601a, a sense amplifier unit 700, Power supply circuit 840, word lines WL1, WL2, .about.WLm (hereinafter, word lines WL1, WL2, .about.WLm are collectively described as WLm), bit lines Bit1, Bit2, .about.Bitn (hereinafter, bit lines Bit1,. Bit2 and ~ Bitn are collectively expressed as Bitn), column lines C1, C2 and ~ Cn (hereinafter, when column lines C1, C2 and ~ Cn are collectively expressed are denoted as Cn), data line DL The source line S is provided.
Since the nonvolatile semiconductor memory device 40 has the same configuration as the nonvolatile semiconductor memory device 10 according to the first embodiment except for the row decoder 230, the constant current circuit 500a, the connection control circuit 601a, and the power supply circuit 840, the same reference numerals are used. Reference is made to the description in the first embodiment. Further, since the connection control circuit 601a has the same configuration as that of the nonvolatile semiconductor memory device 20 according to the second embodiment, the same reference numerals are given and the description in the second embodiment is referred to. Moreover, since the row decoder 230 has the same configuration as that of the nonvolatile semiconductor memory device 30 according to the third embodiment, the same reference numerals are given and the description in the third embodiment is referred to.

不揮発性半導体メモリ装置４０における電源回路８４０は、不揮発性半導体メモリ装置４０を構成する各構成要素に電源を供給する電源である。電源回路８４０には、定電流回路５００ａ、接続制御回路６０１ａなどが接続され、定電流回路５００ａは、ソース線Ｓに所要の定電流を出力する。
定電流回路５００ａは、トランジスタ５０１と、トランジスタ５０３と、トランジスタ５０４と、トランジスタ５０５、トランジスタ５０９、トランジスタ５１０、および抵抗５０２を備える。
定電流回路５００ａにおいてトランジスタ５０１は、メモリセルアレイ部１００に定電流を出力するための定電流負荷トランジスタである。また、抵抗５０２は、負荷に流れる電流を設定する抵抗である。トランジスタ５０３とトランジスタ５０４およびトランジスタ５０５とトランジスタ５０１とで、それぞれカレントミラー回路を構成する。 The power supply circuit 840 in the nonvolatile semiconductor memory device 40 is a power supply that supplies power to each component that constitutes the nonvolatile semiconductor memory device 40. A constant current circuit 500a, a connection control circuit 601a, and the like are connected to the power supply circuit 840, and the constant current circuit 500a outputs a required constant current to the source line S.
The constant current circuit 500a includes a transistor 501, a transistor 503, a transistor 504, a transistor 505, a transistor 509, a transistor 510, and a resistor 502.
In the constant current circuit 500a, the transistor 501 is a constant current load transistor for outputting a constant current to the memory cell array unit 100. The resistor 502 is a resistor that sets a current flowing through the load. The transistor 503 and the transistor 504 and the transistor 505 and the transistor 501 form a current mirror circuit, respectively.

抵抗５０２と、トランジスタ５０３とトランジスタ５０４およびトランジスタ５０５とトランジスタ５０１の増幅率で定められる出力電流に基づいて、これらのトランジスタにおける設定された値によって決まる定電流がトランジスタ５０１からソース線Ｓに供給される。 Based on the output current determined by the amplification factor of the resistor 502, the transistor 503, the transistor 504, the transistor 505, and the transistor 501, a constant current determined by a set value in these transistors is supplied from the transistor 501 to the source line S. .

なお、トランジスタ５０９に入力される制御信号線ＲＷの信号状態に基づいて、ソース線Ｓを基準電位に接続する。それとともに、トランジスタ５０１から供給する定電流出力を解除することができる。トランジスタ５０９に入力される制御信号線ＲＷの信号は、メモリセルアレイ部１００からの読み出し動作またはメモリセルアレイ部１００への書き込み動作を示す状態信号である。制御信号線ＲＷの信号が有意となる読み出し動作時と書き込み動作時のときにトランジスタ５０９はオン状態となる。
また、トランジスタ５１０に入力される制御信号線ＥＢの信号によって、トランジスタ５０１、５０３、５０４、５０５で構成されるカレントミラー回路の動作を停止して、定電流回路５００ａからの定電流出力を停止させることができる。すなわち、定電流出力を停止し、かつ制御信号線ＲＷでトランジスタ５０９をオフ状態とすることにより、ソース線ＳをＯＰＥＮ（オープン）状態とすることができる。 Note that the source line S is connected to the reference potential based on the signal state of the control signal line RW input to the transistor 509. At the same time, the constant current output supplied from the transistor 501 can be canceled. A signal on the control signal line RW input to the transistor 509 is a state signal indicating a read operation from the memory cell array unit 100 or a write operation to the memory cell array unit 100. The transistor 509 is turned on during a read operation and a write operation in which the signal of the control signal line RW becomes significant.
Further, the operation of the current mirror circuit constituted by the transistors 501, 503, 504, and 505 is stopped by the signal of the control signal line EB input to the transistor 510, and the constant current output from the constant current circuit 500a is stopped. be able to. That is, by stopping the constant current output and turning off the transistor 509 with the control signal line RW, the source line S can be in an OPEN (open) state.

なお、第４実施形態の構成は、不揮発性半導体メモリ装置４０の消去動作を行うためのもので、書き込み動作を行う第１実施形態に係る不揮発性半導体メモリ装置１０における定電流回路５００、第２実施形態に係る不揮発性半導体メモリ装置２０における定電流回路５２０、第３実施形態に係る不揮発性半導体メモリ装置３０における定電流回路５３０などと組み合わせることにより、書き込み動作を行うことができる。 The configuration of the fourth embodiment is for performing an erasing operation of the nonvolatile semiconductor memory device 40. The constant current circuit 500 and the second current in the nonvolatile semiconductor memory device 10 according to the first embodiment performing a writing operation are the second and second configurations. A write operation can be performed by combining the constant current circuit 520 in the nonvolatile semiconductor memory device 20 according to the embodiment, the constant current circuit 530 in the nonvolatile semiconductor memory device 30 according to the third embodiment, and the like.

図を参照し、不揮発性半導体メモリ装置４０における消去動作について説明する。
図１３は、不揮発性半導体メモリ装置４０における消去動作を説明する概略ブロック図である。この図に示す構成要素において、図１２に示した構成要素と同じものには同じ符号を付け、前述の説明を参照することとする。 The erase operation in the nonvolatile semiconductor memory device 40 will be described with reference to the drawings.
FIG. 13 is a schematic block diagram for explaining an erase operation in the nonvolatile semiconductor memory device 40. In the components shown in this figure, the same components as those shown in FIG. 12 are denoted by the same reference numerals, and the above description is referred to.

この図は、入力された行アドレスによってワード線ＷＬ１が選択（制御信号電圧０Ｖ）され、入力された列アドレスによって列線Ｃ１が選択（制御信号電圧０Ｖ）されることとする。これにより、列デコーダ４００に接続される列選択回路３００のトランジスタ３０１によってデータ線ＤＬにｂｉｔ線Ｂｉｔ１が遮断される。また、行デコーダ２３０に接続されるメモリセルアレイ部１００のメモリセルＭ１１が選択され、選択されたメモリセルＭ１１に対して消去処理が行われる。この図では、それぞれ複数ある構成要素の中から、上記条件によって選択された構成要素を示している。 In this figure, the word line WL1 is selected (control signal voltage 0V) by the input row address, and the column line C1 is selected (control signal voltage 0V) by the input column address. As a result, the bit line Bit1 is cut off from the data line DL by the transistor 301 of the column selection circuit 300 connected to the column decoder 400. Further, the memory cell M11 of the memory cell array unit 100 connected to the row decoder 230 is selected, and the selected memory cell M11 is erased. In this figure, components selected according to the above conditions from among a plurality of components are shown.

定電流回路５００ａが出力する電流は、次に示す関係によって定められる。
トランジスタ５０３のサイズは幅Ｗ１、長さＬ１とし、トランジスタ５０４は幅Ｗ２、長さＬ２とし、トランジスタ５０４は幅Ｗ２、長さＬ２とし、トランジスタ５０１は幅Ｗ４、長さＬ４とする。トランジスタ５０１を流れる電流Ｉｏｕｔは、Ｒを流れる電流をＩＲＥＦに基づいて、式（１１）で示される。 The current output from the constant current circuit 500a is determined by the following relationship.
The transistor 503 has a width W1 and a length L1, the transistor 504 has a width W2 and a length L2, the transistor 504 has a width W2 and a length L2, and the transistor 501 has a width W4 and a length L4. The current Iout that flows through the transistor 501 is expressed by Expression (11) based on the current that flows through R as IREF.

式（１１）において、αは式（１２）で示される。 In the formula (11), α is represented by the formula (12).

（第５実施形態）
図を参照し、本発明の第５実施形態として、書き込み用定電流回路と消去用定電流回路をそれぞれ設けた形態について説明する。
図１４は、第５実施形態における不揮発性半導体メモリ装置５０のブロック図である。
図に示される不揮発性半導体メモリ装置５０は、メモリセルアレイ部１５０、行デコーダ２３０、列選択回路３００、列デコーダ４００、定電流回路５５０、定電流回路５００ａ−１、５００ａ―２、〜５００ａ−ｍ、書き込み制御回路６５０、センスアンプ部７００、電源回路８５０、ワード線ＷＬ１、ＷＬ２、〜ＷＬｍ（以下、ワード線ＷＬ１、ＷＬ２、〜ＷＬｍまとめて表すときはＷＬｍと記載する）、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔｎ（以下、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔｎをまとめて表すときはＢｉｔｎと記載する）、列線Ｃ１、Ｃ２、〜Ｃｎ（以下、列線Ｃ１、Ｃ２、〜Ｃｎをまとめて表すときはＣｎと記載する）、データ線ＤＬ、ソース線Ｓ１、Ｓ２、〜Ｓｍを備える。
不揮発性半導体メモリ装置５０のうち、メモリセルアレイ部１５０、行デコーダ２３０、定電流回路５５０、定電流回路５００ａ−１、５００ａ―２、〜５００ａ−ｍ（以下、定電流回路５００ａ−１、５００ａ―２、〜５００ａ−ｍをまとめて表すときは５００ａ−ｍと記載する）、書き込み制御回路６５０、電源回路８５０、ソース線Ｓ１、Ｓ２、〜Ｓｍ（以下、ソース線Ｓ１、Ｓ２、〜Ｓｍまとめて表すときはＳｍと記載する）以外は、第１実施形態に係る不揮発性半導体メモリ装置１０と同じ構成であるため、同じ符号を付し、第１実施形態における説明を参照する。
また、行デコーダ２３０は、第３実施形態に係る不揮発性半導体メモリ装置３０と同じ構成であるため、同じ符号を付し、第３実施形態における説明を参照する。 (Fifth embodiment)
With reference to the drawings, as a fifth embodiment of the present invention, an embodiment in which a write constant current circuit and an erase constant current circuit are provided will be described.
FIG. 14 is a block diagram of the nonvolatile semiconductor memory device 50 in the fifth embodiment.
The nonvolatile semiconductor memory device 50 shown in the figure includes a memory cell array unit 150, a row decoder 230, a column selection circuit 300, a column decoder 400, a constant current circuit 550, constant current circuits 500a-1, 500a-2, to 500a-m. , Write control circuit 650, sense amplifier unit 700, power supply circuit 850, word lines WL1, WL2, .about.WLm (hereinafter, word lines WL1, WL2, .about.WLm are collectively referred to as WLm), bit lines Bit1, Bit2. , ~ Bitn (hereinafter, when the bit lines Bit1, Bit2, and ~ Bitn are collectively expressed as Bitn), column lines C1, C2, and ~ Cn (hereinafter, when the column lines C1, C2, and ~ Cn are collectively expressed) Is described as Cn), a data line DL, and source lines S1, S2, to Sm.
In the nonvolatile semiconductor memory device 50, the memory cell array unit 150, the row decoder 230, the constant current circuit 550, the constant current circuits 500a-1, 500a-2, to 500a-m (hereinafter, the constant current circuits 500a-1, 500a- 2 and ~ 500a-m are collectively described as 500a-m), write control circuit 650, power supply circuit 850, source lines S1, S2, ~ Sm (hereinafter, source lines S1, S2, ~ Sm collectively) Since the configuration is the same as that of the nonvolatile semiconductor memory device 10 according to the first embodiment except that it is expressed as Sm), the same reference numerals are given and the description in the first embodiment is referred to.
Moreover, since the row decoder 230 has the same configuration as that of the nonvolatile semiconductor memory device 30 according to the third embodiment, the same reference numerals are given and the description in the third embodiment is referred to.

不揮発性半導体メモリ装置５０におけるメモリセルアレイ部１５０は、メモリセルＭ１１〜Ｍｍｎがマトリックス上に配列されてメモリセルアレイを形成する。これらのメモリセルＭ１１〜Ｍｍｎは、本発明によるフローティングゲートタイプの不揮発性半導体メモリ素子である。第１実施形態に示したメモリセルアレイ部１００との相違点となるソース線の接続について説明し、その他の同じ構成についての説明は第１実施形態を参照する。
メモリセルアレイ部１５０は、各メモリセルのソースは行単位で接続される。
ソース線Ｓ１には、メモリセルＭ１１、Ｍ１２、〜Ｍ１ｎのソースが接続される。ソース線Ｓ２には、メモリセルＭ２１、Ｍ２２、〜Ｍ２ｎのソースが接続される。同様にソース線Ｓｍには、メモリセルＭｍ１、Ｍｍ２、〜Ｍｍｎのソースが接続される。 In the memory cell array unit 150 in the nonvolatile semiconductor memory device 50, memory cells M11 to Mmn are arranged on a matrix to form a memory cell array. These memory cells M11 to Mmn are floating gate type nonvolatile semiconductor memory elements according to the present invention. The connection of the source line which is different from the memory cell array unit 100 shown in the first embodiment will be described, and the description of the same configuration will refer to the first embodiment.
In the memory cell array unit 150, the sources of the memory cells are connected in units of rows.
The source of the memory cells M11, M12,... M1n is connected to the source line S1. The source of the memory cells M21, M22,... M2n is connected to the source line S2. Similarly, the sources of the memory cells Mm1, Mm2,... Mmn are connected to the source line Sm.

行デコーダ２３０に接続されるワード線ＷＬ１〜ＷＬｍに接続されるメモリセルが選択され、選択されたメモリセルはｂｉｔ線Ｂｉｔ１〜Ｂｉｔｎに接続される。
ワード線ＷＬ１に、メモリセルＭ１１、Ｍ１２、〜Ｍ１ｎのコントロールゲートＣＧが接続される。ワード線ＷＬ２に、メモリセルＭ２１、Ｍ２２、〜Ｍ２ｎのコントロールゲートＣＧが接続される。同様にワード線ＷＬｍに、メモリセルＭｍ１、Ｍｍ２、〜ＭｍｎのコントロールゲートＣＧが接続される。
ｂｉｔ線Ｂｉｔ１に、メモリセルＭ１１、Ｍ２１、〜Ｍｍ１のドレインＤが接続される。ｂｉｔ線Ｂｉｔ２に、メモリセルＭ１２、Ｍ２２、〜Ｍｍ２のドレインＤが接続される。同様に、ｂｉｔ線Ｂｉｔｎに、メモリセルＭ１ｎ、Ｍ２ｎ、〜ＭｍｎのドレインＤが接続される。 Memory cells connected to the word lines WL1 to WLm connected to the row decoder 230 are selected, and the selected memory cells are connected to the bit lines Bit1 to Bitn.
The control gate CG of the memory cells M11, M12,... M1n is connected to the word line WL1. Control gates CG of memory cells M21, M22,... M2n are connected to word line WL2. Similarly, control gates CG of memory cells Mm1, Mm2,... Mmn are connected to word line WLm.
The drains D of the memory cells M11, M21, to Mm1 are connected to the bit line Bit1. The drains D of the memory cells M12, M22, to Mm2 are connected to the bit line Bit2. Similarly, drains D of the memory cells M1n, M2n, .about.Mmn are connected to the bit line Bitn.

電源回路８５０は、不揮発性半導体メモリ装置５０を構成する行デコーダ２３０、列デコーダ４００、定電流回路５５０、定電流回路５００ａ―１、５００ａ−２、〜５００ａ−ｍ、書き込み制御回路６５０などの各構成要素に電源を供給する電源である。電源回路８５０には、定電流回路５５０と書き込み制御回路６５０が接続され、書き込み動作時に所定の電圧が出力される。
電源回路８５０には、定電流回路５５０が接続される。定電流回路５５０は、制御電源線ＰＳ−１、ＰＳ−２、〜ＰＳ−ｎに所要の定電流を出力する。
書き込み制御回路６５０には、データ線ＤＬが接続され、書き込み動作時に所定の電圧が出力される。 The power supply circuit 850 includes each of the row decoder 230, the column decoder 400, the constant current circuit 550, the constant current circuits 500a-1, 500a-2 to 500a-m, the write control circuit 650, etc. that constitute the nonvolatile semiconductor memory device 50. A power source that supplies power to the components. A constant current circuit 550 and a write control circuit 650 are connected to the power supply circuit 850, and a predetermined voltage is output during a write operation.
A constant current circuit 550 is connected to the power supply circuit 850. The constant current circuit 550 outputs a required constant current to the control power supply lines PS-1, PS-2, to PS-n.
The data line DL is connected to the write control circuit 650, and a predetermined voltage is output during a write operation.

不揮発性半導体メモリ装置５０における定電流回路５５０は、トランジスタ５３１−１、５３１−２、〜５３１−ｎ（以下、トランジスタ５３１−１、５３１−２、〜５３１−ｎをまとめて表すときはトランジスタ５３１−ｎと記載する）と、トランジスタ５０３と、トランジスタ５０４と、トランジスタ５０５、トランジスタ５０６および抵抗５０２を備える。
定電流回路５５０においてトランジスタ５３１−ｎは、メモリセルアレイ部１００に定電流を出力するための定電流負荷トランジスタである。また、抵抗５０２は、負荷に流れる電流を設定する抵抗である。トランジスタ５０３とトランジスタ５０４およびトランジスタ５０５とトランジスタ５３１−ｎとで、それぞれカレントミラー回路を構成する。 The constant current circuit 550 in the nonvolatile semiconductor memory device 50 includes transistors 531-1, 531-2, to 531-n (hereinafter referred to as transistors 531 when the transistors 531-1, 531-2, to 531-n are collectively shown). -N), a transistor 503, a transistor 504, a transistor 505, a transistor 506, and a resistor 502 are provided.
In the constant current circuit 550, the transistor 531-n is a constant current load transistor for outputting a constant current to the memory cell array unit 100. The resistor 502 is a resistor that sets a current flowing through the load. The transistor 503 and the transistor 504, and the transistor 505 and the transistor 531-n constitute current mirror circuits, respectively.

抵抗５０２と、トランジスタ５０３とトランジスタ５０４およびトランジスタ５０５とトランジスタ５３１−ｎの増幅率をもとに式（１１）で定められる出力電流が出力される。組み合わされたこれらのトランジスタにおける設定された値によって決まる定電流がトランジスタ５３１−ｎから制御電源線ＰＳ−１、ＰＳ−２、〜ＰＳ−ｎに供給される。なお、トランジスタ５３１−ｎから供給される定電流は、トランジスタ５０６に入力される制御信号線ＲＷの信号状態に基づいて解除することができる。トランジスタ５０６に入力される制御信号線ＲＷの信号は、メモリセルアレイ部１５０からの読み出し動作またはメモリセルアレイ部１５０への書き込み動作を示す状態信号である。制御信号線ＲＷの信号が有意となる読み出し動作時と書き込み動作時のときにトランジスタ５０６はオン状態となり、メモリセルアレイ部１５０への定電流の供給を解除し、トランジスタ５３１−ｎをオン状態とする。 Based on the amplification factors of the resistor 502, the transistor 503, the transistor 504, the transistor 505, and the transistor 531-n, an output current defined by the equation (11) is output. A constant current determined by a set value in these combined transistors is supplied from the transistor 531-n to the control power supply lines PS-1, PS-2, to PS-n. Note that the constant current supplied from the transistor 531-n can be released based on the signal state of the control signal line RW input to the transistor 506. A signal on the control signal line RW input to the transistor 506 is a status signal indicating a read operation from the memory cell array unit 150 or a write operation to the memory cell array unit 150. During a read operation and a write operation in which the signal of the control signal line RW becomes significant, the transistor 506 is turned on, the supply of constant current to the memory cell array unit 150 is released, and the transistor 531 -n is turned on. .

定電流負荷トランジスタをｂｉｔ線Ｂｉｔｎ毎に、トランジスタ５３１−１、５３１−２、５３１−ｎを設け、それぞれのｂｉｔ線Ｂｉｔｎ毎に定電流αＩＲＥＦを出力する。例えば、行デコーダ２３０と列デコーダ４００によりワード線ＷＬ１および列線Ｃ１が選択されれば、メモリセルＭ１１に書き込みが行われる。このとき、ページ消去、あるいはページ書き込みを行う場合には、列デコーダ４３０が列線Ｃ１〜Ｃｎを同時に選択すれば、メモリセルＭ１１〜Ｍ１ｎ全てのメモリセルに、同時に書き込むことができる。
定電流回路５５０は、第３実施形態の定電流回路５３０と内部の構成は同じであり、メモリセルアレイ部１５０の書き込み動作の電流を供給する。定電流回路５３０との違いは、消去動作時の電流を供給しないことになる。 Transistors 531-1, 531-2, and 531-n are provided as constant current load transistors for each bit line Bitn, and a constant current αIREF is output for each bit line Bitn. For example, when the word line WL1 and the column line C1 are selected by the row decoder 230 and the column decoder 400, writing to the memory cell M11 is performed. At this time, when page erasing or page writing is performed, if the column decoder 430 simultaneously selects the column lines C1 to Cn, it is possible to simultaneously write in all the memory cells M11 to M1n.
The constant current circuit 550 has the same internal configuration as the constant current circuit 530 of the third embodiment, and supplies a current for the write operation of the memory cell array unit 150. The difference from the constant current circuit 530 is that no current is supplied during the erase operation.

定電流回路５００ａ−ｍは、第４実施形態の定電流回路５００ａと同じ構成のものが複数設けられるものとする。定電流回路５００ａ−ｍは、メモリセルアレイ部１５０の各ソース線に接続され、消去動作時に必要とされる定電流をメモリセルアレイ部１５０のそれぞれ接続されたソース線Ｓｍに出力する。定電流回路５００ａ−ｍのそれぞれの詳細動作は、第４実施形態における定電流回路５００ａと同じである。それらの動作点上の相違点は、メモリセルアレイ部１５０を分割して、それぞれの定電流回路５００ａ−ｍが消去する点である。 A plurality of constant current circuits 500a-m having the same configuration as the constant current circuit 500a of the fourth embodiment are provided. The constant current circuits 500a-m are connected to the respective source lines of the memory cell array unit 150, and output a constant current required for the erase operation to the connected source lines Sm of the memory cell array unit 150. The detailed operation of each of the constant current circuits 500a-m is the same as that of the constant current circuit 500a in the fourth embodiment. The difference in operating points is that the memory cell array unit 150 is divided and each constant current circuit 500a-m erases.

以上に示したように、ｂｉｔ線Ｂｉｔｍに接続されるメモリセルアレイ部１５０のドレインＤ側に配置される定電流回路５５０と、メモリセルアレイ部１５０のソースＳ側に配置される定電流回路５００ａ−ｍとで、書き込み動作と消去動作の機能を分散させることができる。 As described above, the constant current circuit 550 disposed on the drain D side of the memory cell array unit 150 connected to the bit line Bitm, and the constant current circuit 500a-m disposed on the source S side of the memory cell array unit 150. Thus, the functions of the write operation and the erase operation can be distributed.

また、メモリセルアレイ部１５０において、複数のソース線Ｓｍをグループ化してグループ化したソース線Ｓｍ間を接続して、定電流回路５００ａ―ｍにグループ化したソース線の単位で接続することにより、ソース線Ｓｍをグループ化した範囲ごとにメモリセルＭｍｎを分割して消去することができる。 Further, in the memory cell array unit 150, a plurality of source lines Sm are grouped and connected to each other, and the source lines Sm are connected to each other and connected to the constant current circuit 500a-m in units of the grouped source lines. The memory cells Mmn can be divided and erased for each range in which the lines Sm are grouped.

（第６実施形態）
図を参照し、本発明の第６実施形態として、コントロールゲート端子を備えないフローティングゲート型不揮発半導体メモリ素子の適応について説明する。
図１５は、第６実施形態において説明する不揮発半導体メモリ素子の構造図である。
この図に示される不揮発半導体メモリ素子は、前述の不揮発性半導体メモリ装置１０〜５０のそれぞれのメモリセルアレイ部のメモリセルＭｍｎに適用することができる。
この不揮発半導体メモリ素子は、コントロールゲート端子を備えないフローティングゲート型不揮発半導体メモリ素子の構造を有している。
図１５（ａ）に、本発明の実施の形態で用いる不揮発性半導体メモリ素子を構成する１個のトランジスタの平面図を、（ｂ）には断面図を、（ｃ）には等価回路図を示す。図１５（ａ）〜（ｃ）に示す不揮発性半導体メモリ素子は、１層ポリシリコンのセル構造を用いて半導体基板ＳＵＢ（電位Ｖｓｕｂ）上に形成されたフローティングゲートＦＧ、ドレインＤおよびソースＳから構成される。このフローティングゲートＦＧが電荷保持領域となるものであり、電極は設けられておらず、基板ＳＵＢ上に形成されたゲート絶縁層の上にポリシリコンからなるフローティングゲートＦＧが形成されている。
また、ドレインＤおよびソースＳは、それぞれ基板ＳＵＢ上に形成された拡散領域であり、それぞれコンタクトを介して電極が設けられている。 (Sixth embodiment)
With reference to the drawings, as a sixth embodiment of the present invention, application of a floating gate type nonvolatile semiconductor memory device not provided with a control gate terminal will be described.
FIG. 15 is a structural diagram of the nonvolatile semiconductor memory element described in the sixth embodiment.
The nonvolatile semiconductor memory element shown in this figure can be applied to the memory cell Mmn in each memory cell array portion of the nonvolatile semiconductor memory devices 10 to 50 described above.
This nonvolatile semiconductor memory element has a structure of a floating gate type nonvolatile semiconductor memory element that does not include a control gate terminal.
FIG. 15A is a plan view of one transistor constituting the nonvolatile semiconductor memory element used in the embodiment of the present invention, FIG. 15B is a sectional view, and FIG. 15C is an equivalent circuit diagram. Show. 15A to 15C are formed from a floating gate FG, a drain D, and a source S formed on a semiconductor substrate SUB (potential Vsub) using a single-layer polysilicon cell structure. Composed. This floating gate FG serves as a charge holding region, no electrode is provided, and a floating gate FG made of polysilicon is formed on a gate insulating layer formed on the substrate SUB.
The drain D and the source S are diffusion regions formed on the substrate SUB, and electrodes are provided through contacts.

図１６に、図１５に示す不揮発性半導体メモリ素子のカップリング系の等価回路を示す。フローティングゲートＦＧにある電荷Ｑが入っているとすると、この系のトータルチャージがＱとなり式（１３）に示すことができる。 FIG. 16 shows an equivalent circuit of the coupling system of the nonvolatile semiconductor memory element shown in FIG. Assuming that the charge Q existing in the floating gate FG is contained, the total charge of this system becomes Q and can be expressed by the equation (13).

式（１３）において、ＶＦＧ、ＶＤ、ＶＳ、Ｖｃｈは、それぞれフローティングゲートＦＧの電位、ドレインＤの電位、ソースＳの電位、チャネルＣＨの電位である。また、Ｃ（ＦＣ）はフローティングゲートＦＧと基板ＳＵＢ間の容量、Ｃ（ＦＤ）はフローティングゲートＦＧとドレインＤ間の容量であり、Ｃ（ＦＳ）はフローティングゲートＦＧとソースＳ間の容量であり、Ｃ（ＦＢ）はフローティングゲートＦＧとチャネルＣＨ間の容量である。ここで、容量の合計をＣＴ（トータル）と定義すれば、各容量の関係を式（１４）で示すことができる。 In Expression (13), VFG, VD, VS, and Vch are the potential of the floating gate FG, the potential of the drain D, the potential of the source S, and the potential of the channel CH, respectively. C (FC) is a capacitance between the floating gate FG and the substrate SUB, C (FD) is a capacitance between the floating gate FG and the drain D, and C (FS) is a capacitance between the floating gate FG and the source S. , C (FB) is a capacitance between the floating gate FG and the channel CH. Here, if the sum of the capacities is defined as CT (total), the relationship between the capacities can be expressed by equation (14).

また、各電位の関係を式（１５）で示すことができる。 Further, the relationship between the potentials can be expressed by Expression (15).

式（１５）において、Ｑ／ＣＴはフローティングゲートに電荷が注入されているときのフローティングゲートの電圧ＶＦＧを示す。ここで、ＶＳ＝Ｖｓｕｂ＝０Ｖ（基準電位、以下同じ）とすると、式（１６）で示すことができる。 In Equation (15), Q / CT represents the voltage VFG of the floating gate when charge is injected into the floating gate. Here, when VS = Vsub = 0 V (reference potential, the same applies hereinafter), it can be expressed by Expression (16).

また、Ｑ＝０の場合は、式（１７）で示すことができる。 Further, when Q = 0, it can be expressed by Expression (17).

例えば、各カプリング容量のバランスを、Ｃ（ＦＣ）：Ｃ（ＦＤ）：Ｃ（ＦＳ）：Ｃ（ＦＢ）＝０．１：０．２：０．２：０．６に設定する。
書き込み動作の場合は、ＶＤ＝６Ｖ、ＶＳ＝０Ｖ、Ｖｃｈ≒０．５ＶＤとすると、式（１８）によってフローティングゲートの書き込み動作時の電圧ＶＦＧを得る。 For example, the balance of each coupling capacity is set to C (FC): C (FD): C (FS): C (FB) = 0.1: 0.2: 0.2: 0.6.
In the case of the write operation, when VD = 6 V, VS = 0 V, and Vch≈0.5 VD, the voltage VFG at the time of the write operation of the floating gate is obtained by Expression (18).

式（１８）に示されるように、このメモリセルを構成するトランジスタでは、飽和領域で動作を行うことになるので、ホットエレクトロンが発生して、フローティングゲートに電子が注入され書き込みが行われる。
消去動作の場合には、ＶＤ＝９Ｖ、ＶＳ＝ｏｐｅｎ、Ｖｃｈ＝０Ｖとすると、式（１９）によってフローティングゲートの消去動作時の電圧ＶＦＧを得る。 As shown in the equation (18), the transistor constituting this memory cell operates in the saturation region, so that hot electrons are generated, electrons are injected into the floating gate, and writing is performed.
In the case of the erase operation, if VD = 9V, VS = open, and Vch = 0V, the voltage VFG at the time of the erase operation of the floating gate is obtained by Expression (19).

式（１９）に示されるように、ソースとフローティングゲート間に約７．４Ｖの電位がかかり、トンネル電流が流れて消去動作が行われる。 As shown in Expression (19), a potential of about 7.4 V is applied between the source and the floating gate, and a tunnel current flows to perform an erase operation.

（第７実施形態）
図を参照し、本発明の第７実施形態として適応可能な不揮発半導体メモリ素子について説明する。
図１７は、第７実施形態において説明する不揮発半導体メモリ素子の構造図である。
この図に示される不揮発半導体メモリ素子は、前述の不揮発性半導体メモリ装置１０〜５０のそれぞれのメモリセルアレイ部のメモリセルＭｍｎに適用することができる。
この不揮発半導体メモリ素子は、前述のフローティングゲートタイプと異なる構造を有する不揮発半導体メモリ素子である。
図１７（ａ）は、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）タイプの不揮発性半導体メモリ素子を構成する１個のトランジスタの断面図である。
この図に示すメモリセルは、半導体基板ＳＵＢ上に形成されたトランジスタＴｒ、ドレインＤ、ソースＳ、絶縁膜Ｎ、ゲートＧから構成される。この絶縁膜Ｎによって電荷が保持されるものであり、絶縁膜Ｎとして、窒化物（例えば、Ｎ_３Ｈ_４）を利用するものがある。また、ドレインＤおよびソースＳは、それぞれ基板ＳＵＢ上に形成された拡散領域であり、それぞれコンタクトを介して電極が設けられている。 (Seventh embodiment)
A nonvolatile semiconductor memory device applicable as a seventh embodiment of the present invention will be described with reference to the drawings.
FIG. 17 is a structural diagram of the nonvolatile semiconductor memory element described in the seventh embodiment.
The nonvolatile semiconductor memory element shown in this figure can be applied to the memory cell Mmn in each memory cell array portion of the nonvolatile semiconductor memory devices 10 to 50 described above.
This non-volatile semiconductor memory element is a non-volatile semiconductor memory element having a structure different from the above-described floating gate type.
FIG. 17A is a cross-sectional view of one transistor constituting a MONOS (Metal-Oxide-Nitride-Oxide-Semiconductor) type nonvolatile semiconductor memory element.
The memory cell shown in this figure includes a transistor Tr, a drain D, a source S, an insulating film N, and a gate G formed on a semiconductor substrate SUB. Electric charges are held by the insulating film N. As the insulating film N, there is a film using a nitride (for example, N ₃ H ₄ ). The drain D and the source S are diffusion regions formed on the substrate SUB, and electrodes are provided through contacts.

また、図１７（ｂ）は、ナノクリスタルタイプの不揮発性半導体メモリ素子を構成する１個のトランジスタの断面図である。
この図に示すメモリセルは、半導体基板ＳＵＢ上に形成されたトランジスタＴｒ、ドレインＤ、ソースＳ、酸化膜ＮＣ、ゲートＧから構成される。この酸化膜ＮＣには、ナノドットクリスタルが設けられる。また、ドレインＤおよびソースＳは、それぞれ基板ＳＵＢ上に形成された拡散領域であり、それぞれコンタクトを介して電極が設けられている。
本第７実施形態で示したフローティングゲートタイプ以外の不揮発性半導体メモリ素子に対しても、書き込み動作および消去動作を行うときの電流を定電流制御することにより、それぞれの動作点を安定化させることができる。 FIG. 17B is a cross-sectional view of one transistor constituting the nanocrystal type nonvolatile semiconductor memory element.
The memory cell shown in this figure includes a transistor Tr, a drain D, a source S, an oxide film NC, and a gate G formed on a semiconductor substrate SUB. The oxide film NC is provided with a nanodot crystal. The drain D and the source S are diffusion regions formed on the substrate SUB, and electrodes are provided through contacts.
Even in the nonvolatile semiconductor memory elements other than the floating gate type shown in the seventh embodiment, the current at the time of performing the write operation and the erase operation is controlled at a constant current, thereby stabilizing each operating point. Can do.

本発明により、負荷変動に影響されにくい定電流制御とすることで、書き込み動作ならびに消去動作における動作点を設定することが可能となる。また、負荷変動に影響されることなく動作点の変動範囲を制限することができる。さらに、標準ロジックのＣＭＯＳプロセスで高信頼性の不揮発性半導体メモリ装置が実現でき、ロジック混載型不揮発性半導体メモリ装置を容易に、また安価に実現することができる。 According to the present invention, it is possible to set the operating point in the writing operation and the erasing operation by using the constant current control that is hardly influenced by the load fluctuation. In addition, it is possible to limit the fluctuation range of the operating point without being affected by the load fluctuation. Further, a highly reliable nonvolatile semiconductor memory device can be realized by a standard logic CMOS process, and a logic-embedded nonvolatile semiconductor memory device can be realized easily and inexpensively.

本発明に適用する不揮発性半導体メモリ素子を示す構造図である。1 is a structural diagram showing a nonvolatile semiconductor memory element applied to the present invention. 本発明に適用するフローティングゲート型不揮発性半導体メモリ素子の容量カップリングを示す等価回路である。3 is an equivalent circuit showing capacitive coupling of a floating gate type nonvolatile semiconductor memory element applied to the present invention. 本発明に適用するフローティングゲート型不揮発性半導体メモリ素子の閾値の変化を示すグラフである。It is a graph which shows the change of the threshold value of the floating gate type non-volatile semiconductor memory element applied to this invention. 本発明の第１実施形態である不揮発性半導体メモリ装置を示すブロック図である。1 is a block diagram showing a nonvolatile semiconductor memory device according to a first embodiment of the present invention. 第１実施形態の不揮発性半導体メモリ装置の動作を示す概略ブロック図（その１）である。FIG. 3 is a schematic block diagram (part 1) illustrating an operation of the nonvolatile semiconductor memory device according to the first embodiment. 第１実施形態の不揮発性半導体メモリ装置の書き込み動作時の動作点を示すグラフである。3 is a graph showing operating points during a write operation of the nonvolatile semiconductor memory device of the first embodiment. 第１実施形態の不揮発性半導体メモリ装置の動作を示す概略ブロック図（その２）である。FIG. 3 is a schematic block diagram (part 2) illustrating an operation of the nonvolatile semiconductor memory device according to the first embodiment. 第１実施形態の不揮発性半導体メモリ装置の消去動作時の動作点を示すグラフである。3 is a graph showing operating points during an erasing operation of the nonvolatile semiconductor memory device of the first embodiment. 第２実施形態の不揮発性半導体メモリ装置を示す概略ブロック図である。It is a schematic block diagram which shows the non-volatile semiconductor memory device of 2nd Embodiment. 第２実施形態の不揮発性半導体メモリ装置の動作を示す動作表である。6 is an operation table showing an operation of the nonvolatile semiconductor memory device of the second embodiment. 第３実施形態の不揮発性半導体メモリ装置を示す概略ブロック図である。It is a schematic block diagram which shows the non-volatile semiconductor memory device of 3rd Embodiment. 第４実施形態の不揮発性半導体メモリ装置を示す概略ブロック図である。It is a schematic block diagram which shows the non-volatile semiconductor memory device of 4th Embodiment. 第４実施形態の不揮発性半導体メモリ装置の動作を示す概略ブロック図である。It is a schematic block diagram which shows operation | movement of the non-volatile semiconductor memory device of 4th Embodiment. 第５実施形態の不揮発性半導体メモリ装置を示す概略ブロック図である。It is a schematic block diagram which shows the non-volatile semiconductor memory device of 5th Embodiment. 第６実施形態による不揮発性半導体メモリ素子を示す構造図である。FIG. 9 is a structural diagram illustrating a nonvolatile semiconductor memory device according to a sixth embodiment. 第６実施形態によるフローティングゲート型不揮発性メモリ素子の容量カップリングを示す等価回路である。14 is an equivalent circuit showing capacitive coupling of a floating gate type nonvolatile memory device according to a sixth embodiment. 第７実施形態による各種の不揮発性半導体メモリ素子を示す構造図である。FIG. 10 is a structural diagram illustrating various nonvolatile semiconductor memory devices according to a seventh embodiment. 従来の不揮発性半導体メモリ装置を示すブロック図である。It is a block diagram which shows the conventional non-volatile semiconductor memory device. 従来の不揮発性半導体メモリ装置の書き込み動作を示す等価回路である。6 is an equivalent circuit showing a write operation of a conventional nonvolatile semiconductor memory device. 従来の定電圧回路を示すブロック図である。It is a block diagram which shows the conventional constant voltage circuit. 従来の不揮発性半導体メモリ装置の定電圧回路による書き込み時の動作点を示すグラフである。5 is a graph showing operating points at the time of writing by a constant voltage circuit of a conventional nonvolatile semiconductor memory device. 従来の不揮発性半導体メモリ装置の書き込み特性を示すグラフである。5 is a graph showing write characteristics of a conventional nonvolatile semiconductor memory device. 従来の不揮発性半導体メモリ装置の定電圧回路による書き込み時の負荷特性のばらつきを示すグラフである。5 is a graph showing variations in load characteristics during writing by a constant voltage circuit of a conventional nonvolatile semiconductor memory device. 従来の不揮発性半導体メモリ装置の消去動作を示す等価回路である。5 is an equivalent circuit showing an erase operation of a conventional nonvolatile semiconductor memory device. 従来の不揮発性半導体メモリ装置においてソース側から消去を行う消去回路を示すブロック図である。FIG. 10 is a block diagram showing an erasing circuit for erasing from a source side in a conventional nonvolatile semiconductor memory device. 従来の不揮発性半導体メモリ装置の消去時の動作点を示すグラフである。6 is a graph showing operating points at the time of erasing of a conventional nonvolatile semiconductor memory device. 従来の不揮発性半導体メモリ装置の負荷特性のばらつきを示すグラフである。5 is a graph showing variations in load characteristics of a conventional nonvolatile semiconductor memory device. 従来の不揮発性半導体メモリ装置のＮＭＯＳ負荷の場合の消去特性のばらつきを示すグラフである。5 is a graph showing variations in erase characteristics in the case of an NMOS load of a conventional nonvolatile semiconductor memory device.

符号の説明Explanation of symbols

１０不揮発性半導体メモリ装置、
１００メモリセルアレイ部、Ｍ１１〜Ｍｍｎメモリセル、
２００行デコーダ、３００、３０１〜３００ｎ列選択回路、４００列デコーダ、
５００定電流回路、５０１、５０３〜５０５トランジスタ、５０２抵抗、
６００書き込み制御回路、６０２入力回路、６０１接続制御回路、
７００センスアンプ部、８００電源回路、
ＷＬ１〜ＷＬｍワード線、Ｂｉｔ１〜Ｂｉｔｎｂｉｔ線、Ｃ１〜Ｃｎ列線、
ＤＬデータ線、Ｓソース線、ＰＳ制御電源線 10 nonvolatile semiconductor memory device,
100 memory cell array, M11 to Mmn memory cells,
200 row decoder, 300, 301 to 300n column selection circuit, 400 column decoder,
500 constant current circuit, 501, 503-505 transistor, 502 resistance,
600 Write control circuit, 602 input circuit, 601 connection control circuit,
700 sense amplifier section, 800 power supply circuit,
WL1-WLm word line, Bit1-Bitn bit line, C1-Cn column line,
DL data line, S source line, PS control power line

Claims

電気的処理により書き込みあるいは消去が可能な複数の不揮発性半導体メモリ素子と、
前記不揮発性半導体メモリ素子の書き込みあるいは消去を行う定電流制御された電流を出力する定電流回路と、
を備えること特徴とする不揮発性半導体メモリ装置。 A plurality of nonvolatile semiconductor memory elements that can be written or erased by electrical processing;
A constant current circuit for outputting a constant current controlled current for writing or erasing the nonvolatile semiconductor memory element;
A non-volatile semiconductor memory device comprising:

ワード線ならびにソース線と、ｂｉｔ線とからなるマトリクスの交点に配置され、前記ワード線と前記ｂｉｔ線によって選択される不揮発性半導体メモリ素子に、前記ｂｉｔ線に設定される信号に応じて書き込みあるいは消去が行われる不揮発性半導体メモリ装置であって、
電源と前記ｂｉｔ線との間に配置され、前記ｂｉｔ線に定電流制御された電流を出力する定電流回路と、
入力される信号に応じて書き込み動作時あるいは消去動作時に、前記定電流回路の出力電流を前記不揮発性半導体メモリ素子に供給するか否かを選択する選択素子と、
を備えることを特徴とする不揮発性半導体メモリ装置。 A word line, a source line, and a bit line are arranged at intersections of a matrix, and a nonvolatile semiconductor memory element selected by the word line and the bit line is written or written according to a signal set to the bit line. A non-volatile semiconductor memory device to be erased,
A constant current circuit disposed between a power source and the bit line, and outputting a constant-current controlled current to the bit line;
A selection element that selects whether or not to supply the output current of the constant current circuit to the nonvolatile semiconductor memory element during a write operation or an erase operation according to an input signal;
A non-volatile semiconductor memory device comprising:

前記定電流回路は、
前記ｂｉｔ線ごとに設けられること
を特徴とする請求項２に記載の不揮発性半導体メモリ装置。 The constant current circuit is:
The nonvolatile semiconductor memory device according to claim 2, wherein the nonvolatile semiconductor memory device is provided for each bit line.

前記定電流回路は、
列制御線によって同時に選択される複数の前記ｂｉｔ線に前記電流を出力し、選択された複数の前記不揮発性半導体メモリ素子に書き込みあるいは消去を行うこと
を特徴とする請求項２または請求項３に記載の不揮発性半導体メモリ装置。 The constant current circuit is:
The current is output to a plurality of the bit lines selected simultaneously by a column control line, and writing or erasing is performed on the plurality of selected nonvolatile semiconductor memory elements. The nonvolatile semiconductor memory device described.

ワード線ならびにソース線と、ｂｉｔ線とからなるマトリクスの交点に配置され、前記ワード線と前記ｂｉｔ線によって選択される不揮発性半導体メモリ素子に、前記ｂｉｔ線に設定される信号に応じて書き込みあるいは消去が行われる不揮発性半導体メモリ装置であって、
基準電位と前記ソース線との間に配置され、前記ソース線に定電流制御された電流を出力する定電流回路と、
を備えることを特徴とする不揮発性半導体メモリ装置。 A word line, a source line, and a bit line are arranged at intersections of a matrix, and a nonvolatile semiconductor memory element selected by the word line and the bit line is written or written according to a signal set to the bit line. A non-volatile semiconductor memory device to be erased,
A constant current circuit disposed between a reference potential and the source line and outputting a constant current controlled current to the source line;
A non-volatile semiconductor memory device comprising:

ワード線ならびにソース線と、ｂｉｔ線とからなるマトリクスの交点に配置され、前記ワード線と前記ｂｉｔ線によって選択される不揮発性半導体メモリ素子に、前記ｂｉｔ線に設定される信号に応じて書き込みあるいは消去が行われる不揮発性半導体メモリ装置であって、
電源と前記ｂｉｔ線との間に配置され、前記ｂｉｔ線に定電流制御された電流を出力する第１の定電流回路と、
入力される信号に応じて書き込み動作時あるいは消去動作時に、前記定電流回路の出力電流を前記不揮発性半導体メモリ素子に供給することを選択する選択素子と、
基準電位と前記ソース線との間に配置され、前記ソース線に定電流制御された電流を出力する第２の定電流回路と、
を備え、
前記第１の定電流回路は前記不揮発性半導体メモリ素子の書き込みを行い、前記第２の定電流回路は前記不揮発性半導体メモリ素子の消去を行うこと
を特徴とする不揮発性半導体メモリ装置。 A word line, a source line, and a bit line are arranged at intersections of a matrix, and a nonvolatile semiconductor memory element selected by the word line and the bit line is written or written according to a signal set to the bit line. A non-volatile semiconductor memory device to be erased,
A first constant current circuit disposed between a power supply and the bit line, and outputting a constant-current controlled current to the bit line;
A selection element that selects to supply an output current of the constant current circuit to the nonvolatile semiconductor memory element during a write operation or an erase operation according to an input signal;
A second constant current circuit arranged between a reference potential and the source line and outputting a constant current controlled current to the source line;
With
The nonvolatile semiconductor memory device, wherein the first constant current circuit performs writing to the nonvolatile semiconductor memory element, and the second constant current circuit erases the nonvolatile semiconductor memory element.

前記第２の定電流回路は、
前記ソース線に接続された前記不揮発性半導体メモリ素子を範囲とする所定のブロック毎に前記不揮発性半導体メモリ素子の消去を行うこと
を特徴とする請求項６に記載の不揮発性半導体メモリ装置。 The second constant current circuit includes:
The nonvolatile semiconductor memory device according to claim 6, wherein the nonvolatile semiconductor memory element is erased for each predetermined block including the nonvolatile semiconductor memory element connected to the source line.

前記定電流回路は、
同時に選択された前記不揮発性半導体メモリ素子数に応じて、前記不揮発性半導体メモリ素子に供給される定電流制御された電流値が設定される出力電流設定部と
を備えること特徴とする請求項２から請求項７のいずれかに記載の不揮発性半導体メモリ装置。 The constant current circuit is:
3. An output current setting unit configured to set a constant current-controlled current value supplied to the nonvolatile semiconductor memory element according to the number of the nonvolatile semiconductor memory elements selected at the same time. The nonvolatile semiconductor memory device according to claim 7.

前記不揮発性半導体メモリ素子は、
フローティングゲートタイプの構造を有する
ことを特徴とする請求項１から請求項８までのいずれかに記載の不揮発性半導体メモリ装置。 The nonvolatile semiconductor memory element is
The nonvolatile semiconductor memory device according to claim 1, wherein the nonvolatile semiconductor memory device has a floating gate type structure.

前記不揮発性半導体メモリ素子は、
ＭＯＮＯＳタイプの構造を有する
ことを特徴とする請求項１から請求項８までのいずれかに記載の不揮発性半導体メモリ装置。 The nonvolatile semiconductor memory element is
The nonvolatile semiconductor memory device according to claim 1, wherein the nonvolatile semiconductor memory device has a MONOS type structure.

前記不揮発性半導体メモリ素子は、
ナノクリスタルタイプの構造を有する
ことを特徴とする請求項１から請求項８までのいずれかに記載の不揮発性半導体メモリ装置。 The nonvolatile semiconductor memory element is
The nonvolatile semiconductor memory device according to claim 1, wherein the nonvolatile semiconductor memory device has a nanocrystal type structure.