JP2010062529A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】動作速度を向上させたn型FETを形成することが可能な半導体装置の製造方法を提供する。
【解決手段】素子領域のうちゲート電極を挟むソース/ドレイン・コンタクト領域となる領域に、炭素クラスターイオンをイオン注入することにより、ソース/ドレイン・コンタクト領域となる領域を非晶質化し、さらに、非晶質化された領域に、n型の不純物として砒素および燐のうち少なくとも一つをイオン注入することにより、ソース/ドレイン・コンタクト領域となる不純物注入層を形成し、その処理時間が0.2m秒〜2.0m秒の熱処理により、不純物注入層中の炭素および不純物を活性化する。
【選択図】図8
【解決手段】素子領域のうちゲート電極を挟むソース/ドレイン・コンタクト領域となる領域に、炭素クラスターイオンをイオン注入することにより、ソース/ドレイン・コンタクト領域となる領域を非晶質化し、さらに、非晶質化された領域に、n型の不純物として砒素および燐のうち少なくとも一つをイオン注入することにより、ソース/ドレイン・コンタクト領域となる不純物注入層を形成し、その処理時間が0.2m秒〜2.0m秒の熱処理により、不純物注入層中の炭素および不純物を活性化する。
【選択図】図8
Description
本発明は、歪み印加によりn型FET(Field Effect Transistor)の動作速度を向上させる半導体装置の製造方法に関する。
近時、半導体装置の微細化が進んでおり、65nm未満のゲート長を有する超高速動作可能な半導体装置が実現されている。
このような超微細化され超高速可能な電界効果トランジスタFETは、ゲート電極直下のチャネル領域の面積が、従来のFETと比較して非常に小さくなっている。このため、該電界効果トランジスタにおいて、チャネル領域を走行する電子あるいはホールの移動度は、チャネル領域に印加される応力により大きな影響を受けることが知られている。
このようなチャネル領域に印加される応力を最適化することにより半導体装置の動作速度を向上させる試みが、数多くなされている。
従来から認識されているように、炭素(Carbon)が添加されたシリコン(Si:C)技術は、シリコンに形成された高性能n型FETを製造するための有望な技術となっている。
例えば、n型FETのチャネル領域に隣接するシリコン基板中にSi:Cを埋設した場合、チャネル領域に引張応力が印加される。これにより、電子の移動度が増加し、n型FETの性能を向上させることができる。
通常、埋め込みSi:C構造は、ソース/ドレイン領域をRIE(Reactive Ion Etching)等により掘り下げた後、RP−CVD(Remote Plasma−Enhanced Chemical Vapor Deposition)、LP−CVD(Low Pressure Chemical Vapor Deposition)等の気相エピタキシャル成長を用いて形成されている。
近年、ソース/ドレイン領域をRIE等により掘り下げることなく、ソース/ドレイン領域に炭素モノマーイオンをイオン注入技術により打ち込んだ後、活性化熱処理を施す技術が報告されている。この技術により、埋め込みSi:C構造が形成される(例えば、非特許文献1参照。)。
Kah Wee Ang et al. ,"50 nm Silicon-On-Insulator N-MOSFET Featuring Multiple Stressors: Silicon-Carbon Source/Drain Regions and Tensile Stress Silicon Nitride Liner", 2006 Symposium on VLSI Technology Digest of Technical Papers, IEEE, 2006.
本発明は、動作速度を向上させたn型FETを形成することが可能な半導体装置の製造方法を提供することを目的とする。
本発明の一態様に係る実施例に従った半導体装置の製造方法は、
n型FETを形成する半導体装置の製造方法であって、
シリコンを主成分とする半導体基板の表面に、前記半導体基板の素子領域を区画する素子分離絶縁膜を形成し、
前記半導体基板の前記素子領域上に、ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、ゲート電極を形成し、
前記素子領域のうち前記ゲート電極を挟むソース/ドレイン・コンタクト領域となる領域に、炭素クラスターイオン、炭素モノマーイオン、または、炭素を含んだ分子状のイオンをイオン注入することにより、前記ソース/ドレイン・コンタクト領域となる前記領域を非晶質化し、
さらに、非晶質化された前記領域に、n型の不純物として砒素および燐のうち少なくとも一つをイオン注入することにより、前記ソース/ドレイン・コンタクト領域となる不純物注入層を形成し、
熱処理により、前記不純物注入層中の前記炭素および前記不純物を活性化する
ことを特徴とする。
n型FETを形成する半導体装置の製造方法であって、
シリコンを主成分とする半導体基板の表面に、前記半導体基板の素子領域を区画する素子分離絶縁膜を形成し、
前記半導体基板の前記素子領域上に、ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、ゲート電極を形成し、
前記素子領域のうち前記ゲート電極を挟むソース/ドレイン・コンタクト領域となる領域に、炭素クラスターイオン、炭素モノマーイオン、または、炭素を含んだ分子状のイオンをイオン注入することにより、前記ソース/ドレイン・コンタクト領域となる前記領域を非晶質化し、
さらに、非晶質化された前記領域に、n型の不純物として砒素および燐のうち少なくとも一つをイオン注入することにより、前記ソース/ドレイン・コンタクト領域となる不純物注入層を形成し、
熱処理により、前記不純物注入層中の前記炭素および前記不純物を活性化する
ことを特徴とする。
本発明の他の態様に係る実施例に従った半導体装置の製造方法は、
n型FETを形成する半導体装置の製造方法であって、
シリコンを主成分とする半導体基板の表面に、前記半導体基板の素子領域を区画する素子分離絶縁膜を形成し、
前記半導体基板の前記素子領域上に、ゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記素子領域のうち前記ゲート電極を挟むソース/ドレイン・コンタクト領域となる領域に、n型の不純物として砒素および燐のうち少なくとも一つをイオン注入することにより、前記ソース/ドレイン・コンタクト領域となる前記領域を非晶質化し、
さらに、非晶質化された前記領域に、炭素クラスターイオン、炭素モノマーイオン、または、炭素を含んだ分子状のイオンをイオン注入することにより、前記ソース/ドレイン・コンタクト領域となる不純物注入層を形成し、
熱処理により、前記不純物注入層中の前記炭素および前記不純物を活性化する
ことを特徴とする。
n型FETを形成する半導体装置の製造方法であって、
シリコンを主成分とする半導体基板の表面に、前記半導体基板の素子領域を区画する素子分離絶縁膜を形成し、
前記半導体基板の前記素子領域上に、ゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記素子領域のうち前記ゲート電極を挟むソース/ドレイン・コンタクト領域となる領域に、n型の不純物として砒素および燐のうち少なくとも一つをイオン注入することにより、前記ソース/ドレイン・コンタクト領域となる前記領域を非晶質化し、
さらに、非晶質化された前記領域に、炭素クラスターイオン、炭素モノマーイオン、または、炭素を含んだ分子状のイオンをイオン注入することにより、前記ソース/ドレイン・コンタクト領域となる不純物注入層を形成し、
熱処理により、前記不純物注入層中の前記炭素および前記不純物を活性化する
ことを特徴とする。
本発明の半導体装置の製造方法によれば、動作速度を向上させたn型FETを形成することができる。
既述のようにして炭素モノマーイオンをイオン注入技術により打ち込んで埋め込みSi:C構造を形成した場合、炭素のSi中における固溶限は、3.5×1017cm−3(at melting point)と極めて低い。したがって、SiC析出させることなく、かつSi結晶を歪ませるため高濃度にSi中の格子置換位置に炭素を固溶させることは難しい。
さらに、Si中における格子置換位置の炭素濃度は、1.0%〜1.5%程度と低い。したがって、格子間位置の炭素濃度は、高いものとなっている。
また、炭素イオン注入領域の結晶回復が不完全であることにより、接合リーク異常等のトランジスタ特性劣化が生じている。
ここで、炭素イオン注入後のアモルファスSi層の結晶回復のためには、モノマーイオン注入よりも、ドーズレートを低減しセルフアニーリングを抑制可能な炭素クラスターイオン注入が有効であると考えられる。
しかし、格子置換位置の高い炭素濃度を達成しつつ、完全な結晶回復を実現する炭素活性化手法はない。すなわち、既述のような従来技術では、n型FETの動作性能を向上させることができていない。
そこで、本発明に係る実施例では、動作速度を向上させたn型FETを形成する半導体装置の製造方法について提案する。
以下、本発明に係る各実施例について図面に基づいて説明する。
図1ないし図8は、本発明の一態様である実施例1に係る半導体装置の製造方法の各工程の断面を示す図である。
先ず、シリコンを主成分とする半導体基板(シリコン基板)101の表面に、このシリコン基板101の素子領域を区画する素子分離絶縁膜102を形成する。この素子分離絶縁膜102は、例えば、シリコン酸化膜により構成される。さらに、イオン注入により、素子分離絶縁膜102に囲まれた素子領域にp型のウェル拡散層領域103を形成する(図1)。
次に、シリコン基板101の該素子領域(ウェル拡散層領域103)上に、ゲート絶縁膜104を形成する。さらに、このゲート絶縁膜104上に、ゲート電極となる多結晶シリコン105、マスク材であるシリコン窒化膜(図示せず)を順に形成する。この積層構造膜をパターニングすることにより、ゲート電極構造が形成される(図2)。
次に、薄いシリコン窒化膜(例えば、2〜10nm程度)を堆積し、このシリコン窒化膜をRIE等により異方性エッチングする。これにより、ゲート電極の側壁面上に、シリコン窒化膜側壁(オフセットスペーサ)106を形成する(図3)。
次に、薄いシリコン酸化膜(例えば、5〜20nm程度)を堆積し、このシリコン酸化膜をRIE等により異方性エッチングする。これにより、ゲート電極105の側壁面上に、シリコン窒化膜側壁106を介して、シリコン酸化膜側壁107を形成する(図4)。
次に、露出したp型のウェル拡散層領域103に、炭素クラスターイオンを、炭素のピーク濃度が2%以上となる条件でイオン注入技術により打ち込む。すなわち、該素子領域のうちゲート電極105を挟むソース/ドレイン・コンタクト領域となる領域に、炭素クラスターイオンをイオン注入することにより、ソース/ドレイン・コンタクト領域となる該領域を非晶質化する。なお、該炭素クラスターイオンは、C7H7またはC5H5の少なくとも何れか一方である。
さらに、非晶質化された該領域に、n型の不純物として砒素および燐のうち少なくとも一つを1×1015cm-2以上のドーズ量でイオン注入技術により打ち込む。
これにより、露出したシリコン基板101表面にn型のソース/ドレイン・コンタクト領域となる不純物注入層108を形成する(図5)。
なお、2%程度の格子置換位置の炭素濃度を得るためには、上述のように、炭素のピーク濃度が2%以上必要であると考えられる。
また、不純物注入層108において、炭素濃度が最大になる深さ近傍で、n型の不純物(砒素、燐)の濃度が最大になるように、該不純物はイオン注入されている。これにより、後述のように、炭素による固相成長速度の減少を補い、所望の結晶性を得ることができる。
次に、シリコン酸化膜側壁107を除去した後、シリコン酸化膜を堆積しRIE等の異方性エッチングを行う。これにより、シリコン酸化側壁109を形成する。その後、砒素および燐等の不純物をイオン注入技術により打ち込む。
これにより、n型のウェル拡散層領域103表面にn型のソース/ドレイン・エクステンション領域となる不純物注入層110が形成される(図6)。
次に、Xeフラッシュランプアニールによる高温極短時間熱処理を行う。このXeフラッシュランプアニールにより、シリコン基板101の基板表面温度が1200℃〜1400℃の範囲に制御される。この処理時間は0.2m秒〜2.0m秒である。
これにより、n型のソース/ドレイン・コンタクト領域となる不純物注入層108中の炭素および不純物を活性化するとともに、n型のソース/ドレイン・エクステンション領域となる不純物注入層110中の炭素および不純物を活性化する。
次に、シリコン窒化膜を堆積し、このシリコン窒化膜をRIE等により異方性エッチングする。これにより、シリコン窒化膜側壁111を形成する。その後、シリサイド技術により、ソース/ドレイン・コンタクト領域(不純物注入層)108の表面および多結晶ゲート電極105の表面に、ニッケルモノシリサイド(NiSi)膜112a、112bを形成する(図7)。
次に、層間絶縁膜114をシリコン基板101上に形成する。さらに、この層間絶縁膜114中に、ニッケルモノシリサイド(NiSi)膜112a、112bに接続する配線層を形成する。これにより、トランジスタ素子である半導体装置100が完成する(図8)。
このように、ソース/ドレイン・コンタクト領域108に、炭素クラスターイオン注入技術により、高濃度の炭素を打ち込み、非晶質化させる。これにより、該イオン注入時のセルフアニーリングが抑制され、後の熱処理により良好な結晶回復を達成できる。
さらに、砒素や燐を炭素クラスターイオン注入の前後どちらか少なくとも一方にイオン注入技術により打ち込む。これにより、後述のように、炭素によるシリコン再結晶化(固相成長)速度の低下を補うことができる。
さらに、炭素ならびに砒素や燐の活性化を高温極短時間熱処理で行う。これにより、結晶構造はシリコンと同様な極めて良好な結晶性を有し、格子置換位置の炭素濃度が高い歪み炭素添加シリコン結晶を、ソース/ドレイン・コンタクト領域に形成できる。
結果として、n型FETのチャネル領域に引張応力が印加され、チャネル部分を流れるキャリア(電子)の移動度を増大させることが可能となる。すなわち、高性能なn型FETを得ることが可能となる。
既述のように、本実施例においては、n型のソース/ドレイン・コンタクト領域となる不純物注入層108およびn型のソース/ドレイン・エクステンション領域となる不純物注入層110を活性化する。この活性化は、Xeフラッシュランプアニールによる高温極短時間熱処理で達成される。このXeフラッシュランプアニールにより、シリコン基板表面温度が、1200〜1400℃に制御され、この熱処理時間は、0.2m秒〜2.0m秒である。
しかし、このXeフラッシュランプアニールの代わりに、半導体レーザーや炭酸ガスレーザー等のレーザーアニールを用いても同様の高温極短時間熱処理をすることができる。
ここで、図9は、炭素クラスターイオン(C7H7)がイオン注入されたシリコン(100)基板の格子置換位置の炭素濃度と、活性化熱処理条件と、の関係を示す図である。また、図10は、SOAKアニールの処理時間と、格子置換位置の炭素濃度と、の関係を示す図である。
なお、図9においては、炭素クラスターイオン(C7H7)をイオン注入した条件により得られる基板にける濃度分布は、加速エネルギー9keVで3×1015cm−2 、加速エネルギー6keVで3×1015cm−2、加速エネルギー3keVで1.5×1015cm−2で炭素モノマーイオンをイオン注入する条件により得られる濃度分布と同等である。また、図9、図10において、格子置換位置の炭素濃度は、基板表面から30nm付近の炭素濃度である。
図9に示すように、750℃、850℃のSOAKアニールや、900℃、1050℃のスパイクアニールによる炭素の活性化では、格子置換位置の炭素濃度は、0.46%〜1.4%と低い。すなわち、格子間位置の炭素濃度が高い。
また、図10に示すように、上述のSOAKアニールでは、処理時間を増加させると、格子置換位置の炭素濃度が低下することになる。
このようなSOAKアニールや900℃、1050℃のスパイクアニールのような熱平衡に近い活性化熱処理の場合、炭素のSi中の固溶限(3.5×1015cm−2 at melting point)が極めて低い。このため、格子置換位置の高い炭素濃度を達成することは困難である。
一方、図9に示すように、Xeフラッシュランプアニールやレーザーアニールによる熱処理(シリコン基板表面温度が1200℃〜1400℃、処理時間が0.2m秒〜2.0m秒)による炭素の活性化では、約2.0%程度の格子置換位置の炭素濃度を実現できる。
このように、上述のXeフラッシュランプアニールやレーザーアニールで達成される極めて熱非平衡である高温極短時間の熱処理であれば、格子置換位置の高い炭素濃度を達成することが可能である。
なお、炭素クラスターイオンにC5H5を選択した場合の格子置換位置の炭素濃度と活性化熱処理条件との関係も、図9に示す関係と同様である。
ここで、図11は、炭素クラスターイオン(C7H7)がイオン注入されたシリコン(100)基板の深さと、熱処理後の炭素濃度と、の関係を示す図である。なお、図11においては、Xeフラッシュランプアニールによりシリコン(100)基板の基板表面温度を、0.8m秒間、1250℃に制御することにより、シリコン(100)基板を熱処理した。
図11に示すように、炭素クラスターイオンを注入したSi(100)基板を、Xeフラッシュランプアニールで熱処理することにより、深さ20nm〜30nm近傍で、炭素濃度がピーク値(2×1021cm−3)になっている。この炭素濃度がピーク値に到達している領域は、シリコン固相成長が止まっている領域であり、積層欠陥、双晶などの結晶欠陥が多数形成されている。なお、基板表面温度1350℃、処理時間0.8msecのレーザーアニールでも同様の結果が得られた。
ここで、図12は、500℃の窒素雰囲気中における、(100)単結晶シリコン基板の固相成長速度の不純物濃度依存性を示す図である。
図12に示すように、炭素は(100)単結晶シリコンの固相成長速度を減少させる。これにより、上述のように、固相成長が停止し、欠陥が生成される現象が現れる。
一方、n型ドーパントとして用いることが可能な砒素または燐は、(100)単結晶シリコンの固相成長速度が増加する。
そこで、n型ドーパントとして用いることが可能な砒素または燐を、炭素クラスターイオンを注入した領域にイオン注入する。さらに、Xeフラッシュランプアニールやレーザーアニールで達成される極めて熱非平衡である高温極短時間の熱処理により、炭素を活性化する。これにより、格子置換位置の高い炭素濃度を達成しつつ、結晶回復を行うことが可能となる。
以上のように、本実施例に係る半導体装置の製造方法によれば、動作速度を向上させたn型FETを形成することができる。
なお、図5に示す工程において、不純物(砒素、燐)をイオン注入した後、不純物注入層108中の炭素および該不純物をRTA(例えば、750℃〜850℃、30秒〜120秒)により活性化する。これにより、不純物注入層108の結晶性を向上させる。その後、既述のXeフラッシュランプアニール等の熱処理により、不純物注入層108中の炭素および該不純物をさらに活性化するようにしてもよい。
これにより、ソース/ドレイン・コンタクト領域(不純物注入層108)の結晶性をさらに向上させることができる。
また、本実施例では、図5に示す工程において、炭素クラスターイオンをイオン注入した後、n型の不純物として砒素および燐のうち少なくとも一つをイオン注入することにより不純物注入層108を形成した。
しかし、図5に示す工程において、素子領域のうちゲート電極105を挟むソース/ドレイン・コンタクト領域となる領域に、n型の不純物として砒素および燐のうち少なくとも一つをイオン注入することにより、ソース/ドレイン・コンタクト領域となる該領域を非晶質化する。さらに、非晶質化された該領域に、炭素クラスターイオンをイオン注入することにより、ソース/ドレイン・コンタクト領域となる不純物注入層108を形成するようにしてもよい。この場合も同様の作用・効果を奏することができる。
この場合、炭素クラスターイオンをイオン注入した後、不純物注入層108中の炭素および該不純物をRTA(例えば、750℃〜850℃、30秒〜120秒)により活性化する。これにより、不純物注入層108の結晶性を向上させる。その後、既述のXeフラッシュランプアニール等の熱処理により、不純物注入層108中の炭素および該不純物をさらに活性化するようにしてもよい。
この場合も、ソース/ドレイン・コンタクト領域(不純物注入層108)の結晶性をさらに向上させることができる。
実施例1では、ソース/ドレイン・コンタクト領域を形成した後、ソース/ドレイン・エクステンション領域を形成する例について述べた。ここで、これらの領域を形成する順番は、逆でもよい。
そこで、本実施例2では、ソース/ドレイン・エクステンション領域を形成した後、ソース/ドレイン・コンタクト領域を形成する例について述べる。
なお、実施例2に係る半導体装置の製造方法において、実施例1の図1ないし図3までの工程は、同様である。
図13および図14は、本発明の一態様である実施例2に係る半導体装置の製造方法の各工程の断面を示す図である。
先ず、実施例1と同様に、図1ないし図3に示す工程により、ゲート電極の側壁面上に、シリコン窒化膜側壁(オフセットスペーサ)106を形成する。
次に、露出したp型のウェル拡散層領域103に、砒素および燐等の不純物をイオン注入技術により打ち込む。
これにより、n型のウェル拡散層領域103表面にn型のソース/ドレイン・エクステンション領域となる不純物注入層210が形成される(図13)。
次に、シリコン窒化膜を堆積し、このシリコン窒化膜をRIE等により、異方性エッチングする。これにより、ゲート電極105の側壁面上に、シリコン窒化膜側壁106を介して、シリコン窒化膜側壁211を形成する。
そして、露出したp型のウェル拡散層領域103に、炭素クラスターイオンを、炭素のピーク濃度が2%以上となる条件でイオン注入技術により打ち込む。すなわち、該素子領域のうちゲート電極105を挟むソース/ドレイン・コンタクト領域となる領域に、炭素クラスターイオンをイオン注入することにより、ソース/ドレイン・コンタクト領域となる該領域を非晶質化する。なお、該炭素クラスターイオンは、C7H7またはC5H5の少なくとも何れか一方である。
さらに、非晶質化された該領域に、n型の不純物として砒素および燐のうち少なくとも一つを1×1015cm-2以上のドーズ量でイオン注入技術により打ち込む。
これにより、露出したシリコン基板101表面にn型のソース/ドレイン・コンタクト領域となる不純物注入層208を形成する(図14)。
次に、Xeフラッシュランプアニールによる高温極短時間熱処理を行う。このXeフラッシュランプアニールにより、シリコン基板101の基板表面温度が1200℃〜1400℃の範囲に制御される。この処理時間は0.2m秒〜2.0m秒である。
これにより、n型のソース/ドレイン・コンタクト領域となる不純物注入層208中の炭素および不純物を活性化するとともに、n型のソース/ドレイン・エクステンション領域となる不純物注入層210中の炭素および不純物を活性化する。
以降は、実施例1の図7および図8に示す工程と同様にして、トランジスタ素子である半導体装置が完成する。
このように、ソース/ドレイン・コンタクト領域208に、炭素クラスターイオン注入技術により、高濃度の炭素を打ち込み、非晶質化させる。これにより、該イオン注入時のセルフアニーリングが抑制され、後の熱処理により良好な結晶回復を達成できる。
さらに、実施例1と同様に、砒素や燐を炭素クラスターイオン注入の前後どちらか少なくとも一方にイオン注入技術により打ち込む。これにより、後述のように、炭素によるシリコン再結晶化(固相成長)速度の低下を補うことができる。
さらに、実施例1と同様に、炭素ならびに砒素や燐の活性化を高温極短時間熱処理で行う。これにより、結晶構造はシリコンと同様な極めて良好な結晶性を有し、且つ、格子置換位置の炭素濃度が高い、歪み炭素添加シリコン結晶を、ソース/ドレイン・コンタクト領域に形成できる。
結果として、n型FETのチャネル領域に引張応力が印加され、チャネル部分を流れるキャリア(電子)の移動度を増大させることが可能となる。すなわち、高性能なn型FETを得ることが可能となる。
既述のように、本実施例においては、n型のソース/ドレイン・コンタクト領域となる不純物注入層208およびn型のソース/ドレイン・エクステンション領域となる不純物注入層210を活性化する。この活性化は、Xeフラッシュランプアニールによる高温極短時間熱処理で達成される。このXeフラッシュランプアニールにより、シリコン基板表面温度が、1200〜1400℃に制御され、この熱処理時間は、0.2m秒〜2.0m秒である。
しかし、このXeフラッシュランプアニールの代わりに、半導体レーザーや炭酸ガスレーザー等のレーザーアニールを用いても同様の高温極短時間熱処理をすることができる。
以上のように、本実施例に係る半導体装置の製造方法によれば、動作速度を向上させたn型FETを形成することができる。
なお、図14に示す工程において、不純物(砒素、燐)をイオン注入した後、不純物注入層108中の炭素および該不純物をRTA(例えば、750℃〜850℃、30秒〜120秒)により活性化する。これにより、不純物注入層208の結晶性を向上させる。その後、既述のXeフラッシュランプアニール等の熱処理により、不純物注入層208中の炭素および該不純物をさらに活性化するようにしてもよい。
これにより、ソース/ドレイン・コンタクト領域(不純物注入層208)の結晶性をさらに向上させることができる。
また、本実施例では、図14に示す工程において、炭素クラスターイオンをイオン注入した後、n型の不純物として砒素および燐のうち少なくとも一つをイオン注入することにより不純物注入層208を形成した。
しかし、図14に示す工程において、素子領域のうちゲート電極105を挟むソース/ドレイン・コンタクト領域となる領域に、n型の不純物として砒素および燐のうち少なくとも一つをイオン注入することにより、ソース/ドレイン・コンタクト領域となる該領域を非晶質化する。さらに、非晶質化された該領域に、炭素クラスターイオンをイオン注入することにより、ソース/ドレイン・コンタクト領域となる不純物注入層208を形成するようにしてもよい。この場合も同様の作用・効果を奏することができる。
この場合、炭素クラスターイオンをイオン注入した後、不純物注入層208中の炭素および該不純物をRTA(例えば、750℃〜850℃、30秒〜120秒)により活性化する。これにより、不純物注入層208の結晶性を向上させる。その後、既述のXeフラッシュランプアニール等の熱処理により、不純物注入層208中の炭素および該不純物をさらに活性化するようにしてもよい。
この場合も、ソース/ドレイン・コンタクト領域(不純物注入層208)の結晶性をさらに向上させることができる。
なお、以上の実施例1、2では、炭素クラスターイオンを不純物注入層となる領域にイオン注入することにより、シリコン結晶の格子置換位置に置換する炭素を、不純物注入層となる領域に供給する場合について説明した。
しかし、炭素モノマーイオンや炭素を含んだ分子状のイオンを不純物注入層となる領域にイオン注入するようにしてもよい。以下の実施例でも同様である。
既述の図11で説明したように、不純物注入層において、炭素濃度がピーク値に到達している領域は、シリコン固相成長が止まっている領域であり、積層欠陥、双晶などの結晶欠陥が多数形成されている。
すなわち、不純物注入層に供給された炭素の濃度が、活性化のための熱処理によりシリコン結晶の格子置換位置に置換される炭素の濃度よりも高い場合、活性化により置換されない余剰の炭素がアモルファス領域へ析出することになる。これにより、既述のような結晶欠陥が発生する。
そこで、本実施例3では、既述のような結晶欠陥等の発生を抑制するように、イオン注入の炭素濃度に関する条件を設定する場合について説明する。なお、イオン注入の炭素濃度以外条件に関しては、既述の実施例1、2と同様である。
ここで、図15は、活性化のための熱処理後のシリコン基板の結晶/アモルファス界面近傍の従来のモデルと、基板深さに対する炭素濃度の関係と、を示す図である。また、図16は、活性化のための熱処理後のシリコン基板の結晶/アモルファス界面近傍の実施例3のモデルと、基板深さに対する炭素濃度の関係と、を示す図である。
従来のモデルでは、不純物注入層に供給された炭素の濃度が、活性化のための熱処理によりシリコン結晶の格子置換位置に置換される炭素の濃度の最大値(固溶限)C0よりも高い。このため、図15に示すように、活性化により置換されない余剰の炭素が、結晶領域からアモルファス領域へ偏析している。
一方、本実施例3のモデルでは、活性化のための熱処理前の不純物注入層における炭素濃度のピーク値が、該熱処理後の該不純物注入層におけるシリコンの格子置換位置の炭素濃度の最大値(固溶限)C0以下となるように、イオン注入の条件を設定している。
このイオン注入の条件の設定により、不純物注入層に供給された炭素の濃度が、活性化のための熱処理によりシリコン結晶の格子置換位置に置換される炭素の濃度よりも低くすることができる。
これにより、図16に示すように、該加熱処理により、イオン注入された炭素が十分にシリコン結晶の格子置換位置に置換される。このため、結晶/アモルファス界面近傍において炭素偏析が抑制される。
したがって、活性化により置換されない余剰の炭素がアモルファス領域へ偏析するのが抑制される。すなわち、既述のような結晶欠陥等の発生を抑制することができる。
なお、既述の炭素モノマーイオンや炭素を含んだ分子状のイオンをイオン注入する場合も同様にイオン注入の条件が設定される。
以上のように、本実施例に係る半導体装置の製造方法によれば、不純物注入層における結晶欠陥等の発生を抑制しつつ、動作速度を向上させたn型FETを形成することができる。
101 シリコン基板
102 素子分離絶縁膜
103 ウェル拡散層領域
104 ゲート絶縁膜
105 多結晶シリコン
106 シリコン窒化膜側壁(オフセットスペーサ)
107 シリコン酸化膜側壁
108、208 ソース/ドレイン・コンタクト領域(不純物注入層)
109 シリコン酸化側壁
100 半導体装置
110、210 ソース/ドレイン・エクステンション領域(不純物注入層)
111 シリコン窒化膜側壁
112a、112b ニッケルモノシリサイド膜
113 配線層
114 層間絶縁膜
102 素子分離絶縁膜
103 ウェル拡散層領域
104 ゲート絶縁膜
105 多結晶シリコン
106 シリコン窒化膜側壁(オフセットスペーサ)
107 シリコン酸化膜側壁
108、208 ソース/ドレイン・コンタクト領域(不純物注入層)
109 シリコン酸化側壁
100 半導体装置
110、210 ソース/ドレイン・エクステンション領域(不純物注入層)
111 シリコン窒化膜側壁
112a、112b ニッケルモノシリサイド膜
113 配線層
114 層間絶縁膜
Claims (7)
- n型FETを形成する半導体装置の製造方法であって、
シリコンを主成分とする半導体基板の表面に、前記半導体基板の素子領域を区画する素子分離絶縁膜を形成し、
前記半導体基板の前記素子領域上に、ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、ゲート電極を形成し、
前記素子領域のうち前記ゲート電極を挟むソース/ドレイン・コンタクト領域となる領域に、炭素クラスターイオン、炭素モノマーイオン、または、炭素を含んだ分子状のイオンをイオン注入することにより、前記ソース/ドレイン・コンタクト領域となる前記領域を非晶質化し、
さらに、非晶質化された前記領域に、n型の不純物として砒素および燐のうち少なくとも一つをイオン注入することにより、前記ソース/ドレイン・コンタクト領域となる不純物注入層を形成し、
熱処理により、前記不純物注入層中の前記炭素および前記不純物を活性化する
ことを特徴とする半導体装置の製造方法。 - n型FETを形成する半導体装置の製造方法であって、
シリコンを主成分とする半導体基板の表面に、前記半導体基板の素子領域を区画する素子分離絶縁膜を形成し、
前記半導体基板の前記素子領域上に、ゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記素子領域のうち前記ゲート電極を挟むソース/ドレイン・コンタクト領域となる領域に、n型の不純物として砒素および燐のうち少なくとも一つをイオン注入することにより、前記ソース/ドレイン・コンタクト領域となる前記領域を非晶質化し、
さらに、非晶質化された前記領域に、炭素クラスターイオン、炭素モノマーイオン、または、炭素を含んだ分子状のイオンをイオン注入することにより、前記ソース/ドレイン・コンタクト領域となる不純物注入層を形成し、
熱処理により、前記不純物注入層中の前記炭素および前記不純物を活性化する
ことを特徴とする半導体装置の製造方法。 - 前記炭素クラスターイオンは、C7H7またはC5H5の少なくとも何れか一方であることを特徴とする請求項1または2に記載の半導体装置の製造方法。
- 前記不純物注入層において、炭素濃度が最大になる深さ近傍で、前記不純物の濃度が最大になる
ことを特徴とする請求項1または2に記載の半導体装置の製造方法。 - 前記不純物注入層を形成した後、前記不純物注入層中の前記炭素および前記不純物をRTAにより活性化し、
その後、前記熱処理により、前記不純物注入層中の前記炭素および前記不純物を活性化する
ことを特徴とする請求項1または2に記載の半導体装置の製造方法。 - 前記熱処理前の前記不純物注入層における炭素濃度のピーク値が、前記熱処理後の前記不純物注入層におけるシリコンの格子置換位置の炭素濃度以下となるように、炭素クラスターイオン、炭素モノマーイオン、または、炭素を含んだ分子状のイオンの前記イオン注入の条件が、設定されている
ことを特徴とする請求項1または2に記載の半導体装置の製造方法。 - 前記熱処理の処理時間が0.2m秒〜2.0m秒であることを特徴とする請求項1または2に記載の半導体装置の製造方法。
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