JP2007150082A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】素子形成領域13において、半導体基板11の表層部に、P−型領域15が形成され、このP−型領域15の表層部に、N+型領域16が形成されている。また、トレンチ21が、N+型領域16およびP−型領域15を貫通し、最深部が半導体基板11に達するように形成されている。トレンチ21内には、ゲート絶縁膜22を介して、不純物が高濃度にドープされたポリシリコンからなるゲート電極23が埋没されている。ゲート絶縁膜22は、その上端部に半導体基板11の表面から***するバーズビーク24を有している。ゲート電極23上には、金属シリサイド膜25が形成されている。また、半導体基板11上には、金属シリサイド膜26が形成されている。
【選択図】図1
Description
図3は、トレンチゲート構造が採用された縦型二重拡散MOSFET(Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor:VDMOSFET)を模式的に示す斜視図である。
N+型領域104には、複数のトレンチ106が、互いにほぼ平行をなして、それぞれP+型領域105に向けて延びるストライプ状に形成されている。各トレンチ106は、N+型領域104およびその下方のP−型層103を貫通し、それぞれの最深部がN−型層102に達している。そして、各トレンチ106内には、ゲート絶縁膜107を介して、N型不純物が高濃度にドープされたポリシリコンからなるゲート電極108が埋設されている。
一方、N+型基板101の裏面(N−型層102が形成されている側と反対側の面)には、ドレイン電極110が形成されている。このドレイン電極110とソース電極との間に適当な大きさの電圧を印加しつつ、ゲート電極配線の電位を制御することにより、P−型層103におけるゲート絶縁膜107との界面近傍にチャネルを形成して、ドレイン電極110とソース電極との間に電流を流すことができる。
タングステンシリサイド膜109は、W−CVDとWエッチバック(もしくはW−CMP)との各プロセスを併用することにより、ゲート電極108上に選択的に形成することができる。しかし、タングステンシリサイド膜109がN+型領域104よりも厚く形成されると(タングステンシリサイド膜109の底面がN+型領域104の底面よりも低くなると)、VDMOSFETのしきい値電圧が設計値とずれてしまうため、タングステンシリサイド膜109はN+型領域104よりも薄く形成しなければならず、そのためのプロセス制御が難しいという問題がある。
また、半導体基板上に金属シリサイド膜が形成されているので、たとえば、複数のゲート電極がストライプ状に形成される構成において、それらのゲート電極間のソース領域に隣接し、金属シリサイド膜を介して電気的に導通される領域(ゲート電極が形成されていない領域、後述する実施形態におけるP+型領域)にソース電極とのコンタクトを設ければ、ソース領域にソース電極とのコンタクトを設けなくても、ソース電極とソース領域との電気的な接続を達成することができる。その結果、ゲート電極間(トレンチ間)の距離を短縮して、縦型二重拡散MOSトランジスタの微細化を達成することができる。
図1は、この発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。この半導体装置は、N−型の半導体基板11上に、LOCOS酸化膜12により分離された素子形成領域13を有している。
素子形成領域13には、複数のVDMOSFET14が形成されている。具体的には、素子形成領域13において、半導体基板11の表層部に、P−型領域15が形成され、このP−型領域15の表層部に、N+型領域16および図示しないP+型領域が形成されている。さらに、素子形成領域13には、複数のトレンチ21が、N+型領域16およびP−型領域15を貫通し、最深部が半導体基板11に達するように形成されている。この実施形態では、複数のトレンチ21は、互いにほぼ平行をなして、それぞれP+型領域に向けて延びるストライプ状に形成されている。
ゲート電極23上には、トレンチ21内を埋め尽くすように、金属シリサイド膜25が形成されている。これによって、ゲート電極23および金属シリサイド膜25からなるゲート電極配線の低抵抗化が図られている。ゲート電極配線の低抵抗化を図ることにより、ゲート電極配線の微細化に伴う寄生抵抗の増加を抑制することができる。
まず、図2Aに示すように、半導体基板11上に酸化膜31が形成され、その酸化膜31上に窒化シリコン膜32が形成される。そして、窒化シリコン膜32上にトレンチ21に対応する開口を有するレジスト膜が形成され、このレジスト膜をマスクとするドライエッチングにより、トレンチ21が形成される。トレンチ21の形成後、レジスト膜は除去される。
その後、図2Dに示すように、酸化膜31上の窒化シリコン膜32が除去される。
次に、半導体基板11上に、不純物が高濃度にドープされたポリシリコン34が堆積される。これにより、トレンチ21内がポリシリコン34により埋め尽くされ、さらに酸化膜31がポリシリコン34により覆われる。この後、図2Fに示すように、ドライエッチングにより、トレンチ21外のポリシリコン34が除去され、さらに、トレンチ21内のポリシリコン34がバーズビーク24の表面よりも一段低くなるように除去される。これにより、トレンチ21内にゲート電極23が形成される。
その後、図2Hに示すように、スパッタ法により、半導体基板11上に金属膜(たとえば、チタン膜、コバルト膜、ニッケル膜)が形成される。
続いて、熱処理が行われる。この熱処理により、たとえば、半導体基板11上にチタン膜が形成されている場合には、そのチタン膜と半導体基板11の表面およびゲート電極23の表面との界面にTi2Siが形成される。その後、半導体基板11の表面に硫酸過水(硫酸と過酸化水素水との混合液)が供給されて、半導体基板11からシリコンと未反応の金属膜が除去される。これにより、金属膜と半導体基板11の表面およびゲート電極23の表面との界面のみに、シリコンと反応した金属膜のみが残る。そして、2度目の熱処理が行われ、この熱処理により、金属シリサイド膜25,26が形成される。たとえば、半導体基板11上にチタン膜が形成された場合には、半導体基板11の表面およびゲート電極23の表面のTi2SiがTiSi2に層転位し、それらの表面にチタンシリサイド膜が形成される。こうして、図1に示す構造の半導体装置が得られる。
14 VDMOSFET
21 トレンチ
22 ゲート絶縁膜
23 ゲート電極
24 バーズビーク
25 金属シリサイド膜
26 金属シリサイド膜
Claims (2)
- トレンチゲート構造の縦型二重拡散MOSトランジスタを有する半導体装置であって、
半導体基板と、
この半導体基板に形成されたトレンチと、
このトレンチの内面に沿って形成され、前記トレンチの外部に***した***部を有するゲート絶縁膜と、
前記トレンチ内に埋設されたゲート電極と、
前記半導体基板の表面および前記ゲート電極の表面に形成された金属シリサイド膜とを含むことを特徴とする、半導体装置。 - トレンチゲート構造の縦型二重拡散MOSトランジスタを有する半導体装置を製造する方法であって、
半導体基板にトレンチを形成する工程と、
前記トレンチの内面に沿って、前記トレンチの外部に***した***部を有するゲート絶縁膜を形成する工程と、
前記トレンチ内に埋設されたゲート電極を形成する工程と、
前記半導体基板の表面および前記ゲート電極の表面に金属シリサイド膜を形成する工程とを含むことを特徴とする、半導体装置の製造方法。
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