CN106298537B - 终端结构制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 230000004888 barrier function Effects 0.000 claims abstract description 35
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 17
- 150000002500 ions Chemical class 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 24
- 238000002347 injection Methods 0.000 claims description 15
- 239000007924 injection Substances 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- -1 boron ion Chemical class 0.000 claims description 5
- 238000001259 photo etching Methods 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 2
- 229910052796 boron Inorganic materials 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 239000003292 glue Substances 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 description 7
- 230000005684 electric field Effects 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000001413 cellular effect Effects 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- VTGARNNDLOTBET-UHFFFAOYSA-N gallium antimonide Chemical compound [Sb]#[Ga] VTGARNNDLOTBET-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- OCGWQDWYSQAFTO-UHFFFAOYSA-N tellanylidenelead Chemical compound [Pb]=[Te] OCGWQDWYSQAFTO-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- Engineering & Computer Science (AREA)
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Abstract
本发明提供一种终端结构制造方法，包括：在外延层表面上形成多个环形阻挡层；进行第一次离子注入并驱入，形成第一漂移区、以及位于相邻第一漂移区之间的场限环；去除所述环形阻挡层；在器件表面形成光刻胶，去除位于预先定义的源区上方和位于所述第一漂移区上方的部分区域内的所述光刻胶，进行第二次离子注入，第二次离子注入的类型为第二导电类型，形成所述器件的源区和与所述第一漂移区交替排布的第二漂移区。本发明提供的终端结构制造方法，制造工艺简单，成本低廉，可以有效降低终端区表面电场，从而提高终端区耐压。
Description
技术领域
本发明涉及半导体芯片制造工艺领域，尤其涉及一种终端结构制造方法。
背景技术
功率器件的耐压能力主要取决于器件结构中特定PN结的反偏击穿电压，而功率MOSFET为了得到一定的电流能力，通常由很多的元胞并联组成。在器件反向耐压时，由于元胞和元胞之间的横向电场相互抵消，因此击穿一般不会发生在元胞内部。但是最***的元胞会由于电场集中而发生击穿。因此就需要特定的结构来降低电场从而提高击穿电压，这些特殊结构称之为终端结构。
终端结构大致可分为截断型和延伸型两大类，也有少数结构是二者的结合。其中延伸型是在主结边缘处设置一些延伸结构，这些结构将主结耗尽区向外扩展，从而起到降低其电场强度提高击穿电压的作用。目前常用的延伸型终端结构主要包括：场板技术，场限环技术，结终端扩展(JTE)技术，横向变掺杂技术(VLD)，以及降低表面电场(resurf)技术等。其中降低表面电场技术是在浮空的场限环之间增加一系列交替排列的更高掺杂的P/N相间的漂移区形成的。
具体如图1A和图1B所示，图1A和图1B分别为一种终端结构的剖面示意图和俯视示意图，其中，1为外延层，2为场限环，3为第一漂移区，4为第二漂移区。从原理上讲，该终端结构结构的原理和超结的原理类似，当器件反偏时，位于相邻的场限环2之间交替的重掺杂P/N漂移区3和4会互相耗尽，产生降低表面电场的效应，从而将场限环区的电场变成矩形，降低表面电场峰值，从而大大提高了相邻场限环之间的耐压。采用这种结构可以解决由于高压器件中终端区面积过大和器件制作过程中引入的界面电荷所引起的雪崩耐量退化问题。
目前形成上述终端结构一般需通过进行三次光刻三次注入才能形成，工艺复杂，成本较高。
发明内容
本发明提供一种终端结构制造方法，用于解决现有的终端结构制造工艺复杂的问题。
本发明提供一种终端结构制造方法，包括：在外延层表面上形成阻挡层，对所述阻挡层进行刻蚀，形成多个环形阻挡层；进行第一次离子注入并驱入，第一次离子注入的类型为第一导电类型，形成位于所述多个环形阻挡层下方的外延层表面内的第一漂移区、以及位于相邻所述第一漂移区之间的场限环；去除所述环形阻挡层，按照预设工艺，形成器件的栅极和体区；在器件表面形成光刻胶，去除位于预先定义的源区上方和位于所述第一漂移区上方的部分区域内的所述光刻胶，进行第二次离子注入，第二次离子注入的类型为第二导电类型，形成所述器件的源区和与所述第一漂移区交替排布的第二漂移区，并去除剩余的所述光刻胶。
本发明提供的终端结构制造方法，进行第一次离子注入并驱入后，形成自内向外交替排布的环形场限环和环形的第一漂移区，形成器件的栅极和体区后，在形成器件的源区的同时，利用源区光刻同时定义第二漂移区，并通过进行第二次离子注入，形成源区和沿着环形与所述第一漂移区交替排布的第二漂移区，制造工艺简单，成本低廉，可以有效降低终端区表面电场，从而提高终端区耐压。
附图说明
图1A和图1B分别为本发明实施例中终端结构的剖面示意图和俯视示意图；
图2为本发明实施例提供的终端结构制作方法的流程示意图；
图3A为本发明实施例中形成阻挡层之后终端结构的剖面结构图；
图3B和图3C分别为本发明实施例中形成多个环形阻挡层之后终端结构的剖面结构图和俯视结构图；
图3D为本发明实施例中进行第一次离子注入并驱入之后终端结构的剖面结构图；
图3E为本发明实施例中去除环形阻挡层之后终端结构的剖面结构图；
图3F为本发明实施例中去除部分光刻胶之后终端结构的剖面结构图；
图3G为本发明实施例中形成介质层之后之后终端结构的剖面结构图；
图4为器件的各区域位置示意图。
附图标记：
1-外延层； 2-场限环； 3-第一漂移区；
4-第二漂移区； 5-阻挡层； 6-光刻胶；
7-介质层；
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。为了方便说明，放大或者缩小了不同层和区域的尺寸，所以图中所示大小和比例并不一定代表实际尺寸，也不反映尺寸的比例关系。
图2为本发明实施例提供的一种终端结构制作方法的流程示意图，为了对本实施例中的方法进行清楚***的描述，图3A-图3G为本实施例执行过程中终端结构的结构示意图，如图2所示，所述方法包括以下步骤：
101、在外延层表面上形成阻挡层，对所述阻挡层进行刻蚀，形成多个环形阻挡层。
具体地，执行101中形成阻挡层之后的所述终端结构的剖面结构图如图3A所示，执行101中形成多个环形阻挡层之后的所述终端结构的剖面结构图和俯视结构图分别如图3B和图3C所示，其中，所述外延层用标号1表示，所述阻挡层用标号5表示。
在实际应用中，所述外延层具体可以为在半导体衬底上生长的一层或多层半导体层。其中，所述半导体衬底可以为半导体元素，例如单晶硅、多晶硅或非晶结构的硅或硅锗(SiGe)，也可以为混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合。本实施例在此不对其进行限制。
实际应用中，所述阻挡层具体可以为氧化硅层、氮化硅层或者氧化铝层，用于作为后续形成第一漂移区的注入阻挡层。可选的，可以通过热氧化的方式在所述外延层的表面上生长氧化硅层，以形成阻挡层。
具体的，所述阻挡层的厚度可以取决于第一漂移层的深度，可选的，为了提高终端结构所要保护的器件的反向特性，所述阻挡层的厚度具体可以为500～1500埃。
所述外延层的导电类型可以根据实际的器件结构确定，以VDMOS器件为例，所述外延层的导电类型可以为N型，本实施例在此不对其进行限制。
102、进行第一次离子注入并驱入，第一次离子注入的类型为第一导电类型，形成位于所述多个环形阻挡层下方的外延层表面内的第一漂移区、以及位于相邻所述第一漂移区之间的场限环。
具体地，执行102之后的所述终端结构的剖面结构图如图3D所示，其中，所述场限环用标号2表示，所述第一漂移区用标号3表示。
所述第一导电类型同样可以根据实际的器件结构确定，仍以VDMOS器件为例，所述第一导电类型可以为P型，相应的，第二导电类型为N型。
其中，第一次离子注入的参数可以根据实际器件的结构和需要确定。具体的，为了更加有效地降低器件的表面电场，以提高器件的耐压特性，102中进行第一次离子注入，具体可以包括：
进行第一次离子注入，且注入的离子为硼离子，注入的能量为100～140千电子伏(KeV)，注入的剂量为8×1014～6×1015/平方厘米。
优选的，所述第一次离子注入的能量为120千电子伏，注入的剂量为3×1015/平方厘米。
具体的，驱入的参数可以根据实际器件的结构以及场限环的深度确定，具体的，同样为了进一步提高器件的耐压特性，102中驱入的温度为1100～1200摄氏度，驱入的时间为120～240分钟。优选的，驱入的温度可以为1150摄氏度。
具体的，由于在相邻的场限环之间存在阻挡层，因此场限环的注入深度大于第一漂移区的深度。也就是说，通过位于相邻场限环之间的阻挡层，在相邻的场环区之间形成了浅结，即第一漂移区。后续的，在离子注入后，完成热驱入过程。
103、去除所述环形阻挡层，按照预设工艺，形成器件的栅极和体区。
具体地，执行103中去除所述环形阻挡层之后的所述终端结构的俯视结构图如图3E所示。
实际应用中，根据实际的器件结构，可以通过多种方式形成所述器件的栅极和体区。
104、在器件表面形成光刻胶，去除位于预先定义的源区上方和位于所述第一漂移区上方的部分区域内的所述光刻胶，进行第二次离子注入，第二次离子注入的类型为第二导电类型，形成所述器件的源区和与所述第一漂移区交替排布的第二漂移区，并去除剩余的所述光刻胶。
其中，第二次离子注入的参数同样可以根据实际器件的结构和需要确定。具体的，为了更加有效地降低器件的表面电场，以提高器件的耐压特性，可选的，104中所述第二次离子可以注入磷离子，相应的，104中所述进行第二次离子注入，具体可以包括：
进行第二次离子注入，且注入的离子为磷离子，注入的能量为60～90千电子伏，注入的剂量为5×1015～1×1016/平方厘米。
再可选的，104中所述第二次离子还可以注入砷离子，相应的，104中所述进行第二次离子注入，具体可以包括：
进行第二次离子注入，且注入的离子为砷离子，注入的能量为100～140千电子伏，注入的剂量为5×1015～1×1016/平方厘米。
优选的，所述第二次离子注入的能量为120千电子伏。
具体的，通过执行步骤104，在器件源区的制作过程中，利用源极光刻的步骤，同时将环形的所述第一漂移区的一部分表面使用光刻胶阻挡，并进行离子注入，从而在第一漂移区内的部分区域注入第二导电类型的杂质，形成沿环形交替排布的第一漂移区和第二漂移区。后续的，在离子注入后完成去胶，从而形成带交替排布的P/N漂移区的终端结构，降低表面电场，提高器件特性。
具体的，执行104中去除部分光刻胶之后的所述终端结构的俯视结构图如图3F所示，其中，所述光刻胶用标号6表示；执行104中去除剩余的所述光刻胶之后的所述终端结构的剖面结构图和俯视结构图分别如图1A和图1B所示，其中，所述第二漂移区用标号4表示。
在实际应用中，后续的，所述方法还包括：形成覆盖所述终端结构表面的介质层、以及围绕所述终端结构***的截止环。
具体的，形成所述介质层之后的所述终端结构的剖面结构图如图3G所示，其中，所述介质层用标号7表示。
需要说明的是，本实施例涉及的制造方法是指功率器件的终端结构，即分压区域的制造方法，其余区域的制造方法不做限制。具体的，器件的各区域位置示意图如图4所示。
本实施例提供的终端结构制造方法，进行第一次离子注入并驱入后，形成自内向外交替排布的环形场限环和环形的第一漂移区，形成器件的栅极和体区后，在形成器件的源区的同时，利用源区光刻同时定义第二漂移区，并通过进行第二次离子注入，形成源区和沿着环形与所述第一漂移区交替排布的第二漂移区，制造工艺简单，成本低廉，可以有效降低终端区表面电场，减少工艺成本，从而提高器件耐压。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (9)
1.一种终端结构制造方法，其特征在于，包括：
在外延层表面上形成阻挡层，对所述阻挡层进行刻蚀，形成多个环形阻挡层；
进行第一次离子注入并驱入，第一次离子注入的类型为第一导电类型，形成位于所述多个环形阻挡层下方的外延层表面内的第一漂移区、以及位于相邻所述第一漂移区之间的场限环；
去除所述环形阻挡层，按照预设工艺，形成器件的栅极和体区；
在器件表面形成光刻胶，去除位于预先定义的源区上方和位于所述第一漂移区上方的部分区域内的所述光刻胶，进行第二次离子注入，第二次离子注入的类型为第二导电类型，形成所述器件的源区和与所述第一漂移区交替排布的第二漂移区，并去除剩余的所述光刻胶；其中，所述第二漂移区是第二导电类型的。
2.根据权利要求1所述的方法，其特征在于，所述进行第一次离子注入，包括：
进行第一次离子注入，且注入的离子为硼离子，注入的能量为100～140千电子伏，注入的剂量为8×1014～6×1015/平方厘米。
3.根据权利要求2所述的方法，其特征在于，所述第一次离子注入的能量为120千电子伏，注入的剂量为3×1015/平方厘米。
4.根据权利要求1所述的方法，其特征在于，所述进行第二次离子注入，包括：
进行第二次离子注入，且注入的离子为磷离子，注入的能量为60～90千电子伏，注入的剂量为5×1015～1×1016/平方厘米。
5.根据权利要求1所述的方法，其特征在于，所述进行第二次离子注入，包括：
进行第二次离子注入，且注入的离子为砷离子，注入的能量为100～140千电子伏，注入的剂量为5×1015～1×1016/平方厘米。
6.根据权利要求1-5中任一项所述的方法，其特征在于，驱入的温度为1100～1200摄氏度，驱入的时间为120～240分钟。
7.根据权利要求1-5中任一项所述的方法，其特征在于，所述阻挡层为氧化硅层、氮化硅层或氧化铝层。
8.根据权利要求1-5中任一项所述的方法，其特征在于，所述阻挡层为氧化硅层，所述阻挡层的厚度为500～1500埃；
所述在外延层表面上形成阻挡层，包括：
通过热氧化方式在所述外延层的表面上生长所述氧化硅层。
9.根据权利要求1所述的方法，其特征在于，所述方法还包括：
形成覆盖所述终端结构表面的介质层、以及围绕所述终端结构***的截止环。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510355846.1A CN106298537B (zh) | 2015-06-24 | 2015-06-24 | 终端结构制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510355846.1A CN106298537B (zh) | 2015-06-24 | 2015-06-24 | 终端结构制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106298537A CN106298537A (zh) | 2017-01-04 |
| CN106298537B true CN106298537B (zh) | 2019-08-30 |
Family
ID=57650182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510355846.1A Active CN106298537B (zh) | 2015-06-24 | 2015-06-24 | 终端结构制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106298537B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108091686A (zh) * | 2017-12-15 | 2018-05-29 | 深圳市晶特智造科技有限公司 | 半导体功率器件、半导体功率器件的分压环结构及其制作方法 |
| CN109119341A (zh) * | 2018-08-22 | 2019-01-01 | 盛世瑶兰（深圳）科技有限公司 | 一种vdmos器件终端结构及其制作方法 |
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Family Cites Families (1)
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2015
- 2015-06-24 CN CN201510355846.1A patent/CN106298537B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN106298537A (zh) | 2017-01-04 |
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