JP2009532912A - 一体型スルーホール熱放散ピンを有するモールドされた半導体パッケージ - Google Patents

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Abstract

プリント回路基板（７８）内に形成される１つまたは複数のビア（７７）内に挿入するように構成される複数の一体型ＴＨＴ熱放散ピン（７１）を有する露出パッドまたはパワー・ダイ・フラグ（７０）を含むリード・フレーム・ベースのオーバモールドされた半導体パッケージ（７）を製造するための方法および装置。スルーホール熱放散ピン（７１）は、露出パッド（５２）の一体型部材として形成することもできるし、または露出パッド（６２）にしっかりと接続することもできる。

Description

本発明は、リード・フレーム・ベースの半導体パッケージおよびその製造方法に関する。一態様においては、本発明は、パッケージ内、およびパッケージとプリント回路基板（ＰＣＢ）や他の基板材料で組立てられた構造内に改善された電気経路および熱経路を有する露出パッド、を含むリード・フレーム・ベースのオーバモールドされた半導体パッケージに関する。
露出パッドを有する半導体パッケージ（すなわち、ＰＱＦＮ、ＱＦＮ、ＨＳＯＰ、ＳＯＩＣ、ＱＦＰ、ＴＱＦＰ、ＭＯ−１８８等）は、集積回路ダイからプリント回路基板（ＰＣＢ）に熱を伝達するために、パッケージ内で熱経路を形成する。ＰＣＢ組立の後で、目的の熱経路内の最高の熱抵抗値は、ＰＣＢを介して、大型の銅の平面がヒート・シンクの働きをするＰＣＢ背面につながっているＰＣＢのサーマルビアにより発生する。熱経路の熱抵抗率も、半田の隙間のような組立上の問題により増大する。米国特許出願第２００５／０１１０１３７号に開示されているように、放熱させるための従来の方法は、ＰＣＢのサーマルビアが発生する高い熱抵抗率の問題を解決していない。
それ故、意図する熱経路内の熱抵抗値を低減する半導体実装装置およびプロセスが求められている。さらに、ダイ取付パッドからパッケージの外側への熱経路を短くする実装デバイスおよび方法も求められている。また、実装プロセス中の組立上の問題に関連するプロセスおよび性能の制限を回避するデバイス実装も求められている。さらに、すでに概略説明したような当技術分野の問題を克服するための改良形半導体プロセスおよびデバイスも求められている。下記の図面および詳細な説明を参照しながら本明細書の残りの部分を読めば、当業者であれば従来のプロセスおよび技術の他の限界および欠点を理解することができるだろう。
下記の図面と一緒に以下の詳細な説明を読めば、本発明および得られるその多くの目的、機能および利点を理解することができるだろう。
図面を簡単に分かりやすくするために、図面内の要素の縮尺は必ずしも正確なものでないことを理解されたい。例えば、分かりやすくし、理解しやすくするために、要素の中のあるものの寸法は、他の要素の寸法より誇張してある。さらに、適当であると思われた場合には、図面の対応するまたは類似の要素を表示するために参照番号を反復して使用してある。
抵抗の少ない直接的な電気経路および熱経路としての露出パッド上に、１つまたは複数のスルーホール技術（ＴＨＴ）熱放散ピンを有するリード・フレーム・ベースのオーバモールドされた半導体パッケージを使用する半導体デバイスを実装するための方法および装置について説明する。一体に形成することにより、または露出ダイ・パッドに熱放散ピンを取り付けることにより、ダイ取付パッドからパッケージの外側に直接的かつ短い電気経路および熱経路が形成される。ＴＨＴ熱放散ピンは、リード・フレーム製造プロセス中に製造することもできるし、または実際のパッケージ製造プロセスの前に予め形成することもできる。
ここで、添付の図面を参照しながら本発明の種々の例示としての実施形態について詳細に説明する。種々の詳細な点については以下に説明するが、本発明は、これらの特定の詳細な点を使用しなくても実行することができること、実施態様ごとに変わるプロセス技術とのコンプライアンスまたは設計に関連する制約のようなデバイスの設計者の特定のゴールを達成するために、本明細書に記載する本発明に、多くの実施に関する特定の決定を行うことができることを理解されたい。このような開発の努力は、複雑で時間がかかるかも知れないが、この開示の利点を有する通常の当業者であれば日常的な試みである。例えば、選択した態様は、本発明を制限し、または分かりにくくなるのを避けるために、すべてのフィーチャまたは幾何学的形態を含んでいるわけではない簡単な断面図を参照しながら説明してある。また、この詳細な説明全体を通して、エッチング、フライス加工、打ち抜き、機械加工または適当な寸法およびサイズのこのような構造の他の形成のための任意の所望の製造技術により形成することができるいくつかの例示としての実装構造の説明が行われていることにも留意されたい。そのような詳細な点は、周知のものであり、当業者には本発明を実施し、使用する方法については説明を要しないと考える。
図１は、一体型ＴＨＴ熱放散ピン１２を有する露出パッドまたはリード・フレーム１０の例示としての本体構造１の底面の斜視図である。リード・フレーム１０は、基本的には、パッケージの基板または「バックボーン」キャリアである。リード・フレーム１０は、通常、金属または導電性のものであるが、必ずしもそうでなくてもよい。リード・フレーム１０は、半導体チップを支持しているダイ・フラグを含む。選択した実施形態の場合には、露出パッド１０の面は、１つまたは複数のスルーホール技術熱放散１２を含む。図２は、パッケージの面から突出している１つのシリンダー状のピン構造１２を示しているが、（以下に説明するように）ＰＣＢビアと物理的係合および接触をすることができるように、ピン構造が露出パッド１０の面から十分に突出している限りは、他の形状もピン構造１２として使用することができることを理解されたい。どんな形状のものを使用するにせよ、スルーホール熱放散ピン１２は、露出パッド１０の一体型部材として形成することができるので、スルーホール熱放散ピンは露出パッド１０と一体に作られる。例えば、パッドおよびＴＨＴピンは、エッチング、フライス加工、打ち抜き、または他の機械加工手順により、リード・フレーム製造プロセス中に一体に製造することができる。別の方法としては、ＴＨＴピン１２を、パッド１０とは別々に製造し、後で圧着、冷間溶接、または他の適当な接続技術により、リード・フレーム本体またはパッド１０を製造した後で、ＴＨＴピン１２をリード・フレーム構造に追加または挿入するなどすることにより、露出パッドに取り付けや接続をすることができる。ＴＨＴピン１２は、本明細書に記載する本発明の種々の実施形態のための任意の適当なタイプで作ることができる。
ここで、図２を参照すると、この図は、１つのＴＨＴピン本体構造２２を含む例示としてのパワー・クワッド・フラット・パック・ノーリード（ＰＱＦＮ）パッケージ組立体２の底面図である。図のパッケージは、多数のリード・フレーム構成要素、または他のデバイスおよびコネクタ２６を含む。さらに、パッケージは、他の実施形態および図面のところですでに示したように、露出パッド２０の面から突出している１つの一体型ＴＨＴ熱放散ピン２２をフィーチャしている露出パッド２０を含む。
図３を参照すると、この図は、複数の一体型ＴＨＴ熱放散ピン３２、３４を有する露出パッドまたはリード・フレーム３０の別の例示としての本体構造３の底面図である。図に示すように、ＴＨＴピンは、行（例えば、ピンの行３４）および規則正しいグリッド・パターンを形成している列（例えば、ピンの列３２）の形をして配置されている。図３は、グリッド・パターンを形成しているＴＨＴピンの３つの行および６つの列を示すが、他のパターンも使用することができることを理解されたい。この場合も、ＴＨＴピン３２、３４のパターンまたはグリッドは、露出パッド３０と一体に形成することもできるし、または後でパッド３０にピン３２、３４を挿入または取り付けることにより形成することもできる。
図４は、複数のＴＨＴピン４２、４８を有する本体構造を含む例示としてのＰＱＦＮパッケージの底面図である。図のパッケージは、多数のリード・フレーム構成要素、または他のデバイスおよびコネクタ４６を含む。図に示すように、パッケージは、他の実施形態および図面のところですでに示したように、露出パッド４０の面から突出している複数の一体型ＴＨＴ熱放散ピン４２、４８をフィーチャしている露出パッド４０を含む。
図５は、リード・フレーム製造中に、１つまたは複数のＴＨＴ熱放散ピン５２が露出パッド５０の一体型部材として製造される本発明の種々の実施形態による多ピン本体構造５の側面図である。図に示すように、一体に形成されているピン５２それぞれは、パッド５０から垂直に突出しているか、または延びているが、ピンが、非標準構成を有するＰＣＢビア内に挿入するように構成される場合のように、他の突出角を使用することもできる。それ故、他の形状のＴＨＴピン５２を使用しても、本発明と同じ利点が得られる。本発明の種々の他の実施形態によれば、図６は、ＴＨＴ熱放散ピン６２が別々に製造され、露出パッド６０内に挿入される多ピン本体構造６の側面図である。例えば、パッド６０のリード・フレームの製造中に、１つまたは複数の装着孔６４が露出パッド６０内に形成される。次に、ＴＨＴ熱放散ピン６２が、ピン６２およびパッド６０をしっかりと接続するための任意の所望の取り付けまたは接続技術により、装着孔６４内に挿入される。
図７は、プリント回路基板７８上で組み立てられた複数の一体型ＴＨＴ熱放散・ピン７１を有する露出パッドまたはパワー・ダイ・フラグ７０を備えるＰＱＦＮリード・フレーム・パッケージ７の断面図である。図示していないが、ピン７１は、すでに説明したように、行および列の形に形成することができる。図のパッケージ７は、１つまたは複数の入出力（Ｉ／Ｏ）パッド７４、集積回路７３（例えば、パワー・ダイ）、リード・フレーム７０およびダイ取付材料７２（例えば、半田、導電性エポキシまたは任意の他の塗布可能な接着剤）を含む。これらの要素は、パッド７０、７４の底面およびＴＨＴ熱放散ピン７１（パワー・ダイ・フラグ７０と一体に形成されているか、後でパワー・ダイ・フラグ７０に固定状態に取り付けられる）を露出させたまま、図に示すように、パワー・ダイ７３、Ｉ／Ｏパッド７４およびパワー・ダイ・フラグ７０を被覆するために塗布されるエポキシ・コンパウンドまたは任意の他の適当な材料の形を通常しているモールド・コンパウンド７５内に収容される。次に、パッケージを収容しているモールド・コンパウンドを、ＰＣＢ７８およびその上に置かれた任意のデバイス間に半田ジョイント７６を使用し、次に、ＰＣＢ７８内に形成されているビア開口部７７内にＴＨＴ熱放散ピン７１を挿入することにより、プリント回路基板（ＰＣＢ）７８に取り付けることができる。図に示すように、ＰＣＢ７８は、ＰＣＢビア７７の面上、およびＰＣＢ７８の頂面および底面上に、所定の厚さ（例えば、約０．３５ミクロンの銅）で形成されているＰＣＢ導体層７９を含む。各ビア７７は、ＴＨＴピン７１の幅（例えば、約０．４ｍｍのピンの直径）より広い所定の幅（例えば、約０．５ｍｍの直径）を有し、ＴＨＴピンの長さ（例えば、約１．５ｍｍ）は、ピン７１がビア７７の導体層７９と接触し、ビア７７を完全に貫通して延びるように選択することができる。もちろん、ピンの構成および実装タイプにより、他の厚さ、幅および長さの寸法も使用することができることを理解されたい。
図７の実施形態の場合には、ダイ・フラグの上面は、集積回路ダイのところで発生した熱をＴＨＴ熱放散ピン７１に直接伝達するために、集積回路ダイと接触状態で配置されていて、ＴＨＴ熱放散ピン７１は、熱をＰＣＢビア７７および銅の平面７９に直接伝達する。このようにして、スルーホール熱放散・ピン７１は、技術的現状の組立技術と比較すると、（例えば、最大３の係数だけ）熱性能を向上することにより、搭載性能を向上する組立の後で、ＰＣＢ７８への一体型最適化熱経路を含むパッケージを提供する。さらに、パッケージの搭載性能を制約する恐れがある大部分の潜在的なボード取付に関連する問題が取り除かれる。同様に、熱放散・ピン７１は、ＰＣＢ組立中に自己整合の利点を提供する。熱放散・ピン７１は、ダイ７３とＰＣＢの銅平面７９間の熱経路の熱抵抗を低減するので、パワー・ダイ７３をＰＣＢ７８に取り付けるために、リード・フレーム７０をパワー・アプリケーションと一緒に使用することができる。
図８は、本発明の種々の実施形態によるパッケージを製造するための例示としてのプロセス８０を示す流れ図である。予備ステップとして、エッチング、フライス加工、打ち抜き、機械加工またはパッド（８１）の一体型部材としてのＴＨＴピンの形成により、リード・フレームの露出パッド内に１つまたは複数の熱放散・ピンが一体に形成される。エッチングしたリード・フレームを含むパッケージの場合には、熱放散ピンを容易に製造することができる。何故なら、リード・フレームを製造するために使用したエッチング・プロセスを、全体のプロセスに追加のステップを使用しなくても、露出パッドの面上にＴＨＴピンをパターン形成するために使用することができるからである。別の方法としては、熱放散ピンを別々に形成して、装着孔（８２）を含むようにリード・フレームを製造し、次に、取り付け、接続、圧着、冷間溶接、またはリード・フレームにピンを結合する他の方法により、ＴＨＴピンをリード・フレーム（８３）に別々に形成したＴＨＴピンを挿入することにより、熱放散ピンを別々に形成して取り付けることができる。
次に、リード・フレームに接続する種々の構成要素を、リード・フレームの上面に取り付けることができる。これらの構成要素は、通常、ある程度モールド封入されるパッケージの一部を形成する構成要素である。構成要素の正確な性質は、デバイスおよび結果として得られるパッケージ（８４）の最終的使用目的により異なる。次に、モールド・コンパウンドが、パッケージ（８５）の種々の構成要素に塗布される。このプロセスは、モールドプレス成形または他のモールド・コンパウンド塗布方法を含む種々の異なる方法で行うことができる。次に、パッケージが、必要な用途に適するように完成される。このことは、内蔵させる（８６）リードの接続、追加などのためのいくつかのエリアからのモールド・コンパウンドの一部の除去を含むことができる。次に、パッケージは、半田付けプロセス（８７）によりＰＣＢまたは他のデバイスに取り付けられる。ＴＨＴ熱放散・ピンを使用することにより、パッケージをＰＣＢビアに整合することができる。
パッケージの製造プロセスは、半導体パッケージを製造する環境で通常使用される他のステップを含むことができる。図９は、本発明の種々の実施形態によるパッケージ用に使用することができる製造プロセス・ステップの例示としてのシーケンスを示す。しかし、多くの他の方法もあることを理解されたい。図９に示すように、１つのリード・フレームまたは一組（すなわち、マトリクス）のリード・フレーム９０／９２が、その露出パッド上に形成されている１つまたは複数のＴＨＴ熱放散・ピン９３と一緒に製造され、パターン形成される（１５０）。ウェハを装着した後で、１つまたは複数の異なるシリコン・ウェハが、鋸ひきまたは他の適当な手段で、１つの半導体ダイに分割され、検査される（１５２）。
ダイ半田ペーストまたは任意の他の適当なダイ取付材料（９４）を塗布した後で（１５４）、半導体ダイ９５がダイ取り付け材料９４内に置かれ、次に硬化またはリフロ−される。次に、脱フラックス（ｄｅ−ｆｌｕｘ）およびＤＩ水リンス・ステップを行うことができる（１５６）。必要に応じて、エポキシまたは任意の他の適当なダイ取り付け材料が塗布され（１５８）、追加の半導体ダイがダイ取り付け材料内に置かれ、および／またはダイ取付硬化が行われる（１６０）。支持パネルを提供するためにテープ（９６）がリード・フレーム（１６２）に取り付けられ、ワイヤボンド（９９）が取り付けられ（１６４）、視覚的検査が行われる（１６６）。
支持パネルを分離するために、モールド・コンパウンド（１００）が塗布され（１６８）、テープ９６が除去される（１７０）。後成形硬化（１７２）およびレーザ・マーキング・ステップ（１７４）の後に清掃ステージが実行される（１７６）。次に、パッケージが個々の要素に分割され（１７８）、検査が行われる（１８０）。
一形態の場合には、本明細書は、露出パッドの露出している第１の面上に１つまたは複数の熱放散構造を含む露出パッド上に集積回路ダイを装着することにより、半導体パッケージを製造するための方法を記載している。熱放散構造は、銅のような任意の熱伝導材料から形成することができ、リード・フレームのエッチング、フライス加工、打ち抜き、機械加工のような任意の所望の技術により露出パッドの一体型部材として形成することができる。別の方法としては、露出している第１の面内に形成されている少なくとも１つの装着孔を含む露出パッドを形成し、１つまたは複数の熱放散ピンを形成し、次に、第１の熱放散・ピンが露出パッドから突出するように、熱放散ピンを露出パッドの装着孔内に取り付けることにより、熱放散構造を露出パッドとは別々に形成することもできる。この方法の場合には、集積回路ダイは、露出している第１の面に対向している露出パッドの面に取り付けられ、次に、集積回路ダイおよび露出パッドがコンパウンド内に入れられ、露出している第１の面および第１の熱放散構造は露出したままになる。次に第１の熱放散構造が、プリント回路基板内に形成されているビアを通して熱放散構造を挿入するなどして、プリント回路基板に取り付けられる。
他の形態の場合には、本発明は、露出パッドを含むリード・フレーム・ベースのオーバモールドされた半導体パッケージを提供する。露出パッドは、プリント回路基板内に形成されているビア内に挿入するように構成されている１つまたは複数のスルーホール技術熱放散ピンを含む。この場合、熱放散ピンは、露出パッドの一体型部材として形成することもできるし、露出パッドへの以降の固定取り付けのために、露出パッドとは別々に形成することもできる。このようにして、熱放散ピンを、ＰＱＦＮ、ＱＦＮ、ＨＳＯＰ、ＳＯＩＣ、ＱＦＰ、ＴＱＦＰ、またはＭＯ−１８８パッケージを含むが、これらに限定されないパッケージを含む任意の所望の半導体パッケージの一部として形成することができる。選択した実施形態の場合には、露出パッドおよび熱放散・ピンは、銅で形成することができる。しかし、導電性および熱伝導性の任意の材料も使用することができる。
さらに他の形態では、少なくとも一部がモールド構造に収容されているダイを含むパワー・クワッド・フラット・パック・ノーリード（ＰＱＦＮ）パッケージ組立構造のような電子デバイスが開示されている。さらに、ダイと結合しているダイ取付パッドは、モールド構造から露出している第１の面および第１の面から突出している（一体にまたは別々に形成されている）１つまたは複数の第１のスルーホール技術熱放散ピンを含む。例えば、モールド構造が第１の底面を有する場合には、熱放散ピンおよびダイ取付パッドの第１の面は、モールド構造の第１の面から露出するモールド構造内に配置されている。ヒート・シンクがダイ取付パッドの熱放散ピンと熱的連通するように配置されている場合には、ダイからの熱はピンに熱的に結合していて、ヒート・シンクに移動することができる。
本明細書に記載する上記例示としての実施形態は、種々のリード・フレーム・ベースの半導体パッケージ構造およびその製造方法に関するものであるが、本発明は、必ずしも、種々様々なプロセスおよび／またはデバイスに適用することができる本発明の発明的態様を示す例示としての実施形態に限定されない。それ故、上記の特定の実施形態は、例示としてのものに過ぎず、本発明を制限するものと解釈すべきではない。何故なら、本発明は、本明細書の教示の利点を有する当業者であれば自明のものである異なっているがしかし等価の方法で修正および実行することができるからである。例えば、図７は、パッケージの種々の要素間の接続の詳細を示していないが、リード、ビア、ボンドおよび他の接続手段も、任意の電気的接続を行うために使用することができることを理解されたい。同様に、他の絶縁材料も、種々の構成要素を電気的に絶縁するために使用することができる。同様に、デバイス、パッド、ダイ等の任意の組合せも所望のパッケージ用に必要に応じて使用することができる。それ故、上記説明は、本発明を上記の特定の形に制限するためのものではなく、それどころか、添付の特許請求の範囲に定義する本発明の精神および範囲に含まれるこのような代替物、修正および等価物をカバーするためのものである。それ故、当業者は、広義での本発明の精神および範囲から逸脱することなしに、種々の変更、置換および変更を行うことができることを理解されたい。
利益、他の利点および種々の問題の解決方法について特定の実施形態を参照しながら説明してきた。例えば、開示のリード・フレーム・ベースの半導体パッケージ構造は、ＰＣＢのサーマルビア内に熱伝導または拡散ピン構造を挿入することにより、（ヒート・シンクとしての働きをする大型の銅の平面をフィーチャする）ＰＣＢ背面上にＰＣＢを貫通する意図する熱経路内の熱抵抗値を低減することにより、パッケージ内の最適化した熱経路を形成する。さらに、パッケージ搭載性能を制限する恐れがある典型的な組立上の問題（すなわち、半田の隙間）を解決することができ、熱放散ピンによりＰＣＢ組立中にパッケージおよびＰＣＢを自己整合することができる。しかし、利益、利点、問題の解決方法および任意の利益、利点または解決方法をもたらし、もっと優れたものにする任意の要素を、任意のまたはすべての請求項の重要な、必要なまたは本質的なフィーチャまたは要素と解釈すべきではない。本明細書で使用する場合、「備える」、「備えている」またはその任意の他の派生語は、要素のリストを含むプロセス、方法、物品または装置が、これらの要素だけを含んでいるのではなく、明示的に列挙していないまたはそのようなプロセス、方法、物品または装置に固有の他の要素も含むことができるというように、非包括的に包含することをカバーするためのものである。
一体型ＴＨＴ熱放散・ピンを有する露出パッドの例示としての本体構造の底面の斜視図。 １つのＴＨＴピン本体構造を含む例示としてのパッケージ組立体の底面図。 複数の一体型ＴＨＴ熱放散・ピンを有する露出パッドの別の例示としての本体構造の底面の斜視図。 複数のＴＨＴピンを備える本体構造を含む例示としてのパッケージ組立体の底面図。 本発明の種々の実施形態による多ピン本体構造の側面図。 本発明の種々の他の実施形態による多ピン本体構造の側面図。 複数の一体型ＴＨＴ熱放散・ピンを有する露出パッドを備えるパッケージが、プリント回路基板上に装着される場合の断面図。 本発明の種々の実施形態によるパッケージのための製造プロセスを示す図面。 本発明の種々の実施形態によるパッケージ用に使用することができる種々の製造プロセスのステップを示す図面。

Claims (20)

  1. パッド上に集積回路ダイを装着することにより半導体パッケージを製造するための方法であって、
    前記パッドの第１の面上に少なくとも第１の熱放散構造を形成するステップと、
    前記パッドの第１の面に対向する第２の面に集積回路ダイを取り付けるステップと、
    前記第１の面と第１の熱放散構造を露出した状態で、コンパウンド内に前記集積回路ダイおよびパッドを収容するステップと、
    を含む方法。
  2. 前記第１の熱放散構造をプリント回路基板に取り付けるステップをさらに含む請求項１に記載の方法。
  3. 第１の熱放散構造を取り付けるステップが、前記熱放散構造を前記プリント回路基板内に形成されているビアを通して挿入するステップを含む請求項２に記載の方法。
  4. 少なくとも第１の熱放散構造を形成するステップが、前記パッドの一体型部材として第１の熱放散ピンを形成するステップを含む請求項１に記載の方法。
  5. 前記パッドの一体型部材として第１の熱放散ピンを形成するステップが、リード・フレームのエッチング、フライス加工、打ち抜き、または機械加工を含む請求項４に記載の方法。
  6. 少なくとも第１の熱放散構造を形成するステップが、前記パッドと一体に複数の熱放散ピンを形成するステップを含む請求項１に記載の方法。
  7. 少なくとも第１の熱放散構造を形成するステップが、
    前記第１の面内に形成されている少なくとも１つの装着孔を有するパッドを形成するステップと、
    少なくとも第１の熱放散ピンを形成するステップと、
    前記第１の熱放散ピンが前記パッドから突出するように、前記パッドの装着孔内に前記第１の熱放散ピンを取り付けるステップと、を含む請求項１に記載の方法。
  8. 前記装着孔内に前記第１の熱放散ピンを取り付けるステップが、圧着、冷間溶接または前記第１の熱放散・ピンの挿入を含む請求項７に記載の方法。
  9. 前記第１の熱放散構造が、銅を含む請求項１に記載の方法。
  10. プリント回路基板内に形成されているビア内に挿入するように構成されている少なくとも１つのＴＨＴ熱放散ピンを有する露出パッドを含むリード・フレーム・ベースのオーバモールドされた半導体パッケージ。
  11. 前記ＴＨＴ熱放散ピンが、複数の熱放散ピンを含む請求項１０に記載の半導体パッケージ。
  12. 前記ＴＨＴ熱放散ピンが、前記露出パッドの一体型部材として形成される請求項１０に記載の半導体パッケージ。
  13. 前記ＴＨＴ熱放散ピンが、前記露出パッドとは別々に形成され、前記露出パッドに取り付けられる請求項１０に記載の半導体パッケージ。
  14. 前記オーバモールド半導体パッケージが、ＰＱＦＮ、ＱＦＮ、ＨＳＯＰ、ＳＯＩＣ、ＱＦＰ、ＴＱＦＰ、またはＭＯ−１８８パッケージを含む請求項１０に記載の半導体パッケージ。
  15. 前記露出パッドおよびＴＨＴ熱放散ピンが銅を含む請求項１０に記載の半導体パッケージ。
  16. パッケージ構造を含む電子デバイスが、
    モールド構造と、
    前記モールド構造内に配置されるダイと、
    前記ダイと結合しているダイ取付パッドであって、前記モールド構造から露出している第１の面、および前記第１の面の第１のスルーホールから突出している熱放散ピンを有するダイ取付パッドと、
    を備える電子デバイス。
  17. 前記モールド構造が第１の面を有し、前記第１のスルーホール技術熱放散ピンおよび前記ダイ取付パッドの前記第１の面が前記モールド構造の前記第１の面から露出する請求項１６に記載の電子デバイス。
  18. 前記ダイ取付パッドの前記熱放散ピンと熱的連通している状態で配置されるヒート・シンクをさらに含む請求項１６に記載の電子デバイス。
  19. 前記第１のスルーホール技術熱放散ピンが、複数の熱放散ピンを含む請求項１６に記載の電子デバイス。
  20. 前記第１のスルーホール技術熱放散ピンが、前記ダイ取付パッドの一体型部材として形成される請求項１６に記載の電子デバイス。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011040507A (ja) * 2009-08-07 2011-02-24 Sumitomo Wiring Syst Ltd 回路装置
WO2018092185A1 (ja) * 2016-11-15 2018-05-24 三菱電機株式会社 半導体モジュール及び半導体装置
WO2020262957A1 (ko) * 2019-06-24 2020-12-30 안상정 반도체 발광소자용 지지 기판을 제조하는 방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9029991B2 (en) * 2010-11-16 2015-05-12 Conexant Systems, Inc. Semiconductor packages with reduced solder voiding
US8737073B2 (en) * 2011-02-09 2014-05-27 Tsmc Solid State Lighting Ltd. Systems and methods providing thermal spreading for an LED module
US8966747B2 (en) 2011-05-11 2015-03-03 Vlt, Inc. Method of forming an electrical contact
CN104900623B (zh) 2014-03-06 2018-11-30 恩智浦美国有限公司 露出管芯的功率半导体装置
CN103824821B (zh) * 2014-03-11 2016-04-06 湖南进芯电子科技有限公司 一种塑料密闭封装的开关电源模块及其制备方法
DE102015200868A1 (de) * 2015-01-20 2016-07-21 Zf Friedrichshafen Ag Steuerelektronik
US10264664B1 (en) 2015-06-04 2019-04-16 Vlt, Inc. Method of electrically interconnecting circuit assemblies
US10785871B1 (en) 2018-12-12 2020-09-22 Vlt, Inc. Panel molded electronic assemblies with integral terminals
US11336167B1 (en) 2016-04-05 2022-05-17 Vicor Corporation Delivering power to semiconductor loads
US9892999B2 (en) 2016-06-07 2018-02-13 Globalfoundries Inc. Producing wafer level packaging using leadframe strip and related device
US9953904B1 (en) * 2016-10-25 2018-04-24 Nxp Usa, Inc. Electronic component package with heatsink and multiple electronic components
CN107889425A (zh) * 2017-10-30 2018-04-06 惠州市德赛西威汽车电子股份有限公司 一种连接器散热结构
CN110120292B (zh) 2018-02-05 2022-04-01 台达电子企业管理（上海）有限公司 磁性元件的散热结构及具有该散热结构的磁性元件
US11398417B2 (en) 2018-10-30 2022-07-26 Stmicroelectronics, Inc. Semiconductor package having die pad with cooling fins
DE102019211109A1 (de) * 2019-07-25 2021-01-28 Siemens Aktiengesellschaft Verfahren und Entwärmungskörper-Anordnung zur Entwärmung von Halbleiterchips mit integrierten elektronischen Schaltungen für leistungselektronische Anwendungen

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03214763A (ja) * 1990-01-19 1991-09-19 Nec Corp 半導体集積回路装置のリードフレーム及びこれを用いた半導体集積回路装置
JPH09321188A (ja) * 1996-05-24 1997-12-12 Nec Corp 半導体装置及びその実装方法
JP2002033433A (ja) * 2000-07-13 2002-01-31 Hitachi Ltd 半導体装置およびその製法
JP2002093847A (ja) * 2000-09-20 2002-03-29 Sanyo Electric Co Ltd 半導体装置および半導体モジュール
JP2003188324A (ja) * 2001-12-20 2003-07-04 Mitsubishi Electric Corp 放熱基材、放熱基材の製造方法、及び放熱基材を含む半導体装置
JP2003258170A (ja) * 2002-02-26 2003-09-12 Akane:Kk ヒートシンク
JP2004103734A (ja) * 2002-09-06 2004-04-02 Furukawa Electric Co Ltd:The ヒートシンクおよびその製造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1239634A (ja) * 1968-10-02 1971-07-21
DE3110806C2 (de) * 1981-03-19 1983-07-21 Siemens AG, 1000 Berlin und 8000 München Wärmeableitungsvorrichtung
JPH0333068Y2 (ja) * 1985-09-26 1991-07-12
US5583377A (en) * 1992-07-15 1996-12-10 Motorola, Inc. Pad array semiconductor device having a heat sink with die receiving cavity
JPH06252285A (ja) * 1993-02-24 1994-09-09 Fuji Xerox Co Ltd 回路基板
WO1994029900A1 (en) * 1993-06-09 1994-12-22 Lykat Corporation Heat dissipative means for integrated circuit chip package
DE4335525A1 (de) * 1993-10-19 1995-04-20 Bosch Gmbh Robert Kühlanordnung
US5410451A (en) 1993-12-20 1995-04-25 Lsi Logic Corporation Location and standoff pins for chip on tape
US5656550A (en) * 1994-08-24 1997-08-12 Fujitsu Limited Method of producing a semicondutor device having a lead portion with outer connecting terminal
JPH08115989A (ja) * 1994-08-24 1996-05-07 Fujitsu Ltd 半導体装置及びその製造方法
JPH08316372A (ja) * 1995-05-16 1996-11-29 Toshiba Corp 樹脂封止型半導体装置
US5905299A (en) 1996-01-05 1999-05-18 Texas Instruments, Inc. Thermally enhanced thin quad flatpack package
US6011304A (en) 1997-05-05 2000-01-04 Lsi Logic Corporation Stiffener ring attachment with holes and removable snap-in heat sink or heat spreader/lid
KR100259080B1 (ko) * 1998-02-11 2000-06-15 김영환 히트 스프레드를 갖는 리드 프레임 및 이를 이용한반도체 패키지
US5973923A (en) 1998-05-28 1999-10-26 Jitaru; Ionel Packaging power converters
JP3923703B2 (ja) * 2000-03-29 2007-06-06 ローム株式会社 放熱手段を有するプリント配線板
US6867493B2 (en) * 2000-11-15 2005-03-15 Skyworks Solutions, Inc. Structure and method for fabrication of a leadless multi-die carrier
US20030006055A1 (en) * 2001-07-05 2003-01-09 Walsin Advanced Electronics Ltd Semiconductor package for fixed surface mounting
JP3868777B2 (ja) * 2001-09-11 2007-01-17 株式会社東芝 半導体装置
US6861750B2 (en) * 2002-02-01 2005-03-01 Broadcom Corporation Ball grid array package with multiple interposers
DE10230712B4 (de) * 2002-07-08 2006-03-23 Siemens Ag Elektronikeinheit mit einem niedrigschmelzenden metallischen Träger
TWI235469B (en) 2003-02-07 2005-07-01 Siliconware Precision Industries Co Ltd Thermally enhanced semiconductor package with EMI shielding
US7265983B2 (en) * 2003-10-13 2007-09-04 Tyco Electronics Raychem Gmbh Power unit comprising a heat sink, and assembly method
US20050110137A1 (en) * 2003-11-25 2005-05-26 Texas Instruments Incorporated Plastic dual-in-line packaging (PDIP) having enhanced heat dissipation
DE102004018476B4 (de) * 2004-04-16 2009-06-18 Infineon Technologies Ag Leistungshalbleiteranordnung mit kontaktierender Folie und Anpressvorrichtung
TW200636946A (en) * 2005-04-12 2006-10-16 Advanced Semiconductor Eng Chip package and packaging process thereof
CN1737418A (zh) 2005-08-11 2006-02-22 周应东 提高散热效果的led灯

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03214763A (ja) * 1990-01-19 1991-09-19 Nec Corp 半導体集積回路装置のリードフレーム及びこれを用いた半導体集積回路装置
JPH09321188A (ja) * 1996-05-24 1997-12-12 Nec Corp 半導体装置及びその実装方法
JP2002033433A (ja) * 2000-07-13 2002-01-31 Hitachi Ltd 半導体装置およびその製法
JP2002093847A (ja) * 2000-09-20 2002-03-29 Sanyo Electric Co Ltd 半導体装置および半導体モジュール
JP2003188324A (ja) * 2001-12-20 2003-07-04 Mitsubishi Electric Corp 放熱基材、放熱基材の製造方法、及び放熱基材を含む半導体装置
JP2003258170A (ja) * 2002-02-26 2003-09-12 Akane:Kk ヒートシンク
JP2004103734A (ja) * 2002-09-06 2004-04-02 Furukawa Electric Co Ltd:The ヒートシンクおよびその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011040507A (ja) * 2009-08-07 2011-02-24 Sumitomo Wiring Syst Ltd 回路装置
WO2018092185A1 (ja) * 2016-11-15 2018-05-24 三菱電機株式会社 半導体モジュール及び半導体装置
JPWO2018092185A1 (ja) * 2016-11-15 2019-04-11 三菱電機株式会社 半導体モジュール及び半導体装置
US11257732B2 (en) 2016-11-15 2022-02-22 Mitsubishi Electric Corporation Semiconductor module and semiconductor device
WO2020262957A1 (ko) * 2019-06-24 2020-12-30 안상정 반도체 발광소자용 지지 기판을 제조하는 방법
KR20210000133A (ko) * 2019-06-24 2021-01-04 안상정 반도체 발광소자용 지지 기판을 제조하는 방법
KR102227212B1 (ko) 2019-06-24 2021-03-12 안상정 반도체 발광소자용 지지 기판을 제조하는 방법

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