JP2009503874A - プログラマブルゲートを備える常時オフｉｉｉ族窒化物半導体デバイス - Google Patents

プログラマブルゲートを備える常時オフｉｉｉ族窒化物半導体デバイス Download PDF

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Abstract

帯電ゲート絶縁体部を含むＩＩＩ族窒化物半導体デバイス。
【選択図】 図２

Description

本出願は、「プログラマブルゲートを備える常時オフＩＩＩ族窒化物半導体デバイス」という発明の名称の２００５年７月２９日に提出の米国仮特許願第６０／７０３９３１号に関連するものである。
本出願は、電力半導体デバイス、より詳細には、ＩＩＩ族窒化物電力半導体デバイスに関する。
本明細書で述べるように、ＩＩＩ族窒化物半導体は、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮなどを含むが、それらに限定されないＩｎＡｌＧａＮ系の半導体合金を指す。
従来のＩＩＩ族窒化物ヘテロ接合電力半導体デバイスは、デバイスの電源電極間の伝導チャネルとして機能する２次元電子ガスを形成するために、或るバンドギャップの或るＩＩＩ族窒化物半導体部の上に配置される別のバンドギャップの別のＩＩＩ族窒化物半導体部を含んでいる。ＩＩＩ族窒化物ヘテロ接合電力半導体デバイスは、バンドギャップが大きく、かつ電流搬送能力が大きいので、商業的に望ましい。
しかしながら、典型的なＩＩＩ族窒化物電力半導体デバイスは常時オンである。一般的に言えば、常時オン電力半導体デバイスは、これをオフにするために、そのチャネルを開いた状態にしておく追加の回路を必要とするので、あまり望ましくない。
従って、常時オフのＩＩＩ族窒化物電力半導体デバイスを得ることが望ましい。
本発明による半導体デバイスは、或るバンドギャップを有する第１ＩＩＩ族窒化物半導体部と、２次元電子ガスを有するＩＩＩ族窒化物ヘテロ接合を形成するために、第１ＩＩＩ族窒化物半導体部の上にある、別のバンドギャップを有する第２ＩＩＩ族窒化物半導体部と、第２ＩＩＩ族窒化物半導体部と結合される第１電源電極と、第２ＩＩＩ族窒化物半導体部の上にある、捕獲電荷（例えば、負電荷）を有するゲート絶縁体部と、ゲート絶縁体部の上に配置されるゲート電極とを含んでいる。
本発明の一態様によれば、ゲート絶縁体部の電荷は、２次元電子ガスを遮断するように選択される。
本発明の別の態様によれば、ゲート絶縁体部の電荷は、所望の閾値を得るように変化させることができる。
本発明によるデバイスでは、第１ＩＩＩ族窒化物半導体部は、ＩｎＡｌＧａＮ系の或る半導体合金、例えば好ましくはＧａＮから成り、第２ＩＩＩ族窒化物半導体部は、ＩｎＡｌＧａＮ系の別の半導体合金、例えば好ましくはＡｌＧａＮから成る。
本発明の態様によれば、ゲート絶縁体部は、別の異なる絶縁体部、例えば好ましくはＳｉО2に隣接して配置される、少なくとも１つの絶縁体部、例えば好ましくはＳｉ3Ｎ4を含む。しかしながら、本発明は、２つの絶縁体部に限定されず、むしろゲート絶縁体部は、交互に配置される第１および第２絶縁体部をいくつでも含むことができる。
本発明による半導体デバイスは、基板、例えばシリコン基板、炭化ケイ素基板、またはサファイア基板などの上に、個別デバイスとして形成されるのがよく、あるいは、普通の半導体部に他の素子と一緒に、集積回路の一部として形成されるのがよい。
本発明によるデバイスは、２次元電子ガスを得るために、或るバンドギャップの或るＩＩＩ族窒化物半導体部の上に、別のバンドギャップを有する別のＩＩＩ族窒化物半導体部を堆積し、第１および第２電源電極を、第２ＩＩＩ族窒化物半導体部と結合し、帯電ゲート絶縁体部（例えば、好ましくは負に帯電した）を、第２ＩＩＩ族窒化物半導体部の上に形成し、そしてゲート電極を、帯電ゲート絶縁体部の上に形成することによって製造することができる。
本発明によるゲート絶縁体部は、或る絶縁体部を、別の絶縁体部の上に形成し、そしてゲート絶縁体部を加熱しながら、バイアスをゲート電極に加えることによって形成することができる。
あるいは、必須ではないが、本発明によるゲート絶縁体部は、或る帯電絶縁体部を、別の絶縁体部に隣接して形成し、次に、ゲート絶縁体部を加熱することによって形成することができる。
ゲート絶縁体部はまた、或る絶縁体部を別の絶縁体部に隣接して形成し、ドーパントを、絶縁体部の少なくとも１つに注入することによっても形成することができる。この後に、必要に応じて、ゲート絶縁体部を加熱するのがよい。ドーパント種は、例えばフッ素、臭素、ヨウ素、および塩素原子のどれか、またはそれらの組み合わせとし得る。これらの技術のいずれも、ゲートの閾値を調整することを可能にし、従って、ゲートをプログラマブルにすることを可能にすることに留意する必要がある。
本発明の他の特徴および利点について、添付図面に基づく本発明の次の説明により明らかにする。
図１は、ＩＩＩ族窒化物ヘテロ接合高電子移動度トランジスタ（ＨＥＭＴ）の例を示す。より詳細に言えば、先行技術によるＨＥＭＴは、例えばＧａＮから成る、或るバンドギャップを有する第１ＩＩＩ族窒化物半導体部１０と、第１半導体部１０の上に配置される、例えばＡｌＧａＮから成っているのがよい、別のバンドギャップを有する第２ＩＩＩ族窒化物半導体部１２とを含んでいる。
第１半導体部１０は、例えばＡｌＮから成る緩和部８の上に形成され、緩和部８自体は、基板６の上に形成されるのがよい。周知のように、緩和部８は、ヘテロ・エピタキシャル層と基板の不整合に因る応力を緩和するために、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＡｌＮをさまざまな順序で含む、一連の層であることもあり得る。
基板６は、Ｓｉで形成することが好ましいが、ＳｉＣ、サファイアなどで形成してもよい。あるいは、基板６は、第１半導体部１０と適合するバルクＩＩＩ族窒化物半導体（例えば、バルクＧａＮ）で形成してもよく、この場合は、緩和部８を削除してよい。
周知のように、第１ＩＩＩ族窒化物半導体部１０と第２ＩＩＩ族窒化物半導体部１２のヘテロ接合は、２次元電子ガスまたは２ＤＥＧ １４と通常呼ばれる導電性領域を形成する。電流は、第１電源電極１６（これは第２半導体部１２と抵抗結合されることが好ましい）と、２次元電子ガス１４を経由して、第２電源電極１８（これもまた、第２半導体部１２と抵抗結合されることが好ましい）との間を伝導される。
図１に示すような、従来のＨＥＭＴは、常時オンデバイスである。多くの応用において、常時オフデバイスを有することが望ましい。従って、ゲート構造２０は、第１電源電極１６と第２電源電極１８との間に配置されるのがよい。ゲート構造２０は、ゲート絶縁体によって電気的に絶縁され、第２ＩＩＩ族窒化物半導体部１２と容量結合されるのがよいゲート電極を、少なくとも含んでいる。適切な電圧を、ゲート構造２０のゲート電極に印加することによって、２次元電子ガス１４を遮断して、デバイスをオフにする。
同じ符号は、同じ特性を示している図２を参照すると、本発明の第１実施形態によるデバイスは、第２ＩＩＩ族窒化物半導体部１２の一部の上に配置される第１絶縁体部２２と、第１絶縁体部２２上に配置される第２絶縁体部２４と、ゲート電極２６とを有するゲート構造を含んでいる。フィールドまたはパッシベーション層２７は図示のように施される。
本発明によれば、第１絶縁体部２２および第２絶縁体部２４は、電荷トラップを生成するために選択される。すなわち、電荷は、第１絶縁体部２２と第２絶縁体部２４との間で捕獲される。
例えば、第１絶縁体部２２はＳｉ3Ｎ4であり、第２絶縁体部２４はＳｉО2である。また、第１絶縁体部２２はＳｉО2から成り、第２絶縁体部２４はＳｉ3Ｎ4から成るのがよい。
本発明によるデバイスでは、負電荷は、第１絶縁体部２２と第２絶縁体部２４との間で捕獲される。捕獲電荷の量は、ゲート電極２６の下の２次元電子ガスが遮断されるように選択することが可能であり、それによって、デバイスを常時オフにする。次に適切な電圧を印加すると、２次元電子ガス１４を回復させ、デバイスをオンにする。このようにして、常時オフスイッチとなるデバイスを得ることができる。
負電荷を捕獲するために、（任意の公知の方法による）デバイスの製造後に、バイアスがゲート電極２６に印加されて、負電荷を発生する。これにより、十分に高い電界を印加すると、電流は、絶縁体を通って（例えば、トンネリング機構によって）流れる。
本発明のさらなる特徴として、デバイスが加熱されている間に、バイアスを加えると、この作用は強化される。加熱によって、第１絶縁体部２２と第２絶縁体部分２４との間で、捕獲される電荷が発生する。温度、印加電圧、および時間は、どのくらいの量が発生され、捕獲されるかに影響を与える。
あるいは、少なくとも１つの絶縁体部が、負電荷を伴って成長させられ、次に加熱されて、電荷が移動し、２つの絶縁体部の間で捕獲されるのを可能にする。従って、例えば、Ｓｉ3Ｎ4は、このために負電荷を伴って成長させられる。
別の代替例として、フッ素、臭素、ヨウ素、塩素などの原子は、絶縁体部の少なくとも１つに注入されるのがよく、その後に、電荷が絶縁体部の界面に移動することを可能にするために加熱が続く。
常時オフデバイスであることに加えて、本発明によるデバイスは、さまざまな所望の閾値電圧を有するように、プログラムすることが可能である。すなわち、本発明によるデバイスの閾値電圧は、適切な電荷量を選択することによって変えることができる。
さらに、２つだけの絶縁体部分の代わりに、多数の絶縁体部が、所望の閾値電圧に達するために積み重ねられる。従って、本発明によるデバイスは、次の任意の１つまたは組み合わせを、そのゲート電極２６の下に含むことができる。
ＳｉО2／Ｓｉ3Ｎ4、
ＳｉО2／Ｓｉ3Ｎ4／ＳｉО2、
ＳｉО2／Ｓｉ3Ｎ4／ＳｉО2／Ｓｉ3Ｎ4、
Ｓｉ3Ｎ4／ＳｉО2、
Ｓｉ3Ｎ4／ＳｉО2／Ｓｉ3Ｎ4、
Ｓｉ3Ｎ4／ＳｉО2／Ｓｉ3Ｎ4／ＳｉО2、
および上記の任意の組み合わせ。
本発明によるデバイスは、個別電力デバイスとして、任意の公知の方法で、基板の上に（例えば、基板１０上に形成される緩和部８の上に）形成されるか、または集積回路の一部として、共通の基板上に、他のデバイスとともに形成されるのがよいことを理解するべきである。
図３に示す、本発明の第２実施形態によるデバイスでは、第１絶縁体部２２は、リセス２８を有し、第２絶縁体部２４は、リセス２８の少なくとも底部および側壁の上に形成され、ゲート電極２６は、第２絶縁体部２４の上に少なくともリセス２８内に形成されるのがよい。
本発明によれば、電荷は、第１絶縁体部２２と第２絶縁体部２４との間で、好ましくはリセス２８の底部および側壁に沿って捕獲される。その結果、電荷捕獲に向けられる領域は、ゲート構造によって被覆される横方向領域を増大させずに大きくなる。
次に図４に示す、本発明の第３実施形態によるデバイスでは、複数の間隔を置いて配置されるリセス３０は、第１絶縁体部２２と第２絶縁体部２４との間の界面領域をさらに増大させて、２つの部分の間に、より大きい電荷捕獲容量を可能にするために、１つだけのリセスの代わりに、第１絶縁体部２２に形成される。
以上本発明を、その特定の実施形態に即して説明したが、多くの他の変形例や変更態様、および他の用途が、当業者には明らかであると思う。従って本発明は、本明細書の特定の開示によってではなく、添付の特許請求の範囲によってだけ、限定されるべきものである。
従来技術によるＩＩＩ族窒化物電力半導体デバイスの能動領域の模式的断面図である。 本発明の第１実施形態によるＩＩＩ族窒化物ヘテロ接合電力デバイスの能動領域の模式的断面図である。 本発明の第２実施形態によるＩＩＩ族窒化物ヘテロ接合電力デバイスの能動領域の模式的断面図である。 本発明の第３実施形態によるＩＩＩ族窒化物ヘテロ接合電力デバイスのゲート構造の一部の模式的断面図である。
符号の説明
６ 基板
８ 緩和部
１０ 第１ＩＩＩ族窒化物半導体部
１２ 第２ＩＩＩ族窒化物半導体部
１４ ２次元電子ガス
１６ 第１電源電極
１８ 第２電源電極
２０ ゲート構造
２２ 第１絶縁体部
２４ 第２絶縁体部
２６ ゲート電極
２７ パッシベーション層
２８ リセス
３０ リセス

Claims (22)

  1. あるバンドギャップを有する第１ＩＩＩ族窒化物半導体部と、
    ２次元電子ガスを形成するために、前記第１ＩＩＩ族窒化物半導体部の上にある、別のバンドギャップを有する第２ＩＩＩ族窒化物半導体部と、
    前記第２ＩＩＩ族窒化物半導体部と結合される第１電源電極と、
    前記第２ＩＩＩ族窒化物半導体部と結合される第２電源電極と、
    前記第２ＩＩＩ族窒化物半導体部の上にある、捕獲電荷を有するゲート絶縁体部と、
    前記ゲート絶縁体部の上に配置されるゲート電極、
    とを備える半導体デバイス。
  2. 前記第１ＩＩＩ族窒化物半導体部は、ＩｎＡｌＧａＮ系の或る半導体合金から成り、前記第２ＩＩＩ族窒化物半導体部は、ＩｎＡｌＧａＮ系の別の半導体合金から成る請求項１に記載の半導体デバイス。
  3. 前記第１ＩＩＩ族窒化物半導体部は、ＧａＮから成り、前記第２ＩＩＩ族窒化物半導体部は、ＡｌＧａＮから成る請求項１に記載の半導体デバイス。
  4. 前記ゲート絶縁体部は、別の異なる絶縁体部に隣接して配置された少なくとも１つのゲート絶縁体部から成る請求項１に記載の半導体デバイス。
  5. 前記１つのゲート絶縁体部は、窒化シリコンから成り、前記別のゲート絶縁体部は、２酸化シリコンから成る請求項４に記載の半導体デバイス。
  6. 前記ゲート絶縁体部は、交互に配置された第１および第２絶縁体部から成る請求項１に記載の半導体デバイス。
  7. 前記第１絶縁体部は、窒化シリコンから成り、前記第２絶縁体部は、２酸化シリコンから成る請求項６に記載の半導体デバイス。
  8. 前記電荷は、前記２次元電子ガスを遮断する請求項１に記載の半導体デバイス。
  9. 基板をさらに備える請求項１に記載の半導体デバイス。
  10. 前記基板は、シリコンから成る請求項９に記載の半導体デバイス。
  11. 前記基板は、炭化シリコンから成る請求項９に記載の半導体デバイス。
  12. 前記基板は、サファイアから成る請求項９に記載の半導体デバイス。
  13. 個別電力デバイスである請求項１に記載の半導体デバイス。
  14. 集積回路である請求項１に記載の半導体デバイス。
  15. 前記絶縁体部が負に帯電される請求項１に記載の半導体デバイス。
  16. 半導体デバイスを製造する方法であって、
    或るバンドギャップを有する或るＩＩＩ族窒化物半導体部を、別のバンドギャップの別のＩＩＩ族窒化物半導体部の上に堆積して、２次元電子ガスを得る工程と、
    第１および第２電源電極を、前記第２ＩＩＩ族窒化物半導体部と結合する工程と、
    帯電ゲート絶縁体部を、前記第２ＩＩＩ族窒化物半導体部の上に形成する工程と、
    ゲート電極を、前記帯電ゲート絶縁体部の上に形成する工程、
    とを含む方法。
  17. 前記ゲート絶縁体部を、負に帯電する請求項１６に記載の方法。
  18. 前記ゲート絶縁体部は、或る絶縁体部を別の絶縁体部の上に形成し、かつバイアスを前記ゲート電極に印加することによって形成される請求項１６に記載の方法。
  19. 前記ゲート絶縁体部は、或る帯電絶縁体部と、前記或る絶縁体部に隣接する別の絶縁体部とを形成し、かつ前記ゲート絶縁体部を加熱することによって形成される請求項１６に記載の方法。
  20. 前記ゲート絶縁体部は、或る帯電絶縁体部と、前記或る絶縁体部に隣接する別の絶縁体部とを形成し、かつドーパントを前記絶縁体部の少なくとも１つに注入することによって形成される請求項１６に記載の方法。
  21. 前記ドーパントは、フッ素、臭素、ヨウ素、および塩素から成る群から選択される請求項２０に記載の方法。
  22. 前記ゲート絶縁体部の電荷は、前記２次元電子ガスを遮断する請求項１６に記載の方法。
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