JPS6336573A - 処理選択可能温度係数を持った電流源 - Google Patents
処理選択可能温度係数を持った電流源Info
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- JPS6336573A JPS6336573A JP62183777A JP18377787A JPS6336573A JP S6336573 A JPS6336573 A JP S6336573A JP 62183777 A JP62183777 A JP 62183777A JP 18377787 A JP18377787 A JP 18377787A JP S6336573 A JPS6336573 A JP S6336573A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
五権九乱
本発明は電流源に関するものであって、更に詳細には、
処理選択可能温度係数を持った電流源に関するものであ
る。
処理選択可能温度係数を持った電流源に関するものであ
る。
災釆技地
第１図は理想的な電流源に対する電流・電圧（ＩＶ）特
性を示している。従来公知の如く、理想的電流源を形成
することは不可能であり、従って、得ることの可能な最
良のものは、第１図の曲線の近似である。第２図は、従
来の構成要素を使用して製造した典型的な電流源のＩＶ
特性曲線を示している。理解される如く、第２図の曲線
は１、電流がゼロＡから所望の電流Ｉｓへ増加する第１
領域１．電流が電圧の関数として僅かだけ変化する第２
領域２．及び電流が該電流源を横断して印加される過剰
な電圧に応答して増加する第３領域３を有している。
性を示している。従来公知の如く、理想的電流源を形成
することは不可能であり、従って、得ることの可能な最
良のものは、第１図の曲線の近似である。第２図は、従
来の構成要素を使用して製造した典型的な電流源のＩＶ
特性曲線を示している。理解される如く、第２図の曲線
は１、電流がゼロＡから所望の電流Ｉｓへ増加する第１
領域１．電流が電圧の関数として僅かだけ変化する第２
領域２．及び電流が該電流源を横断して印加される過剰
な電圧に応答して増加する第３領域３を有している。
第２図の曲線の如きＩＶ特性を与える典型的な電流源は
、第３ａ図に図示したデプリション型ＭＯ８電界効果ト
ランジスタ（ＭＯＳＦＥＴ）Ｑｌである。ＭＯＳＦＥＴ
ＱＩはＮチャンネルトランジスタである。デプリション
型Ｐチャンネルトランジスタを使用する電流源を第３ｂ
図に示しである。従来公知の如く、トランジスタＱ１及
びＱ２の各々は一定の電流を導通させ、従って、トラン
ジスタピンチオフ電圧を越える電圧がそれらのソースと
ドレインとの間に印加される場合に、電流源として機能
する。
、第３ａ図に図示したデプリション型ＭＯ８電界効果ト
ランジスタ（ＭＯＳＦＥＴ）Ｑｌである。ＭＯＳＦＥＴ
ＱＩはＮチャンネルトランジスタである。デプリション
型Ｐチャンネルトランジスタを使用する電流源を第３ｂ
図に示しである。従来公知の如く、トランジスタＱ１及
びＱ２の各々は一定の電流を導通させ、従って、トラン
ジスタピンチオフ電圧を越える電圧がそれらのソースと
ドレインとの間に印加される場合に、電流源として機能
する。
更に、ＤＭＯＳトランジスタを使用して電流源を製造す
ることも従来公知である。（ＤＭＯＳトランジスタは、
そのトランジスタのチャンネル長さが、共通端部乃至は
境界から逐次導入された不鈍物の拡散における差異によ
って画定されるトランジスタである。ＤＭＯＳトランジ
スタは、例えば、１９８４年にスタンフォード大学によ
って発刊されたＰｌｕｍｍｅｒ等著の「ディスクリート
及び集精回路におけるＭＯＳデバイス（Ｐｏｗｅｒ Ｍ
ＯＳ Ｄｅｖｉｃｅｓ ｉｎ Ｄｉｓｃｒｅｔｅ ａｎ
ｄ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔｓ）Ｊに記
載されている。）この様な電流源は、ＭＯ３ＦＥＴ電流
源と同様な態様で動作する。
ることも従来公知である。（ＤＭＯＳトランジスタは、
そのトランジスタのチャンネル長さが、共通端部乃至は
境界から逐次導入された不鈍物の拡散における差異によ
って画定されるトランジスタである。ＤＭＯＳトランジ
スタは、例えば、１９８４年にスタンフォード大学によ
って発刊されたＰｌｕｍｍｅｒ等著の「ディスクリート
及び集精回路におけるＭＯＳデバイス（Ｐｏｗｅｒ Ｍ
ＯＳ Ｄｅｖｉｃｅｓ ｉｎ Ｄｉｓｃｒｅｔｅ ａｎ
ｄ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔｓ）Ｊに記
載されている。）この様な電流源は、ＭＯ３ＦＥＴ電流
源と同様な態様で動作する。
典型的な電流源はＭＯＳＦＥＴ又はＤＭＯＳＦＥＴを使
用して設計されるので、この様な電流源の出力電流は、
典型的に温度依存性である。然し乍ら、多くの適用にお
いて、電流源が温度独立性であるか、又は選択した温度
依存性のいずれかを持っていることが望ましい。
用して設計されるので、この様な電流源の出力電流は、
典型的に温度依存性である。然し乍ら、多くの適用にお
いて、電流源が温度独立性であるか、又は選択した温度
依存性のいずれかを持っていることが望ましい。
目 的
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し１選択した態様での温
度依存性を持った出力電流を供給することの可能な電流
源を提供することを目的とする。
した如き従来技術の欠点を解消し１選択した態様での温
度依存性を持った出力電流を供給することの可能な電流
源を提供することを目的とする。
、ＬＪ！ｉＬ
本発明の１実施例においては１本発明電流源によって供
給される電流は温度独立性である。本発明の別の実施例
においては、本発明電流源によって供給される電流は既
知の選択した態様での温度依存性を持っている。本発明
電流源は、典型的に。
給される電流は温度独立性である。本発明の別の実施例
においては、本発明電流源によって供給される電流は既
知の選択した態様での温度依存性を持っている。本発明
電流源は、典型的に。
デプリション型トランジスタを有しており、該トランジ
スタにおけるソースはそのゲートへ電気的に結合されて
いる。
スタにおけるソースはそのゲートへ電気的に結合されて
いる。
本発明の１つの新規な特徴に拠れば、トランジスタ製造
プロセス中に、トランジスタのゲート絶縁膜内ヘイオン
をイオン注入する。注入したイオンは注入後においても
その電荷を維持し、従って電界を形成し、該電界は該ト
ランジスタのドレイン電流とゲート・ソース電圧との間
の特性をシフトさせる。重要なことであるが、この特性
曲線のシフト範囲は温度独立性である。
プロセス中に、トランジスタのゲート絶縁膜内ヘイオン
をイオン注入する。注入したイオンは注入後においても
その電荷を維持し、従って電界を形成し、該電界は該ト
ランジスタのドレイン電流とゲート・ソース電圧との間
の特性をシフトさせる。重要なことであるが、この特性
曲線のシフト範囲は温度独立性である。
典型的に、ドレイン電流とゲート・ソース電圧との特性
曲線上において、ドレイン電流が温度独立的である１つ
のゲート・ソース電圧がある。即ち、この場合、１つの
特定のゲート・ソース電圧に対して、対応するドレイン
電流は温度に応答して変化することはない。この点がゲ
ート・ソース電圧がゼロ■で発生する様にこの特性曲線
をシフトさせる（ゲート絶縁膜内にイオンを注入するこ
とによって）ことによって、結果的に得られる電流源は
温度独立的な電流を供給する。
曲線上において、ドレイン電流が温度独立的である１つ
のゲート・ソース電圧がある。即ち、この場合、１つの
特定のゲート・ソース電圧に対して、対応するドレイン
電流は温度に応答して変化することはない。この点がゲ
ート・ソース電圧がゼロ■で発生する様にこの特性曲線
をシフトさせる（ゲート絶縁膜内にイオンを注入するこ
とによって）ことによって、結果的に得られる電流源は
温度独立的な電流を供給する。
別の実施例においては、ドレイン電流が温度独立性であ
る様に特性曲線をシフトさせる代わりに。
る様に特性曲線をシフトさせる代わりに。
本電流源が選択した量の温度依存性を示す様に特性曲線
をシフトさせる。
をシフトさせる。
本発明は、Ｎチャンネル又はＰチャンネルのいずれかの
トランジスタと、又ＭＯ８ＦＥＴ又はＤＭＯＳＦＥＴの
いずれにおいても使用することが可能である。
トランジスタと、又ＭＯ８ＦＥＴ又はＤＭＯＳＦＥＴの
いずれにおいても使用することが可能である。
失胤五
本発明の理解を助ける為に第４図が与えられており、そ
れは従来技術に基づいて構成された典型的な垂直ＤＭＯ
５ＦＥＴに対してのドレイン電流とドレイン・ソース電
圧との間の関係を示してい、る。該ドレイン電流は、典
型的に、ゲート電圧に依存する飽和電流へ上昇する。第
５図は、１２５℃、２５℃、−５５℃においての該トラ
ンジスタに対しての飽和電流とゲート電圧との関係を示
している。所要のドレイン電流を供給する為のゲート電
圧は温度に依存する１例えば、１２５℃において４．Ｏ
Ａの電流を供給するのに必要なゲート電圧は、２５℃に
おいて４．ＯＡの電流を供給するのに必要なゲート電圧
よりも一層大きい。所要のドレイン電圧を供給するのに
必要なゲート電圧における温度変動は、そのドレイン電
流に依存する。例えば、第５図のトランジスタ特性の場
合、１．５Ａのドレイン電流において、温度に関係無く
ゲートとソースとの間に４．５ｖを印加せねばならない
。然し乍ら、１．５Ｖを越えたドレイン電流の場合、温
度が高ければ高いほど、所要のドレイン電流を供給する
のに必要なゲート・ソース電圧は一層大きくなる。１．
５Ｖ未満のドレイン電流の場合、温度が低ければ低いほ
ど、そのドレイン電流を供給するのに必要なゲート・ソ
ース電圧は一層大きい。この現象が起こる理由は従来公
知である。ドレイン電流とトランジスタゲート電圧との
間の関係の温度依存性は１例えば、１９８４年にシリコ
ニクス社によって発刊された「Ｍ○Ｓパワ一応用ハンド
ブック（ＭＯ５ＰＯすＥＲＡＰＰＬＩＣＡＴＩＯＮＳ
ＩＩＡＮＤＢＯＯＫ）Ｊ、５−９乃至５−１４頁に記載
されている。
れは従来技術に基づいて構成された典型的な垂直ＤＭＯ
５ＦＥＴに対してのドレイン電流とドレイン・ソース電
圧との間の関係を示してい、る。該ドレイン電流は、典
型的に、ゲート電圧に依存する飽和電流へ上昇する。第
５図は、１２５℃、２５℃、−５５℃においての該トラ
ンジスタに対しての飽和電流とゲート電圧との関係を示
している。所要のドレイン電流を供給する為のゲート電
圧は温度に依存する１例えば、１２５℃において４．Ｏ
Ａの電流を供給するのに必要なゲート電圧は、２５℃に
おいて４．ＯＡの電流を供給するのに必要なゲート電圧
よりも一層大きい。所要のドレイン電圧を供給するのに
必要なゲート電圧における温度変動は、そのドレイン電
流に依存する。例えば、第５図のトランジスタ特性の場
合、１．５Ａのドレイン電流において、温度に関係無く
ゲートとソースとの間に４．５ｖを印加せねばならない
。然し乍ら、１．５Ｖを越えたドレイン電流の場合、温
度が高ければ高いほど、所要のドレイン電流を供給する
のに必要なゲート・ソース電圧は一層大きくなる。１．
５Ｖ未満のドレイン電流の場合、温度が低ければ低いほ
ど、そのドレイン電流を供給するのに必要なゲート・ソ
ース電圧は一層大きい。この現象が起こる理由は従来公
知である。ドレイン電流とトランジスタゲート電圧との
間の関係の温度依存性は１例えば、１９８４年にシリコ
ニクス社によって発刊された「Ｍ○Ｓパワ一応用ハンド
ブック（ＭＯ５ＰＯすＥＲＡＰＰＬＩＣＡＴＩＯＮＳ
ＩＩＡＮＤＢＯＯＫ）Ｊ、５−９乃至５−１４頁に記載
されている。
本発明者の知得したところでは、典型的なりＭＯＳＦＥ
Ｔを製造する為に使用するプロセスを修正することによ
って、第５図に図示した特性曲線を矢印Ａの方向ヘシフ
トさせることが可能であり。
Ｔを製造する為に使用するプロセスを修正することによ
って、第５図に図示した特性曲線を矢印Ａの方向ヘシフ
トさせることが可能であり。
その場合に、例えば、第６図の特性曲線で特性付けられ
る如きトランジスタを提供することが可能である。第５
図の特性曲線のシフトは、例えば、本願出願人に譲渡さ
れている米国特許出願筒Ｏ６／７７１，４４４号、ｒＤ
ＭＯ５Ｉ〜ランジスタのスレッシュホールド電圧をシフ
トする方法（Ｍｅｔｈ。
る如きトランジスタを提供することが可能である。第５
図の特性曲線のシフトは、例えば、本願出願人に譲渡さ
れている米国特許出願筒Ｏ６／７７１，４４４号、ｒＤ
ＭＯ５Ｉ〜ランジスタのスレッシュホールド電圧をシフ
トする方法（Ｍｅｔｈ。
ｄ ｆｏｒ Ｓｈｉｆｔｉｎｇ ｔｈｅ Ｔｈｒｅｓｈ
ｏｌｄ Ｖｏｌｔａｇｅ ｏｆ ＤＭＯ３Ｔｒａｎｓｉ
ｓｔｏｒｓ）Ｊ、１９８５年８月３０日出願、に開示さ
れている様な製造プロセスの期間中に、ト、ランジスタ
のゲート絶縁膜内に荷電イオンをイオン注入することに
よって達成することが可能である。第６図のトランジス
タはデプリション型トランジスタであって、それは、そ
のトランジスタのゲートをそのソースへ接続し且つ成る
範囲の電圧内の適宜の電圧をソースとドレインとの間に
印加した場合に、約１．５Ａの電流を導通する。更に。
ｏｌｄ Ｖｏｌｔａｇｅ ｏｆ ＤＭＯ３Ｔｒａｎｓｉ
ｓｔｏｒｓ）Ｊ、１９８５年８月３０日出願、に開示さ
れている様な製造プロセスの期間中に、ト、ランジスタ
のゲート絶縁膜内に荷電イオンをイオン注入することに
よって達成することが可能である。第６図のトランジス
タはデプリション型トランジスタであって、それは、そ
のトランジスタのゲートをそのソースへ接続し且つ成る
範囲の電圧内の適宜の電圧をソースとドレインとの間に
印加した場合に、約１．５Ａの電流を導通する。更に。
そのトランジスタのドレイン電流は温度によって変化す
ることはない。従って、本発明に基づいて構成されてお
り且つそのゲートをそのソースへ接続させており且つ第
６図に図示した特性を持ったトランジスタは、温度に無
関係に１．５Ａの電流を供給する電流源として機能する
。
ることはない。従って、本発明に基づいて構成されてお
り且つそのゲートをそのソースへ接続させており且つ第
６図に図示した特性を持ったトランジスタは、温度に無
関係に１．５Ａの電流を供給する電流源として機能する
。
別の実施例においては、イオンをトランジスタのゲート
絶縁膜内にイオン注入して、温度が減少するに従いドレ
イン電流が減少する様にトランジスタ特性曲線をシフト
させる。例えば、第７図に図示した特性を持っており且
つゲートをソースへ接続したトランジスタにおいては、
１２５℃において、ドレイン電流は約０．５Ａであり、
且つ一５５℃において、ドレイン電流は約０．１Ａであ
る。
絶縁膜内にイオン注入して、温度が減少するに従いドレ
イン電流が減少する様にトランジスタ特性曲線をシフト
させる。例えば、第７図に図示した特性を持っており且
つゲートをソースへ接続したトランジスタにおいては、
１２５℃において、ドレイン電流は約０．５Ａであり、
且つ一５５℃において、ドレイン電流は約０．１Ａであ
る。
更に別の実施例においては、温度が上昇するとドレイン
電流が減少する様に特性曲線をシフトさせる。例えば、
第８図に図示した特性を持っており且つゲートをソース
へ接続したＩ−ランジスタの場合、−５５℃において、
ドレイン電流は４．５Ａであるが、１２５℃においては
、ドレイン電流は３．ＯＡである。この様なトランジス
タは、熱暴走を回避する目的の為に特に望ましい。（熱
暴走は、温度上昇がドレイン電流を増加させ、それが熱
散逸を増加させ、その為に温度及びドレイン電流が増加
される場合に発生する。熱暴走は、トランジスタ電流源
を破壊することがある。）温度の上昇と共にドレイン電
流が減少するトランジスタとすることによって、熱暴走
が回避される。
電流が減少する様に特性曲線をシフトさせる。例えば、
第８図に図示した特性を持っており且つゲートをソース
へ接続したＩ−ランジスタの場合、−５５℃において、
ドレイン電流は４．５Ａであるが、１２５℃においては
、ドレイン電流は３．ＯＡである。この様なトランジス
タは、熱暴走を回避する目的の為に特に望ましい。（熱
暴走は、温度上昇がドレイン電流を増加させ、それが熱
散逸を増加させ、その為に温度及びドレイン電流が増加
される場合に発生する。熱暴走は、トランジスタ電流源
を破壊することがある。）温度の上昇と共にドレイン電
流が減少するトランジスタとすることによって、熱暴走
が回避される。
上述した説明から理解される如く、本発明方法を使用し
て、処理（プロセス）選択可能温度変化を示すドレイン
電流を供給するトランジスタを提供することが可能であ
る。
て、処理（プロセス）選択可能温度変化を示すドレイン
電流を供給するトランジスタを提供することが可能であ
る。
、本発明方法を使用して、任意の所望の電流に対して電
流源として機能するトづンジスタを提供することが可能
である。このことは、典型的に、トランジスタのチャン
ネル幅を変化させることによって行われる。従来周知の
如く、ゲートをソースへ接続させているデプリションモ
ードトランジスタを有する電流源によって供給される電
流は、トランジスタのチャンネル幅に比例する。従って
。
流源として機能するトづンジスタを提供することが可能
である。このことは、典型的に、トランジスタのチャン
ネル幅を変化させることによって行われる。従来周知の
如く、ゲートをソースへ接続させているデプリションモ
ードトランジスタを有する電流源によって供給される電
流は、トランジスタのチャンネル幅に比例する。従って
。
電流源によって供給される電流は、チャンネル幅を変化
させることによって制御することが可能である。従って
、温度に対して逆の関係のドレイン電流を持っているが
２５℃においてＩＡの電流を供給するトランジスタを製
造することが望まれる場合、チャンネル幅が第８図のト
ランジスタの幅の約１／４である点を除いて、第８図の
特性を持ったトランジスタと同一の処理ステップを使用
してその様なトランジスタを製造することが可能である
。
させることによって制御することが可能である。従って
、温度に対して逆の関係のドレイン電流を持っているが
２５℃においてＩＡの電流を供給するトランジスタを製
造することが望まれる場合、チャンネル幅が第８図のト
ランジスタの幅の約１／４である点を除いて、第８図の
特性を持ったトランジスタと同一の処理ステップを使用
してその様なトランジスタを製造することが可能である
。
本発明の１実施例に拠れば、複数個のトランジスタを複
数個の電流源として機能させるべく構成することが可能
であり、この場合、各電流源は温度と無関係な電流を供
給する。これらの複数個のトランジスタの各々は、異な
ったチャンネル幅を持っており、従って、各々は異なっ
た量の電流を供給する。これらのトランジスタは又単−
の集Ｍｔ回路上に形成することが可能である。この様な
構造の１つの利点としては、大きな量のパワーが１個の
トランジスタによって消費される場合には。
数個の電流源として機能させるべく構成することが可能
であり、この場合、各電流源は温度と無関係な電流を供
給する。これらの複数個のトランジスタの各々は、異な
ったチャンネル幅を持っており、従って、各々は異なっ
た量の電流を供給する。これらのトランジスタは又単−
の集Ｍｔ回路上に形成することが可能である。この様な
構造の１つの利点としては、大きな量のパワーが１個の
トランジスタによって消費される場合には。
集積回路の温度を上昇させることとなるが、他のトラン
ジスタ電流源を介して流れる電流は一定のままである。
ジスタ電流源を介して流れる電流は一定のままである。
前述した如く、本発明に基づいて構成された電流源は、
ＭＯＳＦＥＴ又はＤＭＯＳＦＥＴを使用して実現するこ
とが可能である。第９ａ図及び第９ｂ図は、本発明に基
づく製造プロセス期間中のＮチャンネルＤＭＯ３ＦＥＴ
Ｑ３を図示している。
ＭＯＳＦＥＴ又はＤＭＯＳＦＥＴを使用して実現するこ
とが可能である。第９ａ図及び第９ｂ図は、本発明に基
づく製造プロセス期間中のＮチャンネルＤＭＯ３ＦＥＴ
Ｑ３を図示している。
第９ａ図を参照すると、Ｐ＋ディープボディ領域１２が
Ｎ型基板１３内に形成されている。基板１３は、典型的
に、シリコンであり、且つ後に形成すべきトランジスタ
のドレインとして機能する。
Ｎ型基板１３内に形成されている。基板１３は、典型的
に、シリコンであり、且つ後に形成すべきトランジスタ
のドレインとして機能する。
、絶縁層１４（典型的には二酸化シリコン）が基板１３
の上に、例えば、熱酸化によって、形成されており、ゲ
ート絶縁層として機能する。ホトレジストマスク１５を
絶縁層１４上に付与し、次いでパターン形成して、その
際に窓領域１５ａを残存させる。次いで、窓領域１５ａ
内において、絶縁層１４の一部にイオンを注入させる。
の上に、例えば、熱酸化によって、形成されており、ゲ
ート絶縁層として機能する。ホトレジストマスク１５を
絶縁層１４上に付与し、次いでパターン形成して、その
際に窓領域１５ａを残存させる。次いで、窓領域１５ａ
内において、絶縁層１４の一部にイオンを注入させる。
このプロセスの間に、正又は負のイオンを使用すること
が可能である。正のセシウムイオンの如き正イオンを絶
縁ｙｆ３１４内に注入する場合には、結果的に得られる
Ｎチャンネルトランジスタのドレイン電流とドレイン・
ソース電圧との間の特性曲線は矢印Ａの方向（第５図）
にシフトされる。負の沃素イオンの如き負イオンを絶縁
層１４内に注入する場合には、この特性曲線は矢印Ａと
反対の方向ヘシフトされる。本発明のその他の実施例に
おいては、沃素又はセシウム以外のイオンを絶縁層１４
内にイオン注入することが可能である。例えば、正のナ
トリウム、カリウム、ルビジウムイオン、又は負の臭素
、塩素、又は弗素イオンを絶縁層１４内にイオン注入し
てトランジスタ特性を調節することが可能である。
が可能である。正のセシウムイオンの如き正イオンを絶
縁ｙｆ３１４内に注入する場合には、結果的に得られる
Ｎチャンネルトランジスタのドレイン電流とドレイン・
ソース電圧との間の特性曲線は矢印Ａの方向（第５図）
にシフトされる。負の沃素イオンの如き負イオンを絶縁
層１４内に注入する場合には、この特性曲線は矢印Ａと
反対の方向ヘシフトされる。本発明のその他の実施例に
おいては、沃素又はセシウム以外のイオンを絶縁層１４
内にイオン注入することが可能である。例えば、正のナ
トリウム、カリウム、ルビジウムイオン、又は負の臭素
、塩素、又は弗素イオンを絶縁層１４内にイオン注入し
てトランジスタ特性を調節することが可能である。
第９ｂ図を参照すると、ホトレジスト層１５を除去し、
且つゲート１６（典型的には、アルミニウム及びその合
金等のメタル、多結晶シリコン、又はシリサイド）を、
以前にイオンを注入した絶縁層１４の部分の上方に形成
する。次いで、Ｐ型ボディ領域１８及びＮ＋ソース領域
１７を基板１３内に形成する。第９ａ図及び第９ｂ図の
ＤＭＯ８ＦＥＴＱ３を形成する為に使用するプロセスに
関する詳細は上掲の米国特許出願第０６／７７１゜４４
４号に記載されている。
且つゲート１６（典型的には、アルミニウム及びその合
金等のメタル、多結晶シリコン、又はシリサイド）を、
以前にイオンを注入した絶縁層１４の部分の上方に形成
する。次いで、Ｐ型ボディ領域１８及びＮ＋ソース領域
１７を基板１３内に形成する。第９ａ図及び第９ｂ図の
ＤＭＯ８ＦＥＴＱ３を形成する為に使用するプロセスに
関する詳細は上掲の米国特許出願第０６／７７１゜４４
４号に記載されている。
第１０ａ図及び第１０ｂ図は、概略断面図で。
本発明に基づく製造プロセスの期間中のＭＯ３ＦＥＴＱ
４を示している。第１０ａ図を参照すると、ゲート絶縁
層２０がＮ型半導体基板２１上に形成されている。次い
で、ゲート絶縁膜２０内へイオンを注入させる。典型的
には、ホトレジストマスク２２をゲート絶縁膜上方に形
成し、トランジスタチャンネルを形成すべき個所の上方
のゲート絶、縁膜２０の部分内にのみイオンを注入させ
る。例えば正のセシウムイオンの如く正のイオンをゲー
ト絶縁膜２０内に注入する場合には、ドレイン電流とド
レイン・ソース電圧との特性曲線は矢印Ａの方向（第５
図）ヘシフトされる。負の沃素イオンの如き負のイオン
をゲート絶縁膜２ｏ内にイオン注入する場合には、該特
性曲線は矢印Ａの方向とは反対の方向ヘシフトされる。
４を示している。第１０ａ図を参照すると、ゲート絶縁
層２０がＮ型半導体基板２１上に形成されている。次い
で、ゲート絶縁膜２０内へイオンを注入させる。典型的
には、ホトレジストマスク２２をゲート絶縁膜上方に形
成し、トランジスタチャンネルを形成すべき個所の上方
のゲート絶、縁膜２０の部分内にのみイオンを注入させ
る。例えば正のセシウムイオンの如く正のイオンをゲー
ト絶縁膜２０内に注入する場合には、ドレイン電流とド
レイン・ソース電圧との特性曲線は矢印Ａの方向（第５
図）ヘシフトされる。負の沃素イオンの如き負のイオン
をゲート絶縁膜２ｏ内にイオン注入する場合には、該特
性曲線は矢印Ａの方向とは反対の方向ヘシフトされる。
本発明の別の実施例においては、沃素又はセシウム以外
のその他のイオンをゲート絶縁膜２０内にイオン注入さ
せる。第９ｂ図において、ホトレジストマスク２２を除
去し、且つゲート２３を従来の態様で形成する。次いで
、例えばイオン注入によって、ソース及びドレイン領域
２４及び２５を形成する。トランジスタＱ４を完成する
為に使用することの可能な方法の詳細は、例えば、１９
８４年５月２２日にＢａｔｒａ ａｔ ａｌ、に対して
発行された米国特許第４゜４５０．０２１号に開示され
ている。
のその他のイオンをゲート絶縁膜２０内にイオン注入さ
せる。第９ｂ図において、ホトレジストマスク２２を除
去し、且つゲート２３を従来の態様で形成する。次いで
、例えばイオン注入によって、ソース及びドレイン領域
２４及び２５を形成する。トランジスタＱ４を完成する
為に使用することの可能な方法の詳細は、例えば、１９
８４年５月２２日にＢａｔｒａ ａｔ ａｌ、に対して
発行された米国特許第４゜４５０．０２１号に開示され
ている。
本発明の別の実施例においては、ソースとゲートとを直
接接続したデプリションモードトランジスタを提供する
代わりに、トランジスタＱ５ （第１１図）の如きトラ
ンジスタは電圧源３２を介してゲート３０をそのソース
３１へ結合させている。
接接続したデプリションモードトランジスタを提供する
代わりに、トランジスタＱ５ （第１１図）の如きトラ
ンジスタは電圧源３２を介してゲート３０をそのソース
３１へ結合させている。
電圧源３２は周知の電池とすることが可能である。
トランジスタＱ５は、ソース３１とドレイン３３との間
に適宜の電圧を印加した場合に、電流源として機能する
。トランジスタＱ５によって供給される電流は、部分的
には、電圧源３２によって与えられる電圧に依存する。
に適宜の電圧を印加した場合に、電流源として機能する
。トランジスタＱ５によって供給される電流は、部分的
には、電圧源３２によって与えられる電圧に依存する。
第１１図の電流源によって供給される電流の温度依存性
は、トランジスタＱ５の製造過程中に、トランジスタＱ
５のゲート絶縁膜内にイオンを注入させることによって
制御される。従って、本発明に拠れば、トランジスタ電
流源のゲートは、直接的にデプリションモードトランジ
スタ用のトランジスタソースへ接続させるか、又は電圧
源を介してトランジスタソースへ接続させることが可能
である。トランジスタＱ５は、エンハンスメントモード
であっても又はデプリションモードであっても良い。
は、トランジスタＱ５の製造過程中に、トランジスタＱ
５のゲート絶縁膜内にイオンを注入させることによって
制御される。従って、本発明に拠れば、トランジスタ電
流源のゲートは、直接的にデプリションモードトランジ
スタ用のトランジスタソースへ接続させるか、又は電圧
源を介してトランジスタソースへ接続させることが可能
である。トランジスタＱ５は、エンハンスメントモード
であっても又はデプリションモードであっても良い。
以上、本発明の具体的実施の態様に付いて詳細、に説明
したが、本発明はこれら具体例にのみ限定されるべきも
のでは無く、本発明の技術的範囲を逸脱すること無しに
種々の変形が可能であることは勿論である。例えば、本
発明方法はＰチャンネル又はＮチャンネルのいずれのト
ランジスタを形成する場合にも使用することが可能であ
る。
したが、本発明はこれら具体例にのみ限定されるべきも
のでは無く、本発明の技術的範囲を逸脱すること無しに
種々の変形が可能であることは勿論である。例えば、本
発明方法はＰチャンネル又はＮチャンネルのいずれのト
ランジスタを形成する場合にも使用することが可能であ
る。
第１図は理想的な電流源のＩＶ特性を示したグラフ図、
第２図は従来技術によって構成された電流源のＩＶ特性
を示したグラフ図、第３ａ図及び第３ｂ図は夫々Ｎチャ
ンネル及びＰチャンネルデプリションモードトランジス
タを使用した従来の電流源を概略水した各概略図、第４
図は従来技術によって構成された典型的な縦型ＭＤＭＯ
８ＦＥＴのドレイン電流とトレイン・ソース電圧との間
の関係を示したグラフ図、第５図は従来技術によって構
成された典型的な縦型ＤＭＯＳＦＥＴに対するドレイン
電流とゲート電圧との関係を示したグラフ図、第６図乃
至第８図は本発明に基づくプロセスを使用して縦型ＤＭ
Ｏ３ＦＥＴのドレイン電流とゲート・ソース電圧との間
の特性曲線をシフトさせた後の特性曲線を示した各グラ
フ図、第９ａ図及び第９ｂ図は本発明に基づく製造プロ
セスの期間中のＤＭＯ３ＦＥＴを示した各概略断面図、
第１０ａ図及び第１０ｂ図は本発明に基づく製造プロセ
スの期間中のＭＯＳＦＥＴを示した各概略断面図、第１
１図は本発明の別の実施例に基づく電流源として機能す
べく構成されたＭＯＳＦＥＴを示した概略図、である。 （符号の説明） １２：ディープボディ領域 １３：基板 １４：絶縁層 １５：ホトレジストマスク １５ａ：窓領域 １７：Ｎ＋ソース領域 １８二Ｐ型ボデイ領域 ２０：ゲート絶縁膜 ２１：半導体基板 ２２：ホトレジストマスク ２３：ゲート ２４．２５：ソース／ドレイン領域 ３０：ゲート ３１：ソース ３２：電圧源 特許出願人 シリコニクス インコーホレイテッ
ド ）；、ｔ、 、、 、 。 代理人 小 橋 −男驚、、− ｏｓ ドレイン・ソース１らル（Ｖ） ＦＩＧ、−４ −ご− （ｓ 丁−トソース％／ｉ（Ｖ ） Ｖｔｑｓ
’Ｔ”−Ｆ・ソースｔ、Ｌ （Ｖ）ＦＩＧ、−７ＦＩＧ
、−θ
第２図は従来技術によって構成された電流源のＩＶ特性
を示したグラフ図、第３ａ図及び第３ｂ図は夫々Ｎチャ
ンネル及びＰチャンネルデプリションモードトランジス
タを使用した従来の電流源を概略水した各概略図、第４
図は従来技術によって構成された典型的な縦型ＭＤＭＯ
８ＦＥＴのドレイン電流とトレイン・ソース電圧との間
の関係を示したグラフ図、第５図は従来技術によって構
成された典型的な縦型ＤＭＯＳＦＥＴに対するドレイン
電流とゲート電圧との関係を示したグラフ図、第６図乃
至第８図は本発明に基づくプロセスを使用して縦型ＤＭ
Ｏ３ＦＥＴのドレイン電流とゲート・ソース電圧との間
の特性曲線をシフトさせた後の特性曲線を示した各グラ
フ図、第９ａ図及び第９ｂ図は本発明に基づく製造プロ
セスの期間中のＤＭＯ３ＦＥＴを示した各概略断面図、
第１０ａ図及び第１０ｂ図は本発明に基づく製造プロセ
スの期間中のＭＯＳＦＥＴを示した各概略断面図、第１
１図は本発明の別の実施例に基づく電流源として機能す
べく構成されたＭＯＳＦＥＴを示した概略図、である。 （符号の説明） １２：ディープボディ領域 １３：基板 １４：絶縁層 １５：ホトレジストマスク １５ａ：窓領域 １７：Ｎ＋ソース領域 １８二Ｐ型ボデイ領域 ２０：ゲート絶縁膜 ２１：半導体基板 ２２：ホトレジストマスク ２３：ゲート ２４．２５：ソース／ドレイン領域 ３０：ゲート ３１：ソース ３２：電圧源 特許出願人 シリコニクス インコーホレイテッ
ド ）；、ｔ、 、、 、 。 代理人 小 橋 −男驚、、− ｏｓ ドレイン・ソース１らル（Ｖ） ＦＩＧ、−４ −ご− （ｓ 丁−トソース％／ｉ（Ｖ ） Ｖｔｑｓ
’Ｔ”−Ｆ・ソースｔ、Ｌ （Ｖ）ＦＩＧ、−７ＦＩＧ
、−θ
Claims (1)
- 【特許請求の範囲】 １、電流源を形成する方法において、半導体物質の表面
の一部の上にゲート絶縁層を形成し、前記ゲート絶縁層
内にイオンを導入し、前記イオンはその電荷を保持して
おり、前記ゲート絶縁層上にゲートを形成し、前記半導
体物質内にソース領域とドレイン領域とを形成し、前記
ソース領域と前記ゲート領域とを電気的に結合させる、
上記各ステップを有することを特徴とする方法。 ２、電流源を形成する方法において、半導体物質の１表
面の一部の上にゲート絶縁層を形成し、前記ゲート絶縁
層内にイオンを導入し、前記イオンはその電荷を維持し
ており、前記ゲート絶縁層上にゲートを形成し、前記半
導体物質内にソース及び本体領域を形成し、前記半導体
物質の一部はドレインとして機能するものであり、前記
ソース領域を前記ゲート領域へ電気的に結合させる、上
記各ステテップを有することを特徴とする方法。 ３、特許請求の範囲第１項又は第２項おいて、前記電流
源によって供給される電流は温度と逆の関係にあること
を特徴とする方法。 ４、特許請求の範囲第１項又は第２項おいて、前記電流
源によって供給される電流は温度独立性であることを特
徴とする方法。 ５、特許請求の範囲第１項又は第２項おいて、前記電流
源によって供給される電流は温度増加に応じて増加する
ことを特徴とする方法。 ６、特許請求の範囲第１項又は第２項おいて、前記イオ
ンは正イオンであることを特徴とする方法。 ７、特許請求の範囲第１項又は第２項おいて、前記イオ
ンは負イオンであることを特徴とする方法。 ８、特許請求の範囲第１項又は第２項おいて、前記イオ
ンはセシウム又は沃素を有していることを特徴とする方
法。 ９、トランジスタを具備する電流源において、前記トラ
ンジスタは、ソース領域と、ドレイン領域と、前記ソー
ス及びドレイン領域間のチャンネルと、前記チャンネル
上方に形成されているゲート絶縁層であって電荷を維持
するイオンを含有するゲート絶縁層と、前記ゲート絶縁
層の上方に形成したゲートであって前記ソース領域に電
気的に結合しているゲートと、を有することを特徴とす
る電流源。 １０、特許請求の範囲第９項において、前記電流源によ
って供給される電流は温度独立性であることを特徴とす
る電流源。 １１、特許請求の範囲第９項において、前記電流源によ
って供給される電流は温度上昇に応答して増加すること
を特徴とする電流源。 １２、特許請求の範囲第９項において、前記電流源によ
って供給される電流は温度上昇に応答して減少すること
を特徴とする電流源。 １３、特許請求の範囲第９項において、前記イオンは正
イオンであることを特徴とする電流源。 １４、特許請求の範囲第９項において、前記イオンは負
イオンであることを特徴とする電流源。 １５、特許請求の範囲第９項において、前記イオンが沃
素又はセシウムを有していることを特徴とする電流源。 １６、第１及び第２リード間に電圧を供給する電圧源、
前記第１リードに結合したゲートと前記第２リードに結
合したソースとを持ったトランジスタ、を有しており、
前記トランジスタは、前記ゲート下側にゲート絶縁膜を
具備しており、前記ゲート絶縁膜は前記トランジスタの
ドレイン電流対ゲート・ソース電圧の特性をシフトさせ
る為のイオンを包含していることを特徴とする電流源。 １７、電流源を形成する方法において、半導体物質の１
表面の一部の上にゲート絶縁層を形成し、前記ゲート絶
縁層内にイオンを導入し、前記イオンはその電荷を維持
しており、前記半導体物質内にソースとドレインとを形
成し、前記ゲートとソースとの間に電圧を与える、上記
各ステップを有することを特徴とする方法。 １８、電流源を形成する方法において、半導体物質の１
表面の一部の上にゲート絶縁層を形成し、前記ゲート絶
縁層内にイオンを導入し、前記イオンはその電荷を維持
しており、前記半導体物質内にソース及び本体領域を形
成し、前記半導体物質の一部はドレインとして機能する
ものであり、前記ゲートとソースとの間に電圧を与える
、上記各ステップを有することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US890218 | 1986-07-25 | ||
| US06/890,218 US4978631A (en) | 1986-07-25 | 1986-07-25 | Current source with a process selectable temperature coefficient |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6336573A true JPS6336573A (ja) | 1988-02-17 |
| JP2555366B2 JP2555366B2 (ja) | 1996-11-20 |
Family
ID=25396410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62183777A Expired - Fee Related JP2555366B2 (ja) | 1986-07-25 | 1987-07-24 | 処理選択可能温度係数を持った電流源 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4978631A (ja) |
| EP (1) | EP0258070A3 (ja) |
| JP (1) | JP2555366B2 (ja) |
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