JP2009206525A - 配線基板製造方法 - Google Patents

配線基板製造方法 Download PDF

Info

Publication number
JP2009206525A
JP2009206525A JP2009142818A JP2009142818A JP2009206525A JP 2009206525 A JP2009206525 A JP 2009206525A JP 2009142818 A JP2009142818 A JP 2009142818A JP 2009142818 A JP2009142818 A JP 2009142818A JP 2009206525 A JP2009206525 A JP 2009206525A
Authority
JP
Japan
Prior art keywords
wiring
semiconductor chip
wiring layer
base substrate
wiring board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009142818A
Other languages
English (en)
Other versions
JP5099377B2 (ja
Inventor
Tomohiro Nishiyama
知宏 西山
Masaki Tago
雅基 田子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=32321842&utm_source=***_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP2009206525(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2009142818A priority Critical patent/JP5099377B2/ja
Publication of JP2009206525A publication Critical patent/JP2009206525A/ja
Application granted granted Critical
Publication of JP5099377B2 publication Critical patent/JP5099377B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

【課題】ベース基板及び半導体チップ間の熱膨張率差に起因する内部応力を低減させることにより、信頼性を向上させ、今後微細化、多ピン化を進めた際に信頼性上の問題を引き起こすことがない、半導体装置に用いる配線基板製造方法を提供する。
【解決手段】配線基板２としてシリコンからなるベース基板３の片面に配線層５が形成されており、配線層５の最上層の電極には、外部接続バンプ７が形成されている。ベース基板３には、配線層５と、ベース基板３のチップ装着面上の電極端子とを電気的に接続する貫通孔４が形成されており、チップ装着面の電極端子と半導体チップ１の電極端子とが内部接続バンプ６によって電気的、機械的に接続されている。シリコンからなるベース基板３の熱膨張率は、半導体チップ１と同等であると共に、配線層５の熱膨張率以下となっており、半導体チップ１とベース基板３との間の熱膨張率差に起因した応力が非常に小さい。
【選択図】図２Ｃ

Description

本発明は、半導体装置に用いる配線基板製造方法に関し、特にフェイスダウン方式であるフリップチップタイプ半導体装置に用いる配線基板製造方法に関する。
本発明に関する現時点での技術水準をより十分に説明する目的で、本願で引用され或いは特定される特許、特許出願、特許公報、科学論文等の全てを、ここに、参照することでそれらの全ての説明を組入れる。
近年、半導体パッケージの実装密度を向上させるために、パッケージの小型化、微細化、多ピン化が進んでおり、電極端子ピッチを広く保ち、小型化、多ピン化に対応する技術として電極端子をエリアに配置するのが有効である。これは、半導体パッケージとマザーボードとを接続する２次実装においては、インターポーザ基板上にエリア配置されたはんだバンプを通して電極をマザーボードと接続するボール・グリッド・アレイ型の半導体パッケージング技術を指し、半導体チップとインターポーザ基板とを接続する１次実装においては、半導体チップの機能面上にはんだバンプや金バンプなどを同じくエリア配置して接続するフリップチップ接続技術を指す。
図１は、従来の半導体装置の構造を示す断面図である。このような半導体パッケージング技術とフリップチップ接続技術とを用いた半導体装置は、図１に示すようなフリップチップ・ボール・グリッド・アレイ（ＦＣＢＧＡ）であり、小型化、微細化、多ピン化に有利である他、半導体チップとインターポーザ基板を金ワイヤで接続するワイヤボンディングタイプの半導体パッケージと比較し配線抵抗が小さく高速動作性により適していることから今後の用途拡大が期待される。また、インターポーザ基板材料は樹脂材料とセラミック材料に大別されるが、製造コストおよび電気特性の面で優位性がある樹脂材料基板が多く用いられている。またフリップチップ接続技術を用いた例として特開平０８−１６７６３０号公報にはシリコンに近い低熱膨張係数を有するポリマ材料に配線が形成されスルーホールによりチップと配線が接続された構造が示されている。この構造もワイヤボンディングに比べ実装面積が低減するとともに接続距離が短くなること、さらには熱膨張係数をシリコンと近づけたことで熱応力の緩和を図っている。
これまでＬＳＩの開発は、トランジスタの寸法を１／ｋにすると集積度がｋ２倍、動作速度がｋ倍になるというスケーリング則に沿って進められてきたが、微細化の進行および高速動作の要求により配線抵抗（Ｒ）、配線間容量（Ｃ）の増加によるいわゆるＲＣ遅延が無視できなくなり、配線抵抗を下げるために配線材料への銅の採用、配線間容量を下げるために層間絶縁膜に低誘電率膜（Ｌｏｗ−ｋ膜）の適用が有望視されている。このほか、ＬＳＩを高周波領域で安定動作させるには電源電圧の安定化および高周波ノイズ対策のためデカップリングコンデンサの配置が必須であり、貫通孔を有するシリコン単体あるいはシリコン含有絶縁膜からなる基板、又はサファイアからなる基板上に大容量のコンデンサが形成されたコンデンサ装置およびコンデンサ装置が実装されたモジュールが提案されている。このことは、例えば、特開２００２−００８９４２号公報に開示されている。
また、ＬＳＩの高集積化および１チップ内に様々な機能素子と記憶素子等を作り込みシステムを形成するシステム・オン・チップ技術の発展による多ピン化の進行は、フリップチップの電極エリア配置による小型化や微細化を相殺してなお半導体チップを大型化する傾向にある。
しかしながら、従来技術では、図１に示すフリップチップタイプ半導体装置の構造において、インターポーザ基板に樹脂基板を用いた場合、主にシリコンを母材とする半導体チップの線膨張率が室温で約２．６ｐｐｍ／℃であるのに対し、樹脂基板のそれは１５ｐｐｍ／℃前後とその差が大きく、熱膨張率差に起因した大きな内部応力が半導体装置に内在することになる。現在は半導体チップとインターポーザ基板の接合部間隙に樹脂を充填し補強することで信頼性を維持しているが、今後の外部端子増加に伴う半導体チップ大型化の進行は内部応力の増加に直結し、信頼性を確保できなくなることが予想される。前記特開２００２−８９４２号公報に開示の半導体装置構造においても半導体チップはコンデンサを形成した有機層上に接続されており、膨張係数の違いによる熱応力集中の課題は回避されない。また前記特開０８−１６７６３０に開示の接続構造も含め、シリコンに熱膨張係数を合わせたインターポーザ基板に実装されたパッケージはマザーボードに実装する場合に熱膨張差による内部応力により信頼性が低下するという課題を持つ。
さらにＲＣ遅延対策の一つとして適用が考えられているＬｏｗ−ｋ膜はシリコン酸化（ＳｉＯ２）膜にフッ素、水素、有機などをドープしたり、ポーラス化した材料によって誘電率を下げているため、従来のシリコン酸化膜などの層間絶縁膜に比べて脆弱であることが知られている。これは前述の半導体チップとインターポーザ基板間線膨張率差により発生する内部応力の許容限界が低下することを意味し、今後微細化、多ピン化を進めた際に信頼性上の問題を引き起こす。
さらに近年、鉛による地下水汚染対策として従来よりはんだ材料に使用されてきた錫／鉛はんだを鉛フリーはんだに置き換える動向にあり、エレクトロニクス業界においても各社鉛入りはんだを全廃する予定である。それに伴い、はんだ自身の組織変化によって接合部に発生した応力を小さくする応力緩和効果を持つ錫／鉛はんだとは異なり、錫ベースとなる鉛フリーはんだでは応力緩和効果が非常に小さく、結果として内部応力が増加することになり、今後微細化、多ピン化を進めた際に信頼性上の問題を引き起こす。
従って、本発明の目的は、上記問題点の無い半導体装置を提供することにある。
更に、本発明の目的は、配線基板の熱膨張率差に起因する内部応力が低減され、信頼性が向上し、更なる微細化及び多ピン化に対応できる半導体装置を提供することにある。
更に、本発明の目的は、上記問題点の無い半導体装置用配線基板を提供することにある。
更に、本発明の目的は、配線基板の熱膨張率差に起因する内部応力が低減され、信頼性が向上し、更なる微細化及び多ピン化に対応できる半導体装置用配線基板を提供することにある。
更に、本発明の目的は、上記問題点の無い半導体装置用配線基板の製造方法を提供することにある。
更に、本発明の目的は、配線基板の熱膨張率差に起因する内部応力が低減され、信頼性が向上し、更なる微細化及び多ピン化に対応できる半導体装置用配線基板の製造方法を提供することにある。
本発明の第一の側面によれば、半導体チップが配線基板にフリップチップ実装されている半導体装置であって、前記配線基板は、ベース基板と、該ベース基板の片面の配線層形成面に形成された絶縁層と配線とを有する配線層と、前記半導体チップを搭載する前記ベース基板の前記配線層形成面の裏面であるチップ装着面に形成された電極と、前記配線層形成面に形成された前記配線層と前記チップ装着面に形成された前記電極とを電気的に接続する前記ベース基板に形成された貫通孔とを含み、前記ベース基板の熱膨張率は、前記半導体チップと同等もしくは前記配線層の熱膨張率以下であり、前記半導体チップは、前記チップ装着面にフェイスダウンで接続されている半導体装置を提供する。更に、前記半導体チップの熱膨張率は前記配線層の熱膨張率より低いことが望ましい。
本構成により、半導体チップが配線基板のベース基板に搭載されるため、半導体チップとベース基板との熱膨張差を抑えることができ、半導体チップと配線基板との接続信頼性を向上させることができる。また、本構成をマザーボード基板に実装する場合には、配線基板の配線層がマザーボード基板に対向し、マザーボード基板とベース基板との間には配線層が存在するため、配線層はマザーボード基板とベース基板間の熱膨張差に起因する応力を緩和することができ、電気的接続信頼性を向上させることができる。この説明で、本発明の配線基板が実装される基板として、マザーボード基板を例に説明したが、必ずしもこれに限る必要はなく、本発明の配線基板が実装される基板であり、前記ベース基板とは別の基板であればよく、本明細書において、支持基板は、前記ベース基板とは別の基板で本発明の配線基板が実装される基板を意味するものとする。
前記ベース基板の材料は、シリコン、セラミック及び感光性ガラスのいずれかで構成し得る。
前記チップ装着面の前記半導体チップの搭載位置の外周部の少なくとも一部に補強枠材が貼り付けられてもよい。更に、補強枠材の熱膨張率は、半導体チップと同等もしくは配線層の熱膨張率以下であることが望ましい。
前記ベース基板の厚さは、前記チップ装着面の前記半導体チップ搭載位置の外周部の少なくとも一部が前記チップ装着面の前記半導体チップの搭載位置よりも厚くてもよい。
前記配線層形成面及び前記配線層の少なくとも１方に、機能素子が形成されてもよい。
本発明の第二の側面によれば、半導体チップをフリップチップ実装する配線基板であって、ベース基板と、該ベース基板の片面の配線層形成面に形成された絶縁層と配線とを有する配線層と、前記半導体チップを搭載する前記ベース基板の前記配線層形成面の裏面であるチップ装着面に形成された電極と、前記配線層形成面に形成された前記配線層と前記チップ装着面に形成された前記電極とを電気的に接続する前記ベース基板に形成された貫通孔とを含み、前記ベース基板の熱膨張率は、前記半導体チップと同等もしくは前記配線層の熱膨張率以下である配線基板を提供する。更に、前記半導体チップの熱膨張率は前記配線層の熱膨張率より低いことが望ましい。
本構成により、本発明の第一の側面による半導体装置に関し前述した効果が得られる。
前記ベース基板の材料は、シリコン、セラミック及び感光性ガラスのいずれかで構成し得る。
前記チップ装着面の前記半導体チップの搭載位置の外周部の少なくとも一部に補強枠材が貼り付けられてもよい。補強枠材の熱膨張率は、半導体チップと同等もしくは配線層の熱膨張率以下であることが望ましい。
前記ベース基板の厚さは、前記チップ装着面の前記半導体チップ搭載位置の外周部の少なくとも一部が前記チップ装着面の前記半導体チップの搭載位置よりも厚くてもよい。
前記配線層形成面及び前記配線層の少なくとも１方に、機能素子が形成されてもよい。
本発明の第三の側面によれば、ベース基板と当該ベース基板の片面の配線層形成面に形成する絶縁層と配線とを有する配線層とからなり、半導体チップをフリップチップ実装する配線基板を製造する配線基板製造方法であって、前記ベース基板の前記配線層形成面側から非貫通孔を形成する工程と、前記非貫通孔を導電性材料で孔埋めして前記配線層形成面に第１の電極を形成する工程と、前記配線層形成面に前記配線層を形成する工程と、前記配線層形成面の裏面から前記ベース基板を薄くして前記非貫通孔を露出させ前記半導体チップを搭載する第２の電極を形成する工程とを含む配線基板製造方法を提供する。
前記半導体チップの搭載位置の外周部の少なくとも一部の加工量を前記半導体チップの搭載位置の加工量よりも少なくし、前記半導体チップの搭載位置の外周部の前記少なくとも一部と前記半導体チップの前記搭載位置とに段差を持たせて前記ベース基板を薄くする工程を更に含んでもよい。
前記配線層を形成する工程において、更に機能素子を形成してもよい。
本発明の第四の側面によれば、ベース基板と当該ベース基板の片面の配線層形成面に形成する配線層とからなり、半導体チップをフリップチップ実装する配線基板を製造する配線基板製造方法であって、前記ベース基板の前記配線層形成面に配線層を形成する工程と、前記配線層形成面の裏面側から前記ベース基板のみを貫通する貫通孔を形成する工程と、前記貫通孔を導電性材料で埋め前記配線層形成面の裏面に前記半導体チップを搭載する電極を形成する工程とを含む配線基板の製造方法を提供する。
前記半導体チップの搭載位置の外周部の少なくとも一部の加工量を前記半導体チップの搭載位置の加工量よりも少なくし、前記半導体チップの搭載位置の外周部の前記少なくとも一部と前記半導体チップの前記搭載位置とに段差を持たせて前記ベース基板を薄くする工程を更に含んでもよい。
前記配線層を形成する工程において、更に機能素子を形成してもよい。
前述の本発明の第一乃至第四の側面によれば、半導体装置、配線基板および配線基板製造方法は、半導体チップが熱膨張率が近い物性を持つ配線基板のベース基板に接続されるため熱膨張率ミスマッチに起因する内部応力が大幅に低減され、さらに、半導体装置のマザーボードへの実装、および使用環境下での温度変化による内部応力の変化も低減されることから信頼性を向上することができ、今後の外部端子増加に伴う半導体チップの大型化、層間絶縁膜への脆弱なＬｏｗ−ｋ膜の適用、環境対応のはんだ鉛フリー化によるはんだの応力緩和減少など、内部応力の許容レベル低下をクリアすることを可能にする。
さらに、配線基板の配線層の形成において剛性の高いベース基板上に形成するため、微細な配線パターン形成に対し有利であると共に、半導体装置製造工程をほぼすべてウェハレベルで処理可能なことから、生産効率が高く製造コストを削減することが可能となる。
さらに、配線基板のチップ装着面の裏面に形成されている配線層の大部分の体積を占める層間絶縁膜に使用されている樹脂材料と、ベース基板との間の熱膨張率差に起因して応力が生じるが、チップ装着面の半導体チップの搭載位置の外周部の少なくとも一部に補強枠材を貼り付けることにより、ベース基板の半導体チップの搭載位置を非常に薄くした場合にもベース基板の剛性を保つことができ、結果として配線基板の反りを抑え、実装性、信頼性を向上することが可能となる。
さらに、配線基板のチップ装着面の裏面に形成されている配線層の大部分の体積を占める層間絶縁膜に使用されている樹脂材料と、ベース基板との間の熱膨張率差に起因して応力が生じるが、チップ装着面の半導体チップの搭載位置の外周部の少なくとも一部を厚くすることにより、ベース基板の半導体チップの搭載位置を非常に薄くした場合にもベース基板の剛性を保つことができ、結果として配線基板の反りを抑え、実装性、信頼性を向上することができると共に、ベース基板を薄く加工する際に周辺の段差も一括形成するためプロセスを簡略化でき、コストを削減することが可能となる。
さらに、ベース基板の配線層形成面上もしくは配線層に、コンデンサ、抵抗、インダクタ等の機能素子を形成した構成とすることにより、配線層内の最適な位置にコンデンサ、抵抗、インダクタ等の機能素子を配置することで高周波特性の向上や高機能化が可能となり、また実装面積を小さくし、設計自由度を向上させることが可能となる。
さらに、熱膨張率が小さく剛性の高いベース基板の上に配線層を積層することにより、樹脂系基材の上に配線層を積層する場合に比べ、より微細な配線パターンを形成することが可能となる。
従来の半導体装置の構造を示す断面図である。 本発明に係る第１の実施の形態の半導体装置の構造の第１の例を示す断面図である。 本発明に係る第１の実施の形態の半導体装置の構造の第２の例を示す断面図である。 本発明に係る第１の実施の形態の半導体装置の構造の第３の例を示す断面図である。 本発明に係る第１の実施の形態の半導体装置の配線基板の製造方法に関する各工程図における配線基板の断面図である。 本発明に係る第１の実施の形態の半導体装置の配線基板の製造方法に関する各工程図における配線基板の断面図である。 本発明に係る第１の実施の形態の半導体装置の配線基板の製造方法に関する各工程図における配線基板の断面図である。 本発明に係る第１の実施の形態の半導体装置の配線基板の製造方法に関する各工程図における配線基板の断面図である。 本発明に係る第１の実施の形態の半導体装置の配線基板の製造方法に関する各工程図における配線基板の断面図である。 本発明に係る第１の実施の形態の半導体装置の配線基板の製造方法に関する各工程図における配線基板の断面図である。 本発明に係る第２の実施の形態の半導体装置の構造を示す断面図である。 本発明に係る第３の実施の形態の半導体装置の配線基板の製造方法に関する各工程図における配線基板の断面図である。 本発明に係る第３の実施の形態の半導体装置の配線基板の製造方法に関する各工程図における配線基板の断面図である。 本発明に係る第３の実施の形態の半導体装置の配線基板の製造方法に関する各工程図における配線基板の断面図である。 本発明に係る第３の実施の形態の半導体装置の配線基板の製造方法に関する各工程図における配線基板の断面図である。 本発明に係る第３の実施の形態の半導体装置の配線基板の製造方法に関する各工程図における配線基板の断面図である。 本発明に係る第４の実施の形態の半導体装置の構造を示す断面図である。 本発明に係る第４の実施の形態の半導体装置のフリップチップ接合工程以後の組み立て工程における半導体装置の断面図である。 本発明に係る第４の実施の形態の半導体装置のフリップチップ接合工程以後の組み立て工程における半導体装置の断面図である。 本発明に係る第４の実施の形態の半導体装置のフリップチップ接合工程以後の組み立て工程における半導体装置の断面図である。 本発明に係る第４の実施の形態の半導体装置のフリップチップ接合工程以後の組み立て工程における半導体装置の断面図である。
（第１の実施の形態）
以下、本発明の実施の形態を図面に基づいて詳細に説明する。図２Ａは、本発明に係る第１の実施の形態の半導体装置の構造の第１の例を示す断面図である。図２Ｂは、本発明に係る第１の実施の形態の半導体装置の構造の第２の例を示す断面図である。図２Ｃは、本発明に係る第１の実施の形態の半導体装置の構造の第３の例を示す断面図である。図３Ａ乃至図３Ｆは、本発明に係る第１の実施の形態の半導体装置の配線基板の製造方法に関する各工程図における配線基板の断面図である。
第１の実施の形態は、図２Ａを参照すると、配線基板２としてシリコンからなるベース基板３の片面に単層又は多層の配線層５が形成されており、配線層５の最上層の電極には、外部接続バンプ７が形成されている。
ベース基板３には、配線層５と、ベース基板３の配線層５が形成されていない面（以下、チップ装着面と称す）上の電極端子とを電気的に接続する貫通孔４が形成されており、チップ装着面の電極端子と半導体チップ１の電極端子とが錫／鉛はんだ等の内部接続バンプ６によって電気的、機械的に接続されている。
また、シリコンからなるベース基板３の熱膨張率は、半導体チップ１と同等であると共に、配線層５の熱膨張率以下となっており、半導体チップ１とベース基板３との間の熱膨張率差に起因した応力が非常に小さい。従って、図２Ａに示すように、接合強度の一部を担うために半導体チップ１と配線基板２との隙間をエポキシ系樹脂等の封止樹脂によって必ずしも埋める必要はないが、周囲環境との遮断のため必要に応じて、図２Ｂに示すように、半導体チップ１と配線基板２との隙間を封止樹脂８によって接合部に過大な応力を加えない範囲内で樹脂封止しても良く、また、図２Ｃに示すように、半導体チップ１の周囲のみを封止樹脂８で樹脂封止しても良い。
次に、第１の実施の形態の配線基板２の製造方法について図３Ａ乃至図３Ｆを参照して詳細に説明する。
図３Ａに示すように、ベース基板３のシリコンウェハ上に絶縁層１１ａであるシリコン酸化膜（ＳｉＯ２膜）を形成後、リソグラフィー工程により孔形成位置をパターニングして、絶縁層１１ａを開口し、更に、リアクティブ・イオン・エッチング（ＲＩＥ）により、深さ１１０μｍの非貫通孔を形成する。なお、非貫通孔の孔径は、直径約８０μｍとし、孔の間隔は、約１５０μｍとした。ＲＩＥは、反応性ガスプラズマ中の活性化原子の反応で酸化膜を除去する方法であり、ドライエッチング法と同様異方性を持たせたエッチング除去が可能である。
次に、図３Ｂに示すように、非貫通孔の形成面に絶縁層１１ｂであるＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ５）４）膜をプラズマＣＶＤ法で、メッキシード層の銅（Ｃｕ）膜（図示せず）をスパッタリングで順次形成する。本構造のような比較的深い孔の全面にＣＶＤ法で成膜する場合、その形状から孔の側面には成膜され難い。そこで成膜直後から被覆性の良い膜を形成できるＴＥＯＳ膜を絶縁層１１ｂとして選択した。次にメッキのダマシン法にて非貫通孔を導体１２であるＣｕで充填し、ケミカル・メカニカル・ポリッシング（ＣＭＰ）で導体１２の表面を平坦化する。ダマシン法の他に、ＣＶＤ法で導電体を充填することも可能であり、導電体には金属材料の他に導電性樹脂を用いることもできる。
次に、図３Ｃに示すように、ＣＭＰ処理した上層のＣｕ膜をエッチングでパターニングし、層間絶縁膜１４形成、ビア穴形成、デスミア処理、配線１３形成を順次繰り返して多層配線層を形成するビルドアップ工法により配線層５を形成する。なお、図３Ｃには、配線層５が３層である例を示したが、３層に限定されるものではない。
配線層５の形成の際に、コンデンサ、抵抗、インダクタ等の機能素子を作り込むことによって高速動作性の向上などが期待でき、例えば層間絶縁膜１４の一部を強誘電体材料とし、配線層５内の電源ラインとグランドラインで挟み込む構造を形成して平行平板型のコンデンサを内臓させ、デカップリング・キャパシタとして機能させることができる。その後、最上層配線の電極１６ａ以外をポリイミドなどのソルダーレジスト１５で被覆し、外部接続バンプ形成側の構造が完成する。
ここでは配線層５内にコンデンサ、抵抗、インダクタなどの機能素子を配線層５に形成しているが、導電体が充填されたビアが形成されたシリコン基板上に薄膜プロセスを使用しコンデンサなどの機能素子を形成してもよいシリコン上への形成なので従来の半導体拡散プロセスを流用することが可能であり、精度が高く、設備投資などのコストが抑制され低コスト化が可能となる。
次に、図３Ｄに示すように、シリコンの薄化処理の前に配線層形成側の表層保護のため支持体１７で被覆する。ウェハを反転させ、約７００μｍのシリコンの部分を機械研磨により約２００μｍまで薄くした後、ＲＩＥによりさらに厚さ約１００μｍになるまで薄くし非貫通孔を露出させる。
第１の実施の形態では、生産コスト・生産効率を考慮し機械研磨とＲＩＥ法の組み合わせで薄化を行った。機械研磨後の表面には通常歪みを持った層が形成され、条件によってはマイクロクラックが発生し信頼性劣化の原因となる可能性があるため、機械研磨による除去量、および切削速度などの条件には充分配慮する必要がある。また、信頼性に影響を与えない範囲であればすべて機械研磨で薄化を行うこともできる。
次に、図３Ｅに示すように、ＲＩＥ処理後の面は貫通孔露出部とそれ以外で材質差異によるエッチング速度差から段差が発生する。そこで、ＲＩＥ処理した面をＣＭＰにより平坦化すると同時に絶縁層１１ｂを完全に除去して銅を露出させる。その上に絶縁層１１ｃのＳｉＯ２膜を形成し、フォトリソ工法によりパターニングする。
最後に図３Ｆに示すように、絶縁層１１ｃの開口部に第２の電極１６ｂを形成後シリコン窒化膜（ＳｉＮ膜）のカバー膜１８を形成し、支持体１７を剥離除去して配線基板２が完成する。第１の実施の形態では、絶縁層１１ａ、１１ｂ、１１ｃやカバー膜１８にＳｉＯ２、ＳｉＮを用いたが、それ以外に比較的低温で成膜可能なプラズマＣＶＤ法でＳｉＣ、ＳｉＯＦ、ＳｉＯＣを用いることもできる。
図３Ａ乃至図３Ｆに示す工程により製造されたウェハ状の配線基板２に半導体チップ１をフェイスダウン実装し、適宜封止樹脂８で補強した後、個片化し、外部接続バンプ７を形成して所要の半導体装置とする。このプロセスでは、ウェハ状態で最終工程近くまで作業を進めるため生産効率が高く、生産、検査コストを削減することができる。
半導体チップ１のサイズが１０×１０ｍｍを超え、外部出力端子数が１０００ピンを超えるような場合は、配線基板２のサイズは大きくなり４０〜５０ｍｍと言った大型化が進んでいる。このような場合では薄く加工されたシリコン基板は強度を保つことができなくなり、個辺化するときに配線基板２を破壊する恐れがあるため、シリコンの薄化処理、半導体チップの接続電極を形成した後、配線基板２を個辺化する前にスティフナ９を貼り付け補強した後に切断する工程とすることが望ましい。
さらには配線基板製造と半導体チップ搭載が連続して行うことが可能であればウェハの状態で半導体チップ１を搭載し、個辺化することがよい。
また、本発明において、絶縁層は、マザーボード基板を一例とする支持基板と配線基板との熱膨張差を緩和できる材料であればよい。支持基板とベース基板の熱膨張率を考慮して選択されることが望ましく、さらに、望ましくは、絶縁層の熱膨張率が、支持基板の熱膨張率より小さく、ベース基板の熱膨張率より大きい材料である。
第１の実施の形態では、半導体チップ１と、配線基板２のベース基板３とにシリコンを用いているがシリコンに限定されず、ベース基板３には、熱膨張率が半導体チップ１の熱膨張率と同等もしくは配線層５の熱膨張率以下の材料を用い、シリコン以外では、例えば、セラミック又は微細孔の形成が可能な感光性ガラスを用いることができる。ベース基板３を感光性ガラスとした場合には、非貫通孔ではなく始めに貫通孔を形成した後、ガラス板両面の導通処理および配線層形成を行う。具体的には孔形成パターンを描いたマスクを感光性ガラス上に乗せ、所定波長成分を有する紫外線で露光、熱処理による現像を行い結晶化した部分を酸で除去して貫通孔を有するベース基板３とする。
（第２の実施の形態）
図４は、本発明に係る第２の実施の形態の半導体装置の構造を示す断面図である。第２の実施の形態は、第１の実施の形態の構成に加えて、補強枠材であるスティフナ９をベース基板３の半導体チップ１実装面周囲に貼り付け、配線基板２の剛性を高めている。スティフナ９によって配線基板２の剛性を高めることができるため、ベース基板３を薄くしてパッケージ厚さの薄化を可能にしたり、スティフナ９を利用して放熱板１０を半導体チップ１裏面に貼り付け半導体チップ１の消費電力、発熱量増加に伴う冷却性向上対策を適宜行うことができる。なお、スティフナ９の材質も、ベース基板３と同様に半導体チップ１の熱膨張率と同等もしくは配線層５の熱膨張率以下であることが望ましい。
（第３の実施の形態）
図５Ａ乃至図５Ｅは、本発明に係る第３の実施の形態の半導体装置の配線基板の製造方法に関する各工程図における配線基板の断面図である。
第１の実施の形態では、ベース基板３に非貫通孔を形成し、導体１２で埋めた後配線層５を形成したのに対し、本第３の実施の形態においては最初にベース基板３上へ配線層５を形成した後、貫通孔および裏面電極の形成を行って配線基板２を完成させる点が異なる。
まず図５Ａに示すように、厚さ約７００μｍのシリコンのベース基板３上に絶縁層１１ａ、配線層５を第１の実施の形態と同じ製造方法で形成する。
配線層５表面を支持体１７で被覆して保護し、反転してベース基板３を裏面より厚さ約１８０μｍまで機械研削後、中央部を厚さ約８０μｍまでＲＩＥ除去する。図４が拡大図のため示していないが、ＲＩＥ除去の際は基板周辺部の幅８．５ｍｍエリアをマスキングし、中央エリアのみさらに薄化して段差を持たせた。こうすることにより、貫通孔形成部の厚さをさらに薄くできるとともにベース基板３の剛性を保つことが可能となる。なお、配線基板２の外形は□３０ｍｍ、半導体チップ１は外形約□１０ｍｍ、厚さ約７００μｍである。また本例では配線基板２の貫通孔形成部と周囲部が同一材料で一体化した構成となっているが、第２の実施の形態のように平滑な配線基板２上の周囲にスティフナ９を貼り付けることで剛性を保つことも可能である。
次に、図５Ｂに示すように、ベース基板３のシリコンウェハ上に絶縁層１１ｃであるＳｉＯ２膜を形成後、フォトリソ工程により孔形成位置をパターニング、絶縁層１１ｃを開口し、ＲＩＥ除去により貫通孔を形成し、配線層５最下層の配線を露出させる。次に、貫通孔の側面および上面を絶縁層１１ｂであるＴＥＯＳ膜で絶縁する。
その後、図５Ｃに示すようにダマシン法によって導体１２であるＣｕを充填しＣＭＰによる表面平坦化を行った後、図５Ｄに示すように電極１６ｂを形成し、更に、図５Ｅに示すようにＳｉＮカバー膜１８を形成することで、ウェハ状の配線基板２が完成する。
（第４の実施の形態）
図６は、本発明に係る第４の実施の形態の半導体装置の構造を示す断面図である。図７Ａ乃至図７Ｄは、本発明に係る第４の実施の形態の半導体装置のフリップチップ接合工程以後の組み立て工程における半導体装置の断面図である。
第４の実施の形態は、図６を参照すると、ベース基板３の周囲に段差を設け中央部を薄くしており、半導体チップ１をフリップチップ実装、樹脂封止した後に裏面を一括研磨することで、半導体装置全体として薄化が成されている。
まず、図７Ａに示すように、支持体１７が貼り付けられたままのウェハ状の配線基板２に半導体チップ１をフリップチップ実装する。次に、図７Ｂに示すように、半導体チップ１とベース基板３の隙間に封止樹脂８を流し込み充填すると共に、実装体の上面が封止樹脂８で覆われるまで封止樹脂８を供給する。これは、半導体チップ１裏面研削時のダメージ軽減のために行うもので、接合部および素子信頼性に問題ない範囲内で適宜樹脂供給量の変更および工程の省略を行うことができる。
その後、図７Ｃに示すように、半導体チップ１裏面を厚さが約５０μｍになるまで研削し、外部接続バンプ７を除く半導体装置厚さを約２２０μｍとした。なお、配線層５は２層構成としている。次に、図７Ｄに示すように、ダイシング加工でウェハを個片化し支持体１７を剥離する。最後に外部接続バンプ７をマイクロボール搭載法により形成し、半導体装置が完成する。外部接続バンプ７の形成方法については、はんだペースト印刷法、蒸着法、電解メッキ法など他の方法を用いることが可能で、支持体剥離、個片化工程の順序はバンプ形成方法や生産性を考慮して適宜変更することができる。
（第５の実施の形態）
第１の実施の形態ではシリコンよりなるベース基板に貫通孔を形成した後、配線層を形成して支持体に貼り付け、裏面よりシリコンを薄く加工して半導体チップ１の搭載面を露出させることで配線基板２を形成した。
第３の実施の形態ではシリコン基板上に配線層５を形成し、その裏面からシリコンを薄く加工し、その後に貫通孔を形成して半導体チップ１の搭載面を形成し配線基板２を形成した。
いずれの場合も半導体チップ１の搭載面を最終的に加工しているが、第５の実施の形態では、ベース基板２にＲＩＥにより貫通孔となるビアを形成し、内壁の絶縁膜形成、導電体の充填、ＣＭＰによる平坦化を順次実施して、半導体チップ１を搭載するためのパッドを形成する。この後この面を支持体に貼り付け、裏面よりシリコン薄型化のための機械研削加工、ドライエッチング加工を適宜組み合わせて、貫通電極を形成する。この後、多層配線層を形成し、外部端子を形成して配線基板とする。この方法によれば、半導体チップ１の搭載面の電極形成工程、またコンデンサなどの機能素子を形成する工程など比較的高い精度が要求される工程を支持体や多層配線層を形成する前に半導体製造の拡散工程による技術を利用することができると言う利点を有する。
これら実施の形態においては貫通ビア径を８０μｍとしているが、ビアを形成する際の穴あけ工程については１５０μｍ程度の大口径も可能である。電極の配列ピッチにもよるが、高密度化の観点からはビア径は小さい方が望ましく、５０μｍ以下が採用される。ビア形成の工法を選択することで１０μｍ程度までは実施可能である。
また、ビアを露出させる工程をシリコンの機械研削によりシリコンとビアに充填した導電体を一括して加工する実施する場合は導電体が研削砥石に目詰まりしやすく、加工面が粗くなり、歩留まりを低下させることが考えられる。このためビア径は加工するシリコンウェハに対して面積で２％以下が望ましく、８インチウェハに４０００ピンの基板が６０個取れるようなレイアウトとした場合、貫通ビアの直径は３０μｍ以下が最も適し、ビアに導電材料を充填する工程の観点から充填性を重視すると１０μｍ以上が望ましい。
以上説明したように、本実施の形態によれば、半導体チップ１が熱膨張率が近い物性を持つ配線基板２のベース基板３に接続されるため熱膨張率ミスマッチに起因する内部応力が大幅に低減され、さらに、半導体装置のマザーボードへの実装、および使用環境下での温度変化による内部応力の変化も低減されることから信頼性を向上することができ、今後の外部端子増加に伴う半導体チップ１の大型化、層間絶縁膜への脆弱なＬｏｗ−ｋ膜の適用、環境対応のはんだ鉛フリー化によるはんだの応力緩和減少など、内部応力の許容レベル低下をクリアすることができるという効果を奏する。
さらに、本実施の形態によれば、配線基板２の配線層５の形成において剛性の高いベース基板３上に形成するため、微細な配線パターン形成に対し有利であると共に、半導体装置製造工程をほぼすべてウェハレベルで処理可能なことから、生産効率が高く製造コストを削減することができるという効果を奏する。
さらに、本実施の形態によれば、配線基板２のチップ装着面の裏面に形成されている配線層５の大部分の体積を占める層間絶縁膜に使用されている樹脂材料と、ベース基板との間の熱膨張率差に起因して応力が生じるが、チップ装着面の半導体チップ１の搭載位置の外周部すべてもしくはその一部に補強枠材が貼り付けることにより、ベース基板３の半導体チップ１の搭載位置を非常に薄くした場合にもベース基板３の剛性を保つことができ、結果として配線基板２の反りを抑え、実装性、信頼性を向上することができるという効果を奏する。
さらに、本実施の形態によれば、配線基板２のチップ装着面の裏面に形成されている配線層５の大部分の体積を占める層間絶縁膜に使用されている樹脂材料と、ベース基板３との間の熱膨張率差に起因して応力が生じるが、チップ装着面の半導体チップ１の搭載位置の外周部すべてもしくはその一部を厚くすることにより、ベース基板３の半導体チップ１の搭載位置を非常に薄くした場合にもベース基板３の剛性を保つことができ、結果として配線基板の反りを抑え、実装性、信頼性を向上することができると共に、ベース基板３を薄く加工する際に周辺の段差も一括形成するためプロセスを簡略化でき、コストを削減することができるという効果を奏する。
さらに、本実施の形態によれば、ベース基板３の配線層形成面上もしくは配線層５に、コンデンサ、抵抗、インダクタ等の機能素子を形成した構成とすることにより、配線層５内の最適な位置にコンデンサ、抵抗、インダクタ等の機能素子を配置することで高周波特性の向上や高機能化が可能となり、また実装面積を小さくし、設計自由度を向上させることができるという効果を奏する。
さらに、本実施の形態によれば、熱膨張率が小さく剛性の高いベース基板３の上に配線層５を積層することにより、樹脂系基材の上に配線層５を積層する場合に比べ、より微細な配線パターンを形成することができるという効果を奏する。
なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。なお、各図において、同一構成要素には同一符号を付している。
本発明に係る半導体装置に用いる配線基板製造方法は、半導体チップが配線基板にフリップチップ実装されている半導体装置であれば、あらゆるものに適用することが可能であり、その利用の可能性において何ら限定するものではない。
幾つかの好適な実施の形態及び実施例に関連付けして本発明を説明したが、これら実施の形態及び実施例は単に実例を挙げて発明を説明するためのものであって、限定することを意味するものではないことが理解できる。本明細書を読んだ後であれば、当業者にとって等価な構成要素や技術による数多くの変更および置換が容易であることが明白であるが、このような変更および置換は、添付の請求項の真の範囲及び精神に該当するものであることは明白である。

Claims (6)

  1. ベース基板と当該ベース基板の片面の配線層形成面に形成する絶縁層と配線とを有する配線層とからなり、半導体チップをフリップチップ実装する配線基板を製造する配線基板製造方法であって、前記ベース基板の前記配線層形成面側から非貫通孔を形成する工程と、前記非貫通孔を導電性材料で孔埋めして前記配線層形成面に第１の電極を形成する工程と、前記配線層形成面に前記配線層を形成する工程と、前記配線層形成面の裏面から前記ベース基板を薄くして前記非貫通孔を露出させ前記半導体チップを搭載する第２の電極を形成する工程とを含む配線基板製造方法。
  2. 前記半導体チップの搭載位置の外周部の少なくとも一部の加工量を前記半導体チップの搭載位置の加工量よりも少なくし、前記半導体チップの搭載位置の外周部の前記少なくとも一部と前記半導体チップの前記搭載位置とに段差を持たせて前記ベース基板を薄くする工程を更に含む請求項１記載の配線基板製造方法。
  3. 前記配線層を形成する工程において、更に機能素子を形成する請求項１記載の配線基板製造方法。
  4. ベース基板と当該ベース基板の片面の配線層形成面に形成する配線層とからなり、半導体チップをフリップチップ実装する配線基板を製造する配線基板製造方法であって、前記ベース基板の前記配線層形成面に配線層を形成する工程と、前記配線層形成面の裏面側から前記ベース基板のみを貫通する貫通孔を形成する工程と、前記貫通孔を導電性材料で埋め前記配線層形成面の裏面に前記半導体チップを搭載する電極を形成する工程とを含む配線基板製造方法。
  5. 前記半導体チップの搭載位置の外周部の少なくとも一部の加工量を前記半導体チップの搭載位置の加工量よりも少なくし、前記半導体チップの搭載位置の外周部の前記少なくとも一部と前記半導体チップの前記搭載位置とに段差を持たせて前記ベース基板を薄くする工程を更に含む請求項４記載の配線基板製造方法。
  6. 前記配線層を形成する工程において、更に機能素子を形成する請求項４記載の配線基板製造方法。
JP2009142818A 2002-11-21 2009-06-15 配線基板製造方法 Expired - Lifetime JP5099377B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009142818A JP5099377B2 (ja) 2002-11-21 2009-06-15 配線基板製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2002337376 2002-11-21
JP2002337376 2002-11-21
JP2009142818A JP5099377B2 (ja) 2002-11-21 2009-06-15 配線基板製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2004553229A Division JPWO2004047167A1 (ja) 2002-11-21 2003-11-21 半導体装置、配線基板および配線基板製造方法

Publications (2)

Publication Number Publication Date
JP2009206525A true JP2009206525A (ja) 2009-09-10
JP5099377B2 JP5099377B2 (ja) 2012-12-19

Family

ID=32321842

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2004553229A Pending JPWO2004047167A1 (ja) 2002-11-21 2003-11-21 半導体装置、配線基板および配線基板製造方法
JP2009142818A Expired - Lifetime JP5099377B2 (ja) 2002-11-21 2009-06-15 配線基板製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2004553229A Pending JPWO2004047167A1 (ja) 2002-11-21 2003-11-21 半導体装置、配線基板および配線基板製造方法

Country Status (4)

Country Link
US (1) US7728439B2 (ja)
JP (2) JPWO2004047167A1 (ja)
CN (1) CN100377337C (ja)
WO (1) WO2004047167A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014182120A1 (ko) * 2013-05-09 2014-11-13 주식회사 옵토레인 인터포저 기판의 관통전극 형성 방법 및 인터포저 기판을 포함하는 반도체 패키지
JP2022042814A (ja) * 2020-09-03 2022-03-15 株式会社村田製作所 電子部品および電子部品モジュール

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4343044B2 (ja) * 2004-06-30 2009-10-14 新光電気工業株式会社 インターポーザ及びその製造方法並びに半導体装置
JP4865197B2 (ja) * 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102006001600B3 (de) * 2006-01-11 2007-08-02 Infineon Technologies Ag Halbleiterbauelement mit Flipchipkontakten und Verfahren zur Herstellung desselben
US20070246821A1 (en) * 2006-04-20 2007-10-25 Lu Szu W Utra-thin substrate package technology
US7804177B2 (en) * 2006-07-26 2010-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-based thin substrate and packaging schemes
EP2054932A2 (en) * 2006-08-17 2009-05-06 Nxp B.V. Semiconductor component and assembly with projecting electrode
JP4946262B2 (ja) 2006-08-18 2012-06-06 富士通セミコンダクター株式会社 半導体素子の実装方法及び半導体装置の製造方法
JP5042591B2 (ja) * 2006-10-27 2012-10-03 新光電気工業株式会社 半導体パッケージおよび積層型半導体パッケージ
SG147400A1 (en) * 2007-04-24 2008-11-28 United Test & Assembly Ct Ltd Bump on via-packaging and methodologies
JP2008305833A (ja) * 2007-06-05 2008-12-18 Disco Abrasive Syst Ltd ウェーハの加工方法
US7939941B2 (en) 2007-06-27 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of through via before contact processing
JP4917979B2 (ja) * 2007-07-09 2012-04-18 半導体特許株式会社 半導体装置及びその製造方法
US8350382B2 (en) * 2007-09-21 2013-01-08 Infineon Technologies Ag Semiconductor device including electronic component coupled to a backside of a chip
US20090135157A1 (en) * 2007-11-27 2009-05-28 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Capacitive Sensing Input Device with Reduced Sensitivity to Humidity and Condensation
US8853830B2 (en) 2008-05-14 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. System, structure, and method of manufacturing a semiconductor substrate stack
JP5471268B2 (ja) 2008-12-26 2014-04-16 大日本印刷株式会社 貫通電極基板及びその製造方法
JP4900508B2 (ja) * 2008-12-26 2012-03-21 大日本印刷株式会社 貫通電極基板及びその製造方法
US8691664B2 (en) * 2009-04-20 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Backside process for a substrate
US7936060B2 (en) * 2009-04-29 2011-05-03 International Business Machines Corporation Reworkable electronic device assembly and method
JP5532744B2 (ja) * 2009-08-20 2014-06-25 富士通株式会社 マルチチップモジュール及びマルチチップモジュールの製造方法
EP2339627A1 (en) * 2009-12-24 2011-06-29 Imec Window interposed die packaging
TWI419302B (zh) * 2010-02-11 2013-12-11 Advanced Semiconductor Eng 封裝製程
CN102194706B (zh) * 2010-03-02 2013-08-21 日月光半导体制造股份有限公司 封装工艺
US9236278B2 (en) * 2011-09-23 2016-01-12 Stats Chippac Ltd. Integrated circuit packaging system with a substrate embedded dummy-die paddle and method of manufacture thereof
JP5333572B2 (ja) * 2011-12-22 2013-11-06 富士通セミコンダクター株式会社 半導体素子の実装方法及び半導体装置の製造方法
JP5474127B2 (ja) * 2012-05-14 2014-04-16 株式会社野田スクリーン 半導体装置
CN102800647A (zh) * 2012-08-22 2012-11-28 上海宏力半导体制造有限公司 立体螺旋电感及其形成方法
JP2014204004A (ja) * 2013-04-05 2014-10-27 Hoya株式会社 基板組立体、基板組立体の製造方法およびチップパッケージの製造方法
US9466578B2 (en) 2013-12-20 2016-10-11 Qualcomm Incorporated Substrate comprising improved via pad placement in bump area
KR20150120570A (ko) * 2014-04-17 2015-10-28 에스케이하이닉스 주식회사 반도체 패키지 및 그 제조 방법
KR20170001060A (ko) * 2015-06-25 2017-01-04 에스케이하이닉스 주식회사 인터포저를 포함하는 반도체 패키지 및 제조 방법
US10340444B2 (en) * 2016-12-28 2019-07-02 Rohm Co., Ltd. Semiconductor element with hall element and sealing resin
US10510603B2 (en) 2017-08-31 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive vias in semiconductor packages and methods of forming same
JP6446155B1 (ja) * 2018-07-17 2018-12-26 株式会社日立パワーソリューションズ 両面回路非酸化物系セラミックス基板およびその製造方法
CN109599378A (zh) * 2018-12-21 2019-04-09 华进半导体封装先导技术研发中心有限公司 一种芯片的封装结构及制备方法
CN112309993A (zh) * 2020-02-17 2021-02-02 成都华微电子科技有限公司 基于硅基封装基板的封装结构

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590349A (ja) * 1991-02-07 1993-04-09 Nitto Denko Corp 電極付フイルムおよびフイルムキヤリアならびにそれらを用いた半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0864711A (ja) * 1994-08-25 1996-03-08 Toshiba Corp 半導体用パッケージ
US5525834A (en) * 1994-10-17 1996-06-11 W. L. Gore & Associates, Inc. Integrated circuit package
JP3492025B2 (ja) * 1995-06-02 2004-02-03 株式会社トクヤマ 回路基板構造
JP3683996B2 (ja) * 1996-07-30 2005-08-17 株式会社東芝 半導体装置およびその製造方法
JP3598189B2 (ja) * 1997-01-24 2004-12-08 松下電器産業株式会社 チップサイズパッケージ、その製造方法、およびその実装位置合わせの方法
US5919329A (en) * 1997-10-14 1999-07-06 Gore Enterprise Holdings, Inc. Method for assembling an integrated circuit chip package having at least one semiconductor device
US6316289B1 (en) * 1998-11-12 2001-11-13 Amerasia International Technology Inc. Method of forming fine-pitch interconnections employing a standoff mask
JP3973340B2 (ja) * 1999-10-05 2007-09-12 Ｎｅｃエレクトロニクス株式会社 半導体装置、配線基板、及び、それらの製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590349A (ja) * 1991-02-07 1993-04-09 Nitto Denko Corp 電極付フイルムおよびフイルムキヤリアならびにそれらを用いた半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014182120A1 (ko) * 2013-05-09 2014-11-13 주식회사 옵토레인 인터포저 기판의 관통전극 형성 방법 및 인터포저 기판을 포함하는 반도체 패키지
KR101468680B1 (ko) * 2013-05-09 2014-12-04 (주)옵토레인 인터포저 기판의 관통전극 형성 방법 및 인터포저 기판을 포함하는 반도체 패키지
JP2022042814A (ja) * 2020-09-03 2022-03-15 株式会社村田製作所 電子部品および電子部品モジュール
US11610728B2 (en) 2020-09-03 2023-03-21 Murata Manufacturing Co., Ltd. Electronic component and electronic component module
JP7322838B2 (ja) 2020-09-03 2023-08-08 株式会社村田製作所 電子部品および電子部品モジュール

Also Published As

Publication number Publication date
US20060151870A1 (en) 2006-07-13
CN100377337C (zh) 2008-03-26
WO2004047167A1 (ja) 2004-06-03
JP5099377B2 (ja) 2012-12-19
CN1714444A (zh) 2005-12-28
US7728439B2 (en) 2010-06-01
JPWO2004047167A1 (ja) 2006-03-23

Similar Documents

Publication Publication Date Title
JP5099377B2 (ja) 配線基板製造方法
US9385056B2 (en) Packaging substrate having embedded interposer and fabrication method thereof
JP4844391B2 (ja) 半導体装置並びに配線基板及びその製造方法
US8866276B2 (en) Semiconductor chip device with polymeric filler trench
US8623751B2 (en) Through-hole electrode substrate and method of manufacturing the same
US7839649B2 (en) Circuit board structure having embedded semiconductor element and fabrication method thereof
CN110660680A (zh) 半导体结构的形成方法
WO2017074390A1 (en) Alternative surfaces for conductive pad layers of silicon bridges for semiconductor packages
JP2004152812A (ja) 半導体装置及び積層型半導体装置
KR20120061309A (ko) 반도체 장치의 제조 방법
JP4844392B2 (ja) 半導体装置及び配線基板
KR101341619B1 (ko) 반도체 패키지 및 그의 제조 방법
CN106409813A (zh) 多元件封装体及其制备方法
JP2005317704A (ja) 半導体装置、配線基板および配線基板製造方法
TWI396267B (zh) 電子封裝、用於電子裝置的散熱結構及其製造方法
JPWO2020261994A1 (ja) 複合部品およびその製造方法
JP2005317705A (ja) 半導体装置、配線基板および配線基板の製造方法
US20230387078A1 (en) Semiconductor structure with integrated passive device having opposed solder bumps
TWI820545B (zh) 半導體裝置及其製造方法
TWI739413B (zh) 半導體裝置及其製造方法
JP7010314B2 (ja) 貫通電極基板
TW202312374A (zh) 用於半導體設備封裝的加勁框架
JP6435893B2 (ja) 貫通電極基板の製造方法
JP2022102371A (ja) 半導体装置及びその製造方法
KR20220014680A (ko) 양극산화막 기판 베이스, 이를 구비하는 양극산화막 기판부, 이를 구비하는 양극산화막 기반 인터포저 및 이를 구비하는 반도체 패키지

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090615

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120411

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120611

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120829

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120911

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151005

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5099377

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S131 Request for trust registration of transfer of right

Free format text: JAPANESE INTERMEDIATE CODE: R313135

SZ02 Written request for trust registration

Free format text: JAPANESE INTERMEDIATE CODE: R313Z02

S131 Request for trust registration of transfer of right

Free format text: JAPANESE INTERMEDIATE CODE: R313135

SZ02 Written request for trust registration

Free format text: JAPANESE INTERMEDIATE CODE: R313Z02

S631 Written request for registration of reclamation of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313631

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S131 Request for trust registration of transfer of right

Free format text: JAPANESE INTERMEDIATE CODE: R313135

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term