JP5320753B2 - 電気泳動表示装置 - Google Patents

Description

本発明は、電気泳動表示装置に関する。

アクティブマトリクス型の電気泳動表示装置として、画素内にスイッチング用トランジスタとメモリ回路とを備えたものが知られている（例えば、特許文献１を参照）。特許文献１記載の表示装置では、画素スイッチング用トランジスタや画素電極が形成された素子基板上に、帯電粒子を内蔵した複数のマイクロカプセルを備えた電気泳動素子が接着されており、対向電極が設けられた対向基板と素子基板との間に電気泳動素子を挟持していた。

このような電気泳動表示装置の画素回路は、より高精細な表示を実現するためにも回路面積が小さくなるようにレイアウトされることが好ましい。このため、画素回路内に必要な配線は少なければ少ないほど望ましい。例えば表示装置の一種である液晶装置の画素回路には１つのトランジスタに対して１つのキャパシタを設ける構成が主に用いられる。この回路は走査線とデータ線に接続された選択トランジスタと、グラウンド線または隣の画素の走査線に接続されたキャパシタにより構成される回路構造である。画素回路内に必要な配線はトランジスタとキャパシタを接続する配線のみであり、グラウンド線との配線や画素回路要素間の配線面積が問題となることは少ない。

これに対して、電気泳動表示装置の画素回路は、メモリ回路としてラッチ回路と、当該ラッチ回路に保存されたデータによって外部からの信号を画素電極に伝達するよう制御される２つのトランスミッションゲートとを備えた構成になっている。この回路構成によれば、ラッチ回路に画像データを保持しながらディスプレイの状態を全黒、全白、反転画像と変化させることができる。新たな画像を表示させる場合以外はドライバ回路を動作させる必要がなく、より柔軟的な表示方法が可能となる。
特開２００５−１１４８２２号公報

しかしながら、ラッチ回路とトランスミッションゲートとを有する画素回路では１画素のレイアウト領域内に画素選択スイッチ回路、ラッチ回路及びトランスミッションゲートを備える必要があり、これらの構成要素を接続する配線やラッチ回路に接続される正負電源線、外部からの信号線といったグローバル線との接続が必要となる。グローバル線からの配線が画素領域内を縦断するように配置した場合、構成要素間の接続は当該配線を回避するようにする必要があり、複雑な配線になってしまい配線に要するスペースも大きくなりがちであった。特に配線面積が増えることにより、１画素に必要な面積が大きくなり、高精細化を阻害する一因となっていた。

また、１画素内という限られた領域に上記の画素選択スイッチ回路やラッチ回路、トランスミッションゲートなどの構成要素を配置する場合、配線同士の間隔が短く形成されることが多い。この場合、製造過程において配線間にパーティクルが付着し回路がショートする恐れが高くなるため、歩留まり低下の原因になっていた。

上記のような事情に鑑みて、本発明の目的は、高精細化が可能であり、歩留まり低下を防ぐことが可能な電気泳動表示装置を提供することにある。

上記目的を達成するため、本発明に係る電気泳動表示装置は、一対の基板間に電気泳動粒子を含んだ電気泳動素子を挟持してなり、一方の前記基板には画素ごとに第１電極が形成され、他方の前記基板には複数の前記画素に共通の第２電極が形成され、前記画素は、走査線及びデータ線に接続された画素スイッチング素子と、前記画素スイッチング素子に接続されたメモリ回路と、前記メモリ回路と前記第１電極との間に設けられたスイッチ回路とを備えており、前記メモリ回路には第１電源線と第２電源線とが接続され、前記スイッチ回路には第１制御線と第２制御線とが接続された電気泳動表示装置であって、前記第１電源線と前記第２電源線とが前記画素に対する第１位置で交差しており、前記第１制御線と前記第２制御線とが前記画素に対する第２位置で交差していることを特徴とする。

本発明によれば、画素内にメモリ回路及びスイッチ回路を有する電気泳動表示装置において、メモリ回路に接続される第１電源線と第２電源線とが画素に対する第１位置で交差しており、スイッチ回路に接続される第１信号線と第２信号線とが画素に対する第２位置で交差していることとしたので、これらの配線を平行に配置した場合に比べて、画素内を縦断する配線を短くすることができる。これにより、画素内の配線のスペースを縮小することができるので、高精細な画素を形成することができる。また、画素内の配線のスペースを縮小することにより、同一の解像度であれば画素内の構成要素の配置に余裕を持たせることができ、配線間の距離にマージンを持たせることができるので、電気泳動表示装置の製造過程における回路のショートや静電気による歩留まり低下を回避することができる。

上記の電気泳動表示装置は、前記画素は平面視矩形であり、前記第１位置は、前記画素の４つの角のうち第１角に対応する位置であり、前記第２位置は、前記画素の４つの角のうち前記第１角に対向する第２角に対応する位置であることを特徴とする。
本発明によれば、画素は平面視矩形であり、第１位置は画素の４つの角のうち第１角に対応する位置であり、第２位置は画素の４つの角のうち上記第１角に対向する第２角に対応する位置であることとしたので、メモリ回路への接続位置とスイッチ回路への接続位置とを画素の対角に分けることができる。これにより、配線位置を画素内の所定の箇所に集中的に設けられる状況を回避することができ、画素内に配線を分散させることができる。

上記の電気泳動表示装置は、前記メモリ回路は、前記画素の前記第１角近傍に設けられており、前記スイッチ回路は、前記画素の前記第２角近傍に設けられていることを特徴とする。
本発明によれば、メモリ回路が画素の第１角近傍に設けられており、スイッチ回路が画素の第２角近傍に設けられていることとしたので、メモリ回路及びスイッチ回路が各回路に接続される配線の交差位置の近傍に配置されることになる。これにより、メモリ回路及びスイッチ回路に接続される配線を極力短縮することができる。

上記の電気泳動表示装置は、前記第１電源線、前記第２電源線、前記第１信号線及び前記第２信号線のうち少なくとも１つが隣接する前記画素間で共有されていることを特徴とする。
本発明によれば、第１電源線、第２電源線、第１信号線及び第２信号線のうち少なくとも１つが隣接する画素間で共有されていることとしたので、これら第１電源線、第２電源線、第１信号線及び第２信号線の本数を抑えることができ、その分画素内のスペースを広くすることができる。これにより、画素内の配線などの配置にマージンを持たせることができるので、製造過程における回路のショートや静電気による歩留まり低下を一層確実に回避することができる。

上記の電気泳動表示装置は、前記第１電源線、前記第２電源線、前記第１信号線及び前記第２信号線のうち少なくとも１つの配線を共有する前記隣接する画素の平面視における配置が、前記共有されている配線について線対称になっていることを特徴とする。
本発明によれば、配線を共有する画素の平面視における配置が共有されている配線について線対称になっていることとしたので、画素内の配線の配置を大きく変更することなく第１電源線、第２電源線、第１信号線及び第２信号線の本数を抑えることができる。

上記の電気泳動表示装置は、前記走査線及び前記データ線は、前記第１電源線、前記第２電源線、前記第１信号線及び前記第２信号線のうち隣接する前記画素間で共有されている配線よりも前記画素に近い位置に配置されていることを特徴とする。
本発明によれば、走査線及びデータ線は、第１電源線、第２電源線、第１信号線及び第２信号線のうち隣接する画素間で共有されている配線よりも画素に近い位置に配置されていることとしたので、上記各配線を共有する場合に走査線及びデータ線の位置を別途設計し直す必要が無くなる。

以下、図面を参照して本発明の実施の形態について説明する。本実施形態では、アクティブマトリクス方式により駆動される電気泳動表示装置を例に挙げて説明する。なお、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせている。

図１は、本実施形態に係る電気泳動表示装置１の概略構成を示す平面図である。電気泳動表示装置１は、複数の画素２０が配列された表示部３と、走査線駆動回路６０と、データ線駆動回路７０とを備えている。

表示部３には、走査線駆動回路６０から延びる複数の走査線４０（Ｙ１、Ｙ２、…、Ｙｍ）と、データ線駆動回路７０から延びる複数のデータ線５０（Ｘ１、Ｘ２、…、Ｘｎ）とが形成されている。画素２０は走査線４０とデータ線５０との交差部に対応して配置されており、各画素２０は走査線４０及びデータ線５０にそれぞれ接続されている。
なお、図示は省略しているが、表示部３の周辺には、走査線駆動回路６０，データ線駆動回路７０に加えて、共通電源変調回路や、コントローラが配置されている。当該コントローラは、上位装置から供給される画像データや同期信号に基づき、前記各回路を総合的に制御する。
また、各々の画素２０には、走査線４０，データ線５０に加えて、共通電源変調回路から高電位電源線、低電位電源線、第１制御線、第２制御線が接続されている。共通電源変調回路は、コントローラの制御のもと、上記の配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断（ハイインピーダンス化）を行う。

図２は、画素２０の回路構成を示す図である。
同図に示すように、画素２０には、画素スイッチング素子２４と、ラッチ回路（メモリ回路）２５と、電位制御用スイッチ回路であるトランスミッションゲートＴＧ１、ＴＧ２と、画素電極２１と、共通電極２２と、電気泳動素子２３とを備えている。

画素スイッチング素子２４は、電界効果型のＮ型トランジスタである。画素スイッチング素子２４のゲート端子には走査線４０が接続され、ソース端子にはデータ線５０が接続され、ドレイン端子にはラッチ回路２５の入力端子Ｎ１が接続されている。

ラッチ回路２５は、転送インバータ２５ａと帰還インバータ２５ｂとを有しており、ＳＲＡＭ（Static Random Access Memory）セルに相当する回路である。

転送インバータ２５ａの出力端子は帰還インバータ２５ｂの入力端子に接続されており、帰還インバータ２５ｂの出力端子は転送インバータ２５ａの入力端子に接続されている。すなわち、転送インバータ２５ａと帰還インバータ２５ｂとは、互いの入力端子に他方の出力端子を接続したループ構造になっている。また、転送インバータ２５ａの入力端子（帰還インバータ２５ｂの出力端子）はラッチ回路２５の入力端子Ｎ１となっており、転送インバータ２５ａの出力端子（帰還インバータ２５ｂの入力端子）がラッチ回路２５の出力端子Ｎ２となっている。ラッチ回路２５の高電位電源端子ＰＨは高電位電源線７８に接続され、低電位電源端子ＰＬは低電位電源線７７に接続されている。高電位電源線７８と低電位電源線７７とは各画素２０について直交して配置されている。

転送インバータ２５ａは、Ｎ型トランジスタ３１とＰ型トランジスタ３２とを有している。Ｎ型トランジスタ３１及びＰ型トランジスタ３２のゲート端子は、ラッチ回路２５の入力端子Ｎ１に接続されている。Ｎ型トランジスタ３１のソース端子は低電位電源線７７に接続され、ドレイン端子は出力端子Ｎ２に接続されている。Ｐ型トランジスタ３２のソース端子は高電位電源線７８に接続され、ドレイン端子は出力端子Ｎ２に接続されている。

帰還インバータ２５ｂは、Ｎ型トランジスタ３３とＰ型トランジスタ３４とを有している。Ｎ型トランジスタ３３及びＰ型トランジスタ３４のゲート端子は、ラッチ回路２５の出力端子Ｎ２（Ｎ型トランジスタ３１及びＰ型トランジスタ３２のドレイン端子）に接続されている。Ｎ型トランジスタ３３のソース端子は低電位電源線７７に接続され、ドレイン端子は入力端子Ｎ１に接続されている。Ｐ型トランジスタ３４のソース端子は高電位電源線７８に接続され、ドレイン端子は入力端子Ｎ１に接続されている。

トランスミッションゲートＴＧ１は、電界効果型のＰ型トランジスタＴ１１と電界効果型のＮ型トランジスタＴ１２とを備えている。Ｐ型トランジスタＴ１１のソース端子とＮ型トランジスタＴ１２のソース端子とが接続されており、これらが第１制御線Ｓ１に接続されている。Ｐ型トランジスタＴ１１のドレイン端子とＮ型トランジスタＴ１２のドレイン端子とが接続されており、これらが画素電極２１に接続されている。Ｐ型トランジスタＴ１１のゲート端子はラッチ回路２５の入力端子Ｎ１に接続され、Ｎ型トランジスタＴ１２のゲート端子はラッチ回路２５の出力端子Ｎ２に接続されている。

トランスミッションゲートＴＧ２は、電界効果型のＰ型トランジスタＴ２１と電界効果型のＮ型トランジスタＴ２２とを備えている。Ｐ型トランジスタＴ２１のソース端子とＮ型トランジスタＴ２２のソース端子とが接続されており、これらが第２制御線Ｓ２に接続されている。Ｐ型トランジスタＴ２１のドレイン端子とＮ型トランジスタＴ２２のドレイン端子とが接続されており、これらが画素電極２１に接続されている。

また、Ｐ型トランジスタＴ２１のゲート端子は、トランスミッションゲートＴＧ１のＮ型トランジスタＴ１２のゲート端子とともに、ラッチ回路２５の出力端子Ｎ２に接続されており、Ｎ型トランジスタＴ２２のゲート端子は、トランスミッションゲートＴＧ１のＰ型トランジスタＴ１１のゲート端子とともに、ラッチ回路２５の入力端子Ｎ１に接続されている。また、第１制御線Ｓ１と第２制御線Ｓ２とは各画素２０について直交して配置されている。

図３は、表示部３における電気泳動表示装置１の部分断面図である。電気泳動表示装置１は、素子基板２８と対向基板２９との間に、複数のマイクロカプセル８０を配列してなる電気泳動素子２３を挟持した構成を備えている。

表示部３において、素子基板２８の電気泳動素子２３側には複数の画素電極２１が配列形成されており、電気泳動素子２３は接着剤層３０を介して画素電極２１と接着されている。対向基板２９の電気泳動素子２３側には複数の画素電極２１と対向する平面形状の共通電極２２が形成されており、共通電極２２上に電気泳動素子２３が設けられている。

素子基板２８は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。図示は省略しているが、画素電極２１と素子基板２８との間には、図１、図２に示した走査線４０、データ線５０、画素スイッチング素子２４、ラッチ回路２５などが形成されている。

対向基板２９はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。対向基板２９上に形成された共通電極２２は、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）等の透明導電材料を用いて形成されている。

なお、電気泳動素子２３は、あらかじめ対向基板２９側に形成され、接着剤層３０までを含めた電気泳動シートとして取り扱われるのが一般的である。また、接着剤層３０側には、保護用の剥離紙が貼り付けられている。

製造工程においては、別途製造された、画素電極２１や前記回路などが形成された素子基板２８に対して、剥離紙を剥がした当該電気泳動シートを貼り付けることによって、表示部３を形成している。このため、接着剤層３０は画素電極２１側のみに存在することになる。

図４は、マイクロカプセル８０の模式断面図である。マイクロカプセル８０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒８１と、複数の白色粒子（電気泳動粒子）８２と、複数の黒色粒子（電気泳動粒子）８３とを封入した球状体である。マイクロカプセル８０は、図３に示すように共通電極２２と画素電極２１とで挟持され、１つの画素２０内に１つ又は複数のマイクロカプセル８０が配置される。

マイクロカプセル８０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアゴムなどの透光性を持つ高分子樹脂などを用いて形成される。

分散媒８１は、白色粒子８２と黒色粒子８３とをマイクロカプセル８０内に分散させる液体である。分散媒８１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。

白色粒子８２は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子８３は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。

これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。

図５は、本実施形態に係る電気泳動表示装置１のうち１つの画素２０の構成を具体的に示す平面図である。
同図に示すように、画素２０は３層構造になっている。最下層の第１層には半導体層が設けられている。また、当該第１層の上層である第２層及び当該第２層の上層である第３層には、それぞれ配線が形成されている。各層は図示しない絶縁層によって絶縁されている。

まず、画素２０の外周に設けられた配線について説明する。画素２０の外周には走査線４０、データ線５０、高電位電源線７８、低電位電源線７７、第１制御線Ｓ１及び第２制御線Ｓ２が設けられている。これらの配線は複数の画素２０に跨って形成されている。このうち、走査線４０とデータ線５０とは画素２０の図中左上角部で直交している。また、高電位電源線７８と低電位電源線７７とは画素２０の図中左下角部（第１位置）で直交している。第１制御線Ｓ１と第２制御線Ｓ２とは画素２０の図中右上角部（第２位置）で直交している。このように、各配線の交差位置は画素２０の４つの角部のうち異なる角部に設けられている。特に、高電位電源線７８と低電位電源線７７との交差位置と、第１制御線Ｓ１と第２制御線Ｓ２との交差位置とは、画素２０の対角に配置されるように構成されている。これらの配線のうち図中上下方向に延在する走査線４０、低電位電源線７７及び第１制御線Ｓ１が同一層（第２層）に形成されており、図中左右方向に延在するデータ線５０、高電位電源線７８及び第２制御線Ｓ２が上記第２層よりも上層（第３層）に同一層で形成されている。

次に、画素２０内に設けられた配線及び半導体層の構成を説明する。画素２０内の最下層である第１層には、半導体層４１、５１、５２、６１、６２が形成されている。これらの半導体層はいずれもシリコンなどの半導体材料から構成されている。なお、各半導体層を異なる材料によって構成しても勿論構わない。

半導体層４１は画素２０の図中左上角部に配置されており、平面視Ｕ字状に形成されている。Ｕ字状の半導体層４１のうち２つの平行な直線部分が図中右側に延びた構成になっており、この直線部分が走査線４０とそれぞれ直交するように配置されている。半導体層４１のうち図中上側の端部及び図中下側の端部は高濃度の不純物が含まれた領域になっている。

半導体層５１及び５２は画素２０の図中央下に配置されており、それぞれ平面視で直線状に形成されている。この半導体層５１及び５２は高電位電源線７８に沿った方向に平行に配置されている。半導体層５１及び５２のうち図中右端及び左端、図中左右方向の中央部はそれぞれ高濃度の不純物が含まれた領域になっている。

半導体層６１及び６２は画素２０の図中右上に配置されており、それぞれ平面視で直線状に形成されている。この半導体層６１及び６２は走査線５０に沿った方向に平行に配置されている。半導体層６１及び６２のうち図中右端及び左端、図中左右方向の中央部はそれぞれ高濃度の不純物が含まれた領域になっている。

この第１層の上層である第２層には、配線５６、５７、６３及び６５が形成されている。これらの配線は例えば銅、アルミニウム、銀などの導電性の高い金属によって構成されている。

配線５６は、画素右上の領域から画素右下の領域にかけて第１制御線Ｓ１に平行に延在する部分と、画素右下の領域から画素左下の領域にかけて高電位電源線７８に平行であると共に平面視で半導体層５１と半導体層５２との間を通るように延在する部分とを有している。画素右上の領域では、配線５６が半導体層６１及び６２のそれぞれと直交するように設けられており、半導体層６１及び６２のうち図中左右方向の中央部と図中右端との間の領域が直交部分になっている。配線５６はこの直交部分において平面視で半導体層６１及び６２のそれぞれに重なっている。画素左下の領域では、配線５６のうち２箇所から半導体層５１側に分岐する部分（分岐部分５６ａ及び５６ｂ）が設けられている。分岐部分５６ａは半導体層５１のうち図中左端と図中左右方向の中央部との間の領域に平面視で重なるように設けられている。分岐部分５６ｂは半導体層５１のうち図中右端と図中左右方向の中央部との間の領域に平面視で重なるように設けられている。

配線５７は画素右上の領域において配線５６の左側に配置され画素中央に向けて引き回されている部分と、画素中央の領域から画素左下の領域へ引き回されている部分とを有している。画素右上の領域では、配線５７が半導体層６１及び６２のそれぞれと直交するように設けられており、半導体層６１及び６２のうち図中左右方向の中央部と図中左端との間の領域が直交部分になっている。画素左下の領域では、配線５７は半導体層５２のうち図中右端と図中左右方向の中央部との間の領域に直交している。さらに配線５７は半導体層５２のうち図中左端と図中左右方向の中央部との間の領域にも直交するように半導体層５１と半導体層５２との間で引き回されている。配線５７はこれらの直交部分において平面視で半導体層５１、６１及び６２のそれぞれに重なっている。

配線６３は第１制御線Ｓ１から画素２０内へ向けて図中左方向に突出した部分であり、画素右中央の領域に設けられている。配線６５は画素中央上側の領域に図中上下方向に設けられており、第２制御線Ｓ２に平面視で重なる位置から画素２０内へ引き回された配線である。配線６５の図中上端がコンタクトホールを介して第２制御線Ｓ２に接続されている。

第２層の上層である第３層には、配線４２、４３、５３、５４、５５、６４及び６６が形成されている。これらの配線は第２層に形成された配線と同様、例えば銅、アルミニウム、銀などの導電性の高い金属によって構成されている。

配線４２は、データ線５０から画素２０内へ向けて図中下方向に突出した部分であり、画素左上の領域に設けられている。配線４２の下端は平面視で半導体層４１の図中上側の端部に重なるように配置されている。この配線４２下端と半導体層４１の上側端部とはコンタクトホールを介して接続されている。

配線４３は、半導体層４１の図中下側の端部に平面視で重なる位置から画素左下の領域へと形成されている。配線４３と半導体層４１の下側端部とはコンタクトホールを介して接続されている。画素左下の領域では、配線４３が分岐されている（分岐部分４３ａ及び分岐部分４３ｂ）。分岐部分４３ａは半導体層５２を跨いで配線５６の分岐部分５６ａに平面視で重なるように形成されている。当該分岐部分４３ａと分岐部分５６ａとはコンタクトホールを介して接続されている。分岐部分４３ｂは半導体層５２の図中左右方向の中央部に平面視で重なるように形成されており、当該分岐部分４３ｂと半導体層５２とはコンタクトホールを介して接続されている。

配線５３は、高電位電圧線７８から画素２０内へ向けて図中上方向に突出した部分であり、画素中央下の領域に設けられている。この配線５３は半導体層５１の図中右端を通過すると共に半導体層５２の図中右端に平面視で重なる位置まで形成されている。配線５３はコンタクトホールを介して当該半導体層５１及び５２の図中右端に並列に接続されている。

配線５４は、低電位電圧線７７に平面視で重なる位置から画素２０内へ向けて図中右方向に形成された部分であり、画素左下の領域に設けられている。この配線５４は図中の上下方向において半導体層５１と半導体層５２との間の位置に設けられており、半導体層５１及び５２の図中左端に達する位置で２方向に分岐されている（分岐部分５４ａ及び５４ｂ）。分岐部分５４ａは半導体層５１の図中左端に平面視で重なるように形成されており、当該分岐部分５４ａと半導体層５１左端とはコンタクトホールを介して接続されている。分岐部分５４ｂは半導体層５２の図中左端に平面視で重なるように形成されており、当該分岐部分５４ｂと半導体層５２左端とはコンタクトホールを介して接続されている。

配線５５は、半導体層５１と半導体層５２との間に図中上下方向に形成されている。配線５５の図中下端は半導体層５１の左右方向中央部に平面視で重なるように設けられており、当該配線５５下端と半導体層５１中央部とはコンタクトホールを介して接続されている。配線５５の図中上端は、配線５７のうち半導体層５２の図中下側に形成された部分に平面視で重なるように設けられており、当該配線５５上端と配線５７とはコンタクトホールを介して接続されている。

配線６４は、画素右上の領域に図中上下方向に形成されており、半導体層６１の図中右端、半導体層６２の図中右端及び配線６３の図中左端にそれぞれ平面視で重なるように形成されている。配線６４と半導体層６１との間、配線６４と半導体層６２との間及び配線６４と配線６３との間は、それぞれコンタクトホールを介して接続されている。

配線６６は、画素中央上の領域に形成されており、半導体層６１の図中左端、半導体層６２の図中左端及び配線６５の図中下端にそれぞれ平面視で重なるように形成されている。配線６６と半導体層６１との間、配線６６と半導体層６２との間及び配線６６と配線６５との間は、それぞれコンタクトホールを介して接続されている。

このように各層が構成されていることにより、例えば画素左上の領域には半導体層４１、配線４２、配線４３、走査線４０及び第１層と第２層との間の図示しない絶縁層によって画素スイッチング素子２４が構成されることになる。半導体層４１のうち平面視で走査線４０に重なる部分はチャネル領域となり、配線４２を介してデータ線５０に接続されている部分がソース領域となり、配線４３に接続された部分がドレイン領域となる。走査線４０のうち半導体層４１に平面視で重なる部分は画素スイッチング素子２４のゲート電極を構成することになる。

また、半導体層５１及び５２と、配線５３、５４、５５、５６及び５７と、分岐部分４３ａ及び４３ｂとによってラッチ回路２５が構成されることになる。図示しないが、半導体層５１によって転送インバータ２５ａのＮ型トランジスタ３１とＰ型トランジスタ３２とが構成されることになり、半導体層５２によって帰還インバータ２５ｂのＮ型トランジスタ３３とＰ型トランジスタ３４とが構成されることになる。

さらに、半導体層６１によって電界効果型のＰ型トランジスタＴ１１と電界効果型のＮ型トランジスタＴ１２とを備えたトランスミッションゲートＴＧ１が形成され、半導体層６２によって電界効果型のＰ型トランジスタＴ２１と電界効果型のＮ型トランジスタＴ２２とを備えたトランスミッションゲートＴＧ２が形成されることになる。

このような画素２０を形成する場合には、第１層から第３層までを順に積層形成すれば良いことになる。上記のように、画素２０内に形成される配線はグローバル配線である走査線５０、データ線４０、高電位電源線７８、低電位電源線７７、第１制御線Ｓ１及び第２制御線Ｓ２と同一層に形成されており、配線間のスペースも十分に確保されているため、製造過程において配線間の電気的短絡や静電気の発生等が最小限に抑えられることになる。

図２に戻る。
以上の構成を有する画素２０において、データ線５０から画素スイッチング素子２４を介してラッチ回路２５にローレベルの画像データが入力されると、ラッチ回路２５の入力端子Ｎ１からローレベル、出力端子Ｎ２からハイレベルが出力される。したがって、トランスミッションゲートＴＧ１を構成するＰ型トランジスタＴ１１及びＮ型トランジスタＴ１２のみがオンされる。これにより、画素電極２１は第１制御線Ｓ１に電気的に接続される。

一方、データ線５０から画素スイッチング素子２４を介してラッチ回路２５にハイレベルの画像データが入力されると、入力端子Ｎ１からハイレベル、出力端子Ｎ２からローレベルが出力される。したがって、トランスミッションゲートＴＧ２を構成するＰ型トランジスタＴ２１及びＮ型トランジスタＴ２２のみがオンされる。これにより、画素電極２１は第２制御線Ｓ２に電気的に接続される。
この回路構成によれば、第１制御線Ｓ１，Ｓ２に印加される電位を前述した共通電源変調回路によって個別に制御可能であるため、どちらのトランスミッションゲートがオンしていた場合であっても、全ての画素電極に同一の電位を印加することが可能である。
これにより、ラッチ回路に画像データを保持しながら（保持データに係らず）ディスプレイの状態を全黒、全白、反転画像と変化させることができる。新たな画像を表示させる場合以外はドライバ回路を動作させる必要がなく、より柔軟的な表示方法が可能となる。

図５に戻る。
このように、本実施形態によれば、画素２０内にラッチ回路２５及びトランスミッションゲートＴＧ１、ＴＧ２を有する電気泳動表示装置１において、ラッチ回路２５に接続される高電圧電源線７８と低電圧電源線７７とが画素２０に対する第１位置で交差しており、トランスミッションゲートＴＧ１、ＴＧ２に接続される第１制御線Ｓ１と第２制御線Ｓ２とが画素２０に対する第２位置で交差していることとしたので、これらの配線を平行に配置した場合に比べて、画素２０内を縦断する配線を短くすることができる。これにより、画素２０内の配線のスペースを縮小することができるので、高精細な画素を形成することができる。

また、画素２０内の配線のスペースを縮小することにより、同一の解像度であれば画素２０内の構成要素の配置に余裕を持たせることができ、配線間の距離にマージンを持たせることができるので、電気泳動表示装置１の製造過程における回路のショートや静電気による歩留まり低下を回避することができる。

本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更を加えることができる。
例えば、上記実施形態においては、各画素２０についてそれぞれ走査線５０、データ線４０、高電圧電源線７８、低電圧電源線７７、第１制御線Ｓ１及び第２制御線Ｓ２の６本の配線が設けられる構成であったが、これに限られることは無く、例えば図６に示すように、隣接する画素２０Ａと画素２０Ｂの間で高電圧電源線７８、低電圧電源線７７、第１制御線Ｓ１及び第２制御線Ｓ２のうち１本（図６の例では高電圧電源線７８）を共有する構成としても構わない。図６に示す構成では、画素２０Ａ内の配置と画素２０Ｂ内の配置とが高電圧電源線７８に対して線対称になっている。このように配置することにより、画素内の配線の実質的な配置を大きく変更することなく、高電圧電源線７８の本数を省略することができる。このため、その分画素２０Ａ及び画素２０Ｂのスペースを広く確保することができ、画素２０Ａ及び画素２０Ｂ内に形成する配線間の距離に余裕を持たせることができる。

さらに、図７に示すように、隣接する画素１２０Ａ、１２０Ｂ、１２０Ｃ及び１２０Ｄによって高電圧電源線７８及び低電圧電源線７７の２本を共有するようにしても良い。この場合、画素１２０Ａ内の配置と画素１２０Ｂ内の配置とが低電圧電源線７７に対して線対称になっている。同様に、画素１２０Ｃ内の配置と画素１２０Ｄ内の配置とが低電圧電源線７７に対して線対称になっている。
また、画素１２０Ａ内の配置と画素１２０Ｃ内の配置とが高電圧電源線７８に対して線対称になっている。同様に、画素１２０Ｂ内の配置と画素１２０Ｄ内の配置とが高電圧電源線７８に対して線対称になっている。
このように構成することにより、画素内の配線の実質的な配置を大きく変更することなく、高電圧電源線７８及び低電圧電源線７７の本数を省略することができる。このため、その分画素１２０Ａ〜１２０Ｄのスペースを広く確保することができ、画素１２０Ａ〜１２０Ｄ内に形成する配線間の距離に余裕を持たせることができる。

本発明の第１実施形態に係る電気泳動表示装置の概略構成図。 本実施形態に係る電気泳動表示装置の画素の回路構成図。 本実施形態に係る電気泳動表示装置の部分断面図。 本実施形態に係る電気泳動表示装置のマイクロカプセルの断面構成図。 本実施形態に係る電気泳動表示装置の１画素の構成を示す平面図。 本実施形態に係る電気泳動表示装置の１画素の他の構成を示す平面図。 本実施形態に係る電気泳動表示装置の１画素の他の構成を示す平面図。

符号の説明

１…電気泳動表示装置、３…表示部、２０、２０Ａ、２０Ｂ、１２０Ａ〜１２０Ｄ…画素、２１…画素電極、２２…共通電極、２３…電気泳動素子、２４…画素スイッチング素子、２５…ラッチ回路、３０…接着剤層、４０…走査線、５０…データ線、７７…低電位電源線、７８…高電位電源線、ＴＧ１，ＴＧ２…トランスミッションゲート、Ｓ１…第１制御線（第１信号線）、Ｓ２…第２制御線（第２信号線）

Claims (6)

1. 一対の基板間に電気泳動粒子を含んだ電気泳動素子を挟持してなり、一方の前記基板には画素ごとに第１電極が形成され、他方の前記基板には複数の前記画素に共通の第２電極が形成され、前記画素は、走査線及びデータ線に接続された画素スイッチング素子と、前記画素スイッチング素子に接続されたメモリ回路と、前記メモリ回路と前記第１電極との間に設けられたスイッチ回路とを備えており、前記メモリ回路には第１電源線と第２電源線とが接続され、前記スイッチ回路には第１制御線と第２制御線とが接続された電気泳動表示装置であって、
   前記第１電源線と前記第２電源線とが前記画素に対する第１位置で交差しており、
   前記第１制御線と前記第２制御線とが前記画素に対する第２位置で交差している
   ことを特徴とする電気泳動表示装置。
2. 前記画素は平面視矩形であり、
   前記第１位置は、前記画素の４つの角のうち第１角に対応する位置であり、
   前記第２位置は、前記画素の４つの角のうち前記第１角に対向する第２角に対応する位置である
   ことを特徴とする請求項１に記載の電気泳動表示装置。
3. 前記メモリ回路は、前記画素の前記第１角近傍に設けられており、
   前記スイッチ回路は、前記画素の前記第２角近傍に設けられている
   ことを特徴とする請求項２に記載の電気泳動表示装置。
4. 前記第１電源線、前記第２電源線、前記第１制御線及び前記第２制御線のうち少なくとも１つが隣接する前記画素間で共有されている
   ことを特徴とする請求項１から請求項３のうちいずれか一項に記載の電気泳動表示装置。
5. 前記第１電源線、前記第２電源線、前記第１制御線及び前記第２制御線のうち少なくとも１つの配線を共有する前記隣接する画素の平面視における配置が、前記共有されている配線について線対称になっている
   ことを特徴とする請求項４に記載の電気泳動表示装置。
6. 前記走査線は、前記第１電源線及び前記第２電源線のうち隣接する前記画素間で共有され前記走査線に沿って配置されている配線よりも前記画素に近い位置に配置されている
   ことを特徴とする請求項４又は請求項５に記載の電気泳動表示装置。

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