JP5320753B2 - 電気泳動表示装置 - Google Patents
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Description
本発明によれば、画素は平面視矩形であり、第1位置は画素の4つの角のうち第1角に対応する位置であり、第2位置は画素の4つの角のうち上記第1角に対向する第2角に対応する位置であることとしたので、メモリ回路への接続位置とスイッチ回路への接続位置とを画素の対角に分けることができる。これにより、配線位置を画素内の所定の箇所に集中的に設けられる状況を回避することができ、画素内に配線を分散させることができる。
本発明によれば、メモリ回路が画素の第1角近傍に設けられており、スイッチ回路が画素の第2角近傍に設けられていることとしたので、メモリ回路及びスイッチ回路が各回路に接続される配線の交差位置の近傍に配置されることになる。これにより、メモリ回路及びスイッチ回路に接続される配線を極力短縮することができる。
本発明によれば、第1電源線、第2電源線、第1信号線及び第2信号線のうち少なくとも1つが隣接する画素間で共有されていることとしたので、これら第1電源線、第2電源線、第1信号線及び第2信号線の本数を抑えることができ、その分画素内のスペースを広くすることができる。これにより、画素内の配線などの配置にマージンを持たせることができるので、製造過程における回路のショートや静電気による歩留まり低下を一層確実に回避することができる。
本発明によれば、配線を共有する画素の平面視における配置が共有されている配線について線対称になっていることとしたので、画素内の配線の配置を大きく変更することなく第1電源線、第2電源線、第1信号線及び第2信号線の本数を抑えることができる。
本発明によれば、走査線及びデータ線は、第1電源線、第2電源線、第1信号線及び第2信号線のうち隣接する画素間で共有されている配線よりも画素に近い位置に配置されていることとしたので、上記各配線を共有する場合に走査線及びデータ線の位置を別途設計し直す必要が無くなる。
なお、図示は省略しているが、表示部3の周辺には、走査線駆動回路60,データ線駆動回路70に加えて、共通電源変調回路や、コントローラが配置されている。当該コントローラは、上位装置から供給される画像データや同期信号に基づき、前記各回路を総合的に制御する。
また、各々の画素20には、走査線40,データ線50に加えて、共通電源変調回路から高電位電源線、低電位電源線、第1制御線、第2制御線が接続されている。共通電源変調回路は、コントローラの制御のもと、上記の配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断(ハイインピーダンス化)を行う。
同図に示すように、画素20には、画素スイッチング素子24と、ラッチ回路(メモリ回路)25と、電位制御用スイッチ回路であるトランスミッションゲートTG1、TG2と、画素電極21と、共通電極22と、電気泳動素子23とを備えている。
同図に示すように、画素20は3層構造になっている。最下層の第1層には半導体層が設けられている。また、当該第1層の上層である第2層及び当該第2層の上層である第3層には、それぞれ配線が形成されている。各層は図示しない絶縁層によって絶縁されている。
以上の構成を有する画素20において、データ線50から画素スイッチング素子24を介してラッチ回路25にローレベルの画像データが入力されると、ラッチ回路25の入力端子N1からローレベル、出力端子N2からハイレベルが出力される。したがって、トランスミッションゲートTG1を構成するP型トランジスタT11及びN型トランジスタT12のみがオンされる。これにより、画素電極21は第1制御線S1に電気的に接続される。
この回路構成によれば、第1制御線S1,S2に印加される電位を前述した共通電源変調回路によって個別に制御可能であるため、どちらのトランスミッションゲートがオンしていた場合であっても、全ての画素電極に同一の電位を印加することが可能である。
これにより、ラッチ回路に画像データを保持しながら(保持データに係らず)ディスプレイの状態を全黒、全白、反転画像と変化させることができる。新たな画像を表示させる場合以外はドライバ回路を動作させる必要がなく、より柔軟的な表示方法が可能となる。
このように、本実施形態によれば、画素20内にラッチ回路25及びトランスミッションゲートTG1、TG2を有する電気泳動表示装置1において、ラッチ回路25に接続される高電圧電源線78と低電圧電源線77とが画素20に対する第1位置で交差しており、トランスミッションゲートTG1、TG2に接続される第1制御線S1と第2制御線S2とが画素20に対する第2位置で交差していることとしたので、これらの配線を平行に配置した場合に比べて、画素20内を縦断する配線を短くすることができる。これにより、画素20内の配線のスペースを縮小することができるので、高精細な画素を形成することができる。
例えば、上記実施形態においては、各画素20についてそれぞれ走査線50、データ線40、高電圧電源線78、低電圧電源線77、第1制御線S1及び第2制御線S2の6本の配線が設けられる構成であったが、これに限られることは無く、例えば図6に示すように、隣接する画素20Aと画素20Bの間で高電圧電源線78、低電圧電源線77、第1制御線S1及び第2制御線S2のうち1本(図6の例では高電圧電源線78)を共有する構成としても構わない。図6に示す構成では、画素20A内の配置と画素20B内の配置とが高電圧電源線78に対して線対称になっている。このように配置することにより、画素内の配線の実質的な配置を大きく変更することなく、高電圧電源線78の本数を省略することができる。このため、その分画素20A及び画素20Bのスペースを広く確保することができ、画素20A及び画素20B内に形成する配線間の距離に余裕を持たせることができる。
また、画素120A内の配置と画素120C内の配置とが高電圧電源線78に対して線対称になっている。同様に、画素120B内の配置と画素120D内の配置とが高電圧電源線78に対して線対称になっている。
このように構成することにより、画素内の配線の実質的な配置を大きく変更することなく、高電圧電源線78及び低電圧電源線77の本数を省略することができる。このため、その分画素120A〜120Dのスペースを広く確保することができ、画素120A〜120D内に形成する配線間の距離に余裕を持たせることができる。
Claims (6)
- 一対の基板間に電気泳動粒子を含んだ電気泳動素子を挟持してなり、一方の前記基板には画素ごとに第1電極が形成され、他方の前記基板には複数の前記画素に共通の第2電極が形成され、前記画素は、走査線及びデータ線に接続された画素スイッチング素子と、前記画素スイッチング素子に接続されたメモリ回路と、前記メモリ回路と前記第1電極との間に設けられたスイッチ回路とを備えており、前記メモリ回路には第1電源線と第2電源線とが接続され、前記スイッチ回路には第1制御線と第2制御線とが接続された電気泳動表示装置であって、
前記第1電源線と前記第2電源線とが前記画素に対する第1位置で交差しており、
前記第1制御線と前記第2制御線とが前記画素に対する第2位置で交差している
ことを特徴とする電気泳動表示装置。 - 前記画素は平面視矩形であり、
前記第1位置は、前記画素の4つの角のうち第1角に対応する位置であり、
前記第2位置は、前記画素の4つの角のうち前記第1角に対向する第2角に対応する位置である
ことを特徴とする請求項1に記載の電気泳動表示装置。 - 前記メモリ回路は、前記画素の前記第1角近傍に設けられており、
前記スイッチ回路は、前記画素の前記第2角近傍に設けられている
ことを特徴とする請求項2に記載の電気泳動表示装置。 - 前記第1電源線、前記第2電源線、前記第1制御線及び前記第2制御線のうち少なくとも1つが隣接する前記画素間で共有されている
ことを特徴とする請求項1から請求項3のうちいずれか一項に記載の電気泳動表示装置。 - 前記第1電源線、前記第2電源線、前記第1制御線及び前記第2制御線のうち少なくとも1つの配線を共有する前記隣接する画素の平面視における配置が、前記共有されている配線について線対称になっている
ことを特徴とする請求項4に記載の電気泳動表示装置。 - 前記走査線は、前記第1電源線及び前記第2電源線のうち隣接する前記画素間で共有され前記走査線に沿って配置されている配線よりも前記画素に近い位置に配置されている
ことを特徴とする請求項4又は請求項5に記載の電気泳動表示装置。
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