JP2009194106A - 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 Download PDFInfo
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Abstract
【課題】消去ゲートとフローティングゲートとのカップリング容量を低下し、高速な消去動作を可能にするスプリットゲート型の不揮発性半導体記憶装置とその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０のチャネル領域上に第１絶縁層１２を介して設けられたフローティングゲート２０と、フローティングゲート２０上に第２絶縁層１３、１４を介して設けられた消去ゲート４０と、フローティングゲート２０及び消去ゲート４０の側方に第３絶縁層を介して設けられたコントロールゲートとを具備する。フローティングゲート２０はＵ字型であるため、フローティングゲート２０を極めて小さい面積の端部で薄い第２絶縁層１４を介して消去ゲート４０と対向させることが出来る。そのため、フローティングゲート２０と消去ゲート４０との間のカップリング容量を小さくすることができ、消去動作での消去電圧を小さく抑えることが可能となる。
【選択図】図４Ｂ
【解決手段】不揮発性半導体記憶装置は、半導体基板１０のチャネル領域上に第１絶縁層１２を介して設けられたフローティングゲート２０と、フローティングゲート２０上に第２絶縁層１３、１４を介して設けられた消去ゲート４０と、フローティングゲート２０及び消去ゲート４０の側方に第３絶縁層を介して設けられたコントロールゲートとを具備する。フローティングゲート２０はＵ字型であるため、フローティングゲート２０を極めて小さい面積の端部で薄い第２絶縁層１４を介して消去ゲート４０と対向させることが出来る。そのため、フローティングゲート２０と消去ゲート４０との間のカップリング容量を小さくすることができ、消去動作での消去電圧を小さく抑えることが可能となる。
【選択図】図４Ｂ
Description
本発明は、不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法に関し、特にスプリットゲート型の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法に関する。
不揮発性半導体記憶装置として、スプリットゲート型の不揮発性半導体記憶装置が知られている。例えば、特開２００１−２３０３３０号公報、特開２０００−２８６３４８号公報、及び特開２００１−０８５５４３号公報には、消去ゲートを有するスプリットゲート型の不揮発性半導体記憶装置が開示されている。
図１は、特開２００１−２３０３３０号公報に開示された不揮発性半導体記憶装置の構成を示す断面図である。この不揮発性半導体記憶装置は、半導体基板１１０上にゲート絶縁膜１１２を介して形成されたフローティングゲート１２０と、フローティングゲート１２０上に絶縁膜１１３、１１４を介して形成された消去ゲート１４０と、フローティングゲート１２０，絶縁膜１１３、１１４及び消去ゲート１４０を被覆するように形成された絶縁膜（図示されず）を介してフローティングゲート１２０，絶縁膜１１３、１１４及び消去ゲート１４０の一側壁部に形成されたコントロールゲート（図示されず）と、フローティングゲート１２０あるいはコントロールゲートに隣接するように基板１１０表層に形成された拡散領域（図示されず）とを有することを特徴とする。この不揮発性半導体記憶装置では、フローティングゲート１２０の直上に消去ゲート１４０を備えている。図中、フローティングゲート１２０の両端上部の尖った部分（尖鋭部１２１）は、電界が集中し易い構造である。したがって、その尖鋭部１２１から消去ゲート１４０へ電子を引き抜くことで、消去動作を行っている。
図２は、特開２０００−２８６３４８号公報に開示された不揮発性半導体記憶装置の構成を示す断面図である。この不揮発性半導体記憶装置は、第１の拡散領域２５１と第２の拡散領域２５２を有する半導体基板２１０上にフローティングゲート２２０とコントロールゲート２３０とを有する。この不揮発性半導体記憶装置は、隣り合うメモリセル同士のフローティングゲート２２０にトンネル酸化膜２１４を介して隣接するように形成され、かつある間隔を存して第１の拡散領域２５１とコンタクト接続された消去ゲート２４０とを具備したことを特徴とする。この不揮発性半導体記憶装置では、フローティングゲート２２０の側方に消去ゲート２４０を備えている。図中、フローティングゲート２２０の消去ゲート２４０側の尖った部分（尖鋭部２２１）は、電界が集中し易い構造である。したがって、その尖鋭部２２１から消去ゲート２４０へ電子を引き抜くことで、消去動作を行っている。
図３は、特開２００１−０８５５４３号公報に開示されたスプリットゲート型メモリセルの構成を示す断面図である。このスプリットゲート型メモリセルは、半導体基板３１０上に形成されたソース領域３５１およびドレイン領域３５２と、ソース領域３５１とドレイン領域３５２に挟まれたチャネル領域と、チャネル領域上にフローティングゲート絶縁膜３１１を介して形成されたフローティングゲート電極３２０と、チャネル領域上にコントロールゲート絶縁膜３１２を介して形成されたコントロールゲート電極３３０と、フローティングゲート電極３２０上に消去ゲート絶縁膜３１５を介して形成された消去ゲート電極３４０とを備える。フローティングゲート絶縁膜３１１と消去ゲート絶縁膜３１５とは独立した別個の絶縁膜から成る。コントロールゲート電極３３０に対してフローティングゲート電極３２０が自己整合的に形成されたことを特徴とする。図中、フローティングゲート３２０の消去ゲート３４０側の尖った部分（尖鋭部３２１）は、電界が集中し易い構造である。したがって、その尖鋭部３２１から消去ゲート３４０へ電子を引き抜くことで、消去動作を行っている。
近年、不揮発性半導体記憶装置では、動作速度が益々速くなっている。例えば、マイクロコンピュータに内蔵される不揮発性半導体記憶装置に関しては、マイクロコンピュータ自体の動作速度が益々速くなっているため、それに伴い動作速度の高速化が強く要求されるようになってきている。また、不揮発性半導体記憶装置では、上記の動作速度の高速化の要求と共に、回路の微細化や動作電圧の低電圧化の要求にも応える必要がある。
特開２００１−２３０３３０号公報の技術では、図１に示されるように、消去ゲート１４０（尖鋭部１２１に対抗する部分）が２つのフローティングゲート１２０の間に埋め込まれている構造となっている。そのため、消去ゲート１４０とフローティングゲート１２０とが面（面１４０ａと面１２０ａ）で対向する。消去ゲート１４０とフローティングゲート１２０が面で対向すると、カップリング容量が大きくなり、消去動作の際に消去ゲート１４０とフローティングゲート１２０間に掛かる電圧が小さくなってしまう問題がある。そのため、高速な消去動作が期待できないという問題がある。
特開２０００−２８６３４８号公報及び特開２００１−０８５５４３号公報の技術についても同様の問題がある。すなわち、特開２０００−２８６３４８号公報の技術では、図２に示されるように、消去ゲート２４０とフローティングゲート２２０とが面（面２４０ａと面２２０ａ）で対向するので、カップリング容量が大きくなってしまう。同様に、特開２００１−０８５５４３号公報の技術では、図３に示されるように消去ゲート３４０とフローティングゲート３２０とが面（面３４０ａと面３２０ａ）で対向するので、カップリング容量が大きくなってしまう。そのため、高速な消去動作が期待できないという問題がある。
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の不揮発性半導体記憶装置は、半導体基板（１０）のチャネル領域上に第１絶縁層（１２）を介して設けられたフローティングゲート（２０）と、フローティングゲート（２０）上に第２絶縁層（１３、１４）を介して設けられた消去ゲート（４０）と、フローティングゲート（２０）及び消去ゲート（４０）の側方に第３絶縁層（１７）を介して設けられたコントロールゲート（３０）とを具備する。フローティングゲート（２０）はＵ字型である。
本発明では、フローティングゲート（２０）は、Ｕ字型の極めて小さい面積の端部で薄い第２絶縁層（１４）を介して消去ゲート（４０）と対向する一方、他の部分は厚い第２絶縁膜（１４、１３）で消去ゲート（４０）と隔たっている。そのため、フローティングゲート（２０）と消去ゲート（４０）との間のカップリング容量に効く部分は、極めて小さい面積の端部となる。すなわち、フローティングゲート（２０）と消去ゲート（４０）との間のカップリング容量を小さくすることができる。カップリング容量を小さく出来るので、消去動作での消去電圧を小さく抑えることが可能となる。
本発明の不揮発性半導体記憶装置は、半導体基板（１０）のチャネル領域上に第１絶縁層（１２）を介して設けられたフローティングゲート（２０）と、フローティングゲート（２０）上に第２絶縁層（１３、１４）を介して設けられた消去ゲート（４０）と、フローティングゲート（２０）及び消去ゲート（４０）の側方に第３絶縁層（１７）を介して設けられたコントロールゲート（３０）とを具備する。フローティングゲート（２０）は、第１絶縁層（１２）に接する底面部（２３）と、一端を底面部（２３）の一端に接続され、半導体基板（１０）の表面から離れる方向に伸びる第１側部（２２ａ）と、一端を底面部（２３）の他端に接続され、半導体基板（１０）の表面から離れる方向に伸びる第２側部（２２ｂ）とを備える。
本発明では、フローティングゲート（２０）は、第１側部（２２ａ）及び第２側部（２２ｂ）の極めて小さい面積の端部で薄い第２絶縁層（１４）を介して消去ゲート（４０）と対向する一方、他の底面部（２３）は厚い第２絶縁膜（１４、１３）で消去ゲート（４０）と隔たっている。そのため、フローティングゲート（２０）と消去ゲート（４０）との間のカップリング容量に効く部分は、極めて小さい面積の端部となる。すなわち、フローティングゲート（２０）と消去ゲート（４０）との間のカップリング容量を小さくすることができる。カップリング容量を小さく出来るので、消去動作での消去電圧を小さく抑えることが可能となる。
本発明の不揮発性半導体記憶装置は、半導体基板（１０）のチャネル領域上に第１絶縁層（１２）を介して設けられたフローティングゲート（２０）と、フローティングゲート（２０）上に第２絶縁層（１３、１４）を介して設けられた消去ゲート（４０）と、フローティングゲート（２０）及び消去ゲート（４０）の側方に第３絶縁層（１７）を介して設けられたコントロールゲート（３０）とを具備する。フローティングゲート（２０）は、Ｌ字型である。
本発明では、フローティングゲート（２０）は、Ｌ字型の極めて小さい面積の端部で薄い第２絶縁層（１４）を介して消去ゲート（４０）と対向する一方、他の部分は厚い第２絶縁膜（１４、１３）で消去ゲート（４０）と隔たっている。そのため、フローティングゲート（２０）と消去ゲート（４０）との間のカップリング容量に効く部分は、極めて小さい面積の端部となる。すなわち、フローティングゲート（２０）と消去ゲート（４０）との間のカップリング容量を小さくすることができる。カップリング容量を小さく出来るので、消去動作での消去電圧を小さく抑えることが可能となる。
本発明の不揮発性半導体記憶装置の製造方法は、半導体基板（１０）を覆うように形成された保護絶縁膜（８０、８１）を貫通して半導体基板（１０）の内部に至る複数の溝を形成する工程と、複数の溝内に素子分離層（１１）を形成し、保護絶縁膜（８０、８１）を除去する工程と、ゲート絶縁膜（１２ａ）、第１導電膜（２０ａ）及び第１絶縁膜（１３ａ）を順次形成する工程と、素子分離層（１１）の上部が露出するように、第１絶縁膜（１３ａ）及び第１導電膜（２０ａ）を平坦に除去する工程と、第２絶縁膜（１４ａ）及び第２導電膜（４０ａ）を順次形成する工程と、第２導電膜（４０ａ）、第２絶縁膜（１４ａ）、第１絶縁膜（１３ａ）及び第１導電膜（２０ａ）を所定のパターンにエッチングして、消去ゲート（４０）とフローティングゲート（２０）とを形成する工程と、フローティングゲート（２０）及び消去ゲート（４０）の側方に第３絶縁膜（１７）を介してコントロールゲート（３０）を形成する工程とを具備する。
本発明では、フローティングゲート（２０）をＵ字型や底面部（２３）と第１側部（２２ａ）と第２側部（２２ｂ）とを備える形状に形成することが出来る。それにより、フローティングゲート（２０）を極めて小さい面積の端部で薄い第２絶縁層（１４）を介して消去ゲート（４０）と対向させることが出来る。そのため、フローティングゲート（２０）と消去ゲート（４０）との間のカップリング容量を小さくすることができる。その結果、消去動作での消去電圧を小さく抑えることが可能となる。
本発明により、微細化、低電圧化に対応しつつ、高速な動作速度が確保できる消去ゲートを備えた不揮発性半導体記憶装置を提供することができる。
以下、本発明の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法の実施の形態に関して、添付図面を参照して説明する。
（第１の実施の形態）
図４Ａ、図４Ｂ及び図４Ｃは、本発明の実施の形態に係る不揮発性半導体記憶装置の構成を示す。詳細には、図４Ａは図４ＢにおけるＡ−Ａ’断面図（ｙｚ断面）であり、図４Ｂは図４ＡにおけるＢ−Ｂ’断面図（ｚｘ断面）であり、図４Ｃは平面図（ｘｙ平面）である。図では、本実施の形態に係る不揮発性半導体記憶装置のメモリセルとしてスプリットゲート型のフラッシュメモリのメモリセル２を例示している。
図４Ａ、図４Ｂ及び図４Ｃは、本発明の実施の形態に係る不揮発性半導体記憶装置の構成を示す。詳細には、図４Ａは図４ＢにおけるＡ−Ａ’断面図（ｙｚ断面）であり、図４Ｂは図４ＡにおけるＢ−Ｂ’断面図（ｚｘ断面）であり、図４Ｃは平面図（ｘｙ平面）である。図では、本実施の形態に係る不揮発性半導体記憶装置のメモリセルとしてスプリットゲート型のフラッシュメモリのメモリセル２を例示している。
図４Ａを参照して、メモリセル２は、第１ゲート絶縁膜１２、第１絶縁膜１３、トンネル絶縁膜１４、第２絶縁膜１５、第１サイドウォール絶縁膜１６、第２サイドウォール絶縁膜１７、第２ゲート絶縁膜１８、フローティングゲート２０、コントロールゲート３０、消去ゲート４０、第１ソース／ドレイン拡散層５１、第２ソース／ドレイン拡散層５２、シリサイド膜６１、６２を具備する。
第１ソース／ドレイン拡散層５１、第２ソース／ドレイン拡散層５２は、シリコン基板に例示される半導体基板１０のウェル１０ａ表面のチャネル領域の両側に形成されている。メモリセル２の書き込み動作、読み出し動作及び消去動作において、第１ソース／ドレイン拡散層５１、第２ソース／ドレイン拡散層５２の一方はソースとして、他方はドレインとして機能する。半導体基板１０のウェル１０ａがｐ型の場合、第１ソース／ドレイン拡散層５１、第２ソース／ドレイン拡散層５２はｎ型であり、ドーパントは砒素（Ａｓ）又はリン（Ｐ）に例示される。第１ソース／ドレイン拡散層５１上には、上部にシリサイド層６３を有するコンタクトプラグ７１が接続されている。第２ソース／ドレイン拡散層５２は、高濃度層５２ａと、低濃度層（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）５２ｂとを含む。高濃度層５２ａは、上部にシリサイド層６１を有しコンタクトプラグ（図示されず）が接続される。低濃度層５２ｂは、チャネル領域へ張り出している。コンタクトプラグ７１は、ポリシリコン膜に例示される。また、シリサイド層６１、６３は、コバルトシリサイド層に例示される。
フローティングゲート２０は、半導体基板１０のウェル１０ａのチャネル領域上に第１ゲート絶縁膜１２を介して設けられている。フローティングゲート２０は、第１ソース／ドレイン拡散層５１に対して一部オーバーラップしている。フローティングゲート２０は、下側の第１ゲート絶縁膜１２、側面の第２サイドウォール絶縁膜１７及び素子分離層１１（後述）、及び、上側の第１絶縁膜１３及びトンネル絶縁膜１４により囲まれ、外部から電気的に隔離されている。フローティングゲート２０は、ポリシリコン膜に例示される。
消去ゲート４０は、フローティングゲート２０上に第１絶縁膜１３及びトンネル絶縁膜１４を介して設けられている。消去ゲート４０は、下側のトンネル絶縁膜１４、側面の第２サイドウォール絶縁膜１７、及び、上側の第２絶縁膜１５に囲まれ、ｘ方向へ延伸している（後述）。消去ゲート４０は、ポリシリコン膜に例示される。
コントロールゲート３０は、フローティングゲート２０及び消去ゲート４０の側方に第２サイドウォール絶縁膜１７を介して設けられている。更に、コントロールゲート３０は、半導体基板１０のウェル１０ａのチャネル領域上に第２ゲート絶縁膜１８を介して設けられている。コントロールゲート３０は、第２ソース／ドレイン拡散層５２の低濃度層５２ｂに対して一部オーバーラップしている。コントロールゲート３０は、上部にシリサイド層６２を有している。コントロールゲート３０は、下側の第２ゲート絶縁膜１８、及び、側面の第１サイドウォール絶縁膜１６及び第２サイドウォール絶縁膜１７により囲まれ、ｘ方向へ延伸している（後述）。コントロールゲート３０は、ポリシリコン膜に例示される。また、シリサイド層６２は、コバルトシリサイド層に例示される。
図４Ａでは、シリサイド層６３、コンタクトプラグ７１及び第１ソース／ドレイン拡散層５１を中心として、左右方向（ｙ方向）に一個ずつ（合計２個）のメモリセル２が並んで設けられている。この場合、シリサイド層６３、コンタクトプラグ７１及び第１ソース／ドレイン拡散層５１は、両側の２個のメモリセル２に共用されている。
本実施の形態に係る不揮発性半導体記憶装置では、消去ゲート４０はフローティングゲート３０の上方に配置されている。そのため、第１ソース／ドレイン拡散層５１上にコンタクトプラグ７１を設け、その上部にシリサイド層６３を形成することが可能となる。そして、第２ソース／ドレイン層５２、コントロールゲート３０、コンタクトプラグ７１の上面がシリサイド化されている（シリサイド層６１、６２、６３）そのため、配線抵抗を小さく抑えることができる。これにより、寄生抵抗を小さくすることが出来、高速読み出しが可能となる。
更に、本実施の形態に係る不揮発性半導体記憶装置では、コントロールゲート３０とは別に独立して消去専用の電極である消去ゲート４０が設けられている。そのため、コントロールゲート３０から消去動作を分離した構造となっている。
図４Ｂを参照して、半導体基板１０のウェル１０ａ中には、ｘ方向においてメモリセル２同士を分離する素子分離層（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）１１が設けられている。素子分離層１１は、半導体基板１０のウェル１０ａの内部から上方（ｚ方向）に伸び、左右方向（ｘ方向）に伸びる消去ゲート４０の下側のトンネル絶縁膜１４直下まで達している。
フローティングゲート２０は、下側の第１ゲート絶縁膜１２及び側面の素子分離層１１（後述）に囲まれた領域で、上向きに凹のＵ字型である。そして、フローティングゲート２０は、Ｕ字型の両端部２１で、トンネル絶縁膜１４を介してｘ方向へ伸びる消去ゲート４０に対向している。一方、フローティングゲート２０は、その両端の端部２１以外のＵ字型の内側にあたる部分で、消去ゲート４０との間にトンネル絶縁膜１４及び第１絶縁膜１３が介在している。ただし、フローティングゲート２０は、トンネル絶縁膜１４を介して消去ゲート４０と対向する端部２１が存在していれば、正確なＵ字型ではなくても良い。
すなわち、フローティングゲート２０は、底面部２３と、第１側部２２ａと、第２側部２２ｂとを備えている。底面部は、第１ゲート絶縁膜１２に接している。第１側部２２ａは、一端を底面部２３の一端に接続され、半導体基板１００の表面から離れる方向（例示：ｚ方向）に伸びている。第２側部２２ｂは、一端を底面部２３の他端（例示：第１側部２２ａとの接続部分と反対側）に接続され、半導体基板１００の表面から離れる方向（例示：ｚ方向）に伸びている。そして、フローティングゲート２０は、第１側部２２ａの他端及び第２側部２２ｂの他端でトンネル絶縁膜１４を介して消去ゲート４０に対向している。したがって、消去ゲート４０とフローティングゲート２０との間にある絶縁層は、底面部２３に接する部分（第１絶縁膜１３＋トンネル絶縁膜１４）が、第１側部２２ａの他端及び第２側部２２ｂの他端に接する部分（トンネル絶縁膜１４）よりも第１絶縁膜１３の分だけ厚いことになる。
本実施の形態に係る不揮発性半導体記憶装置はでは、フローティングゲート２０は、極めて小さい面積の端部２１で薄いトンネル絶縁膜１４を介して消去ゲート４０と対向する一方、他の部分は厚い絶縁膜（トンネル絶縁膜１４及び第１絶縁膜１３）で消去ゲート４０と隔たっている。そのため、フローティングゲート２０と消去ゲート４０との間のカップリング容量に効く部分は、極めて小さい面積の端部２１の部分となる。すなわち、フローティングゲート２０と消去ゲート４０との間のカップリング容量を小さくすることができる。カップリング容量を小さく出来るので、消去動作での消去電圧を小さく抑えることが可能となる。
更に、本実施の形態に係る不揮発性半導体記憶装置では、消去ゲート４０下の酸化膜は、フローティングゲート２０と重なる部分のみ薄いトンネル絶縁膜１４であり、その他の領域は厚い第１絶縁膜１３となっている。そのため、消去ゲート４０に高い電圧を印加しても、破壊の危険性は極めて低く、繰り返しの回数が多くなってもメモリセルが破壊する可能性は極めて低い。
フローティングゲート２０は、トンネル絶縁膜を介して消去ゲート４０と対向する部分が１箇所でもあれば良いので、第１側部２２ａ及び第２側部２２ｂのうちいずれか一方が無くても良い。その場合、フローティングゲート２０は、Ｌ字型である。ただし、フローティングゲート２０は、トンネル絶縁膜１４を介して消去ゲート４０と対向する端部２１が存在していれば、正確なＬ字型ではなくても良い。
フローティングゲート２０がＬ字型の場合、Ｕ字型の場合と比較して更に極めて小さい面積の端部２１で薄いトンネル絶縁膜１４を介して消去ゲート４０と対向することになる。それにより、フローティングゲート２０と消去ゲート４０との間のカップリング容量を、Ｕ字型の場合と比較して更に小さく出来るので、消去動作での消去電圧を更に小さく抑えることが可能となる。
なお、第１ゲート絶縁膜１２、素子分離層１１、第１絶縁膜１３、トンネル酸化膜１４、第２絶縁膜１５、第１サイドウォール絶縁膜１６及び第２ゲート絶縁膜１８はシリコン酸化膜に、第２サイドウォール絶縁膜１７はＯＮＯ膜（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ ｆｉｌｍ：酸化物−窒化物−酸化物膜）にそれぞれ例示される。第２サイドウォール絶縁膜１７はシリコン酸化膜でも良いが、ＯＮＯ膜にすることで、絶縁耐性を向上できて好ましい。本実施の形態に係る不揮発性半導体記憶装置は、後述される製造方法により、これらの膜厚をそれぞれ異なる膜厚に自由に設定することが可能である。特に、コントロールゲート３０と半導体基板１０（ウェル１０ａ）との間の絶縁膜（第２ゲート絶縁膜１８）は、適切な膜厚に設定できる。そのため、低電圧でも読み出しの際のメモリセル電流を大きく取ることができる。
図４Ｃを参照して、一点差線で示す領域が図４Ａ及び図４Ｂで説明されたメモリセル２の一個分（１ｂｉｔ）を示している。すなわち、２つの素子分離層１１で挟まれ、隣り合う消去ゲート４０及びコントロールゲート３０と、その両側のコンタクトプラグ７１（第１ソース／ドレイン領域５１）及び第２ソース／ドレイン拡散層５２とを含んだ領域が、１ｂｉｔ分メモリセル２である。ただし、シリサイド膜６１、６２、６３、第２絶縁膜１５は図示を省略されている。
コントロールゲート３０、消去ゲート４０、コンタクトプラグ７１は、ｘ方向へ伸び、ｘ方向に並ぶ複数のメモリセル２に共用されている。図示されていないが、消去ゲート４０下には、各メモリセル２にフローティングゲート２０が設けられている。コントロールゲート３０、消去ゲート４０、コンタクトプラグ７１は、各メモリセル２に対する配線層としての機能も有している。素子分離層１１は、ｙ方向へ伸び、ｘ方向に互いに平行に並んでいる。素子分離層１１は、ｘ方向に並ぶ複数のメモリセル２を互いに電気的に分離している。第１サイドウォール絶縁膜１６、第２サイドウォール絶縁膜１７（、トンネル絶縁膜１４）は、ｘ方向へ伸び、ｘ方向に並ぶ複数のメモリセル２に共用されている。
図５は、本発明の実施の形態に係る不揮発性半導体記憶装置のアレイ構成を示す回路ブロック図である。メモリアレイ１は、メモリ部４と、Ｘデコーダ５と、Ｙデコーダ６とを具備する。Ｘデコーダ５は、ｘ方向へ伸びる複数のワード線ＷＬに接続されている。Ｙデコーダ６は、ｙ方向へ伸びる複数のビット線ＢＬに接続されている。メモリ部４は、ｘ方向へ伸びる複数のワード線ＷＬ（コントロールゲート３０に対応）、消去ゲート４０及びコンタクトプラグ７１と、ｙ方向へ伸びる複数のビット線ＢＬと、複数のセクタ３を有している。セクタ３は、行列上に配列された複数のメモリセル２を含んでいる。複数のメモリセル２の各々は、複数のワード線ＷＬと複数のビット線ＢＬとの交点の各々に対応して設けられている。
次に、本発明の実施の形態に係る不揮発性半導体記憶装置の動作（書き込み、読み出し、消去）について説明する。図６は、本発明の実施の形態に係る不揮発性半導体記憶装置の書き込み動作を説明するための概念図を示す。この図は、図４Ａ（図４ＢのＡ−Ａ’断面）の一部を模式的に示している。書き込みは、ソースサイドチャネルホットエレクトロン（ＣＨＥ：Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ）注入よって行われる。書き込み動作時において、第１ソース／ドレイン拡散層５１は、ドレイン（Ｄ）として、第２ソース／ドレイン拡散層５２はソース（Ｓ）として、それぞれ機能する。例えば、コントロールゲート３０には、＋１．６Ｖの電圧が印加され、第１ソース／ドレイン拡散層５１には、＋７．６Ｖの電圧が印加され、第２ソース／ドレイン拡散層５２には、＋０．５Ｖの電圧が印加される。第２ソース／ドレイン拡散層５２から放出された電子は、チャネル領域の強電界により加速され、ＣＨＥとなる。特に、第１ソース／ドレイン拡散層５１とフローティングゲート２０との容量結合によってフローティングゲート２０の電位も高くなっており、コントロールゲート３０とフローティングゲート２０との間の狭いギャップには、強電界が発生する。その強電界により生成された高エネルギーのＣＨＥが、第１ゲート絶縁膜１２を通じてフローティングゲート２０に注入される。このような注入は、ソースサイドインジェクション（ＳＳＩ：Ｓｏｕｒｃｅ Ｓｉｄｅ Ｉｎｊｅｃｔｉｏｎ）と呼ばれ、ＳＳＩによれば、電子注入効率が向上し、印加電圧を低く設定することが可能となる。フローティングゲート２０に電子が注入されることにより、メモリセルの閾値電圧が上昇する。
また、書き込み動作時、消去ゲート４０に電圧を印加してもよい（例えば、４〜５Ｖ）。すなわち、消去ゲート４０がフローティングゲート２０の電位を持ち上げる役割を担っても良い。この場合には、第１ソース／ドレイン拡散層５１に印加する電圧を下げることができるため、第１ソース／ドレイン拡散層５１と第２ソース／ドレイン拡散層５２との間（ソース−ドレイン間）のパンチスルー耐性を上げることが可能になる。
図７は、本発明の実施の形態に係る不揮発性半導体記憶装置の読み出し動作を説明するための概念図を示す。この図は、図４Ａ（図４ＢのＡ−Ａ’断面）の一部を模式的に示している。読み出し動作時には、第１ソース／ドレイン拡散層５１は、ソース（Ｓ）として、第２ソース／ドレイン拡散層５２は、ドレイン（Ｄ）として、それぞれ機能する。例えば、コントロールゲート３０には、＋２．５Ｖの電圧が印加され、第２ソース／ドレイン拡散層５２には、＋０．８Ｖの電圧が印加され、第１ソース／ドレイン拡散層５１及び半導体基板１０のウェル１０ａの電圧は、０Ｖに設定される。消去セル（例えば、フローティングゲート２０に電荷が注入されていない状態のメモリセル）の場合、閾値電圧は低く、読み出し電流（メモリセル電流）が流れる。一方、書き込み（プログラム）セル（例えば、フローティングゲート２０に電荷が注入されている状態のメモリセル）の場合、閾値電圧は高く、読み出し電流（メモリセル電流）がほとんど流れない。この読み出し電流（メモリセル電流）を検出することによって、プログラムセルか消去セルかを判定（データ“０”が記憶されているのかデータ“１”が記憶されているのかを判定）することができる。
図８Ａ及び図８Ｂは、本発明の実施の形態に係る不揮発性半導体記憶装置の消去動作を説明するための概念図を示す。図８Ａは、図４Ａ（図４ＢのＡ−Ａ’断面）の一部を模式的に示し、図８Ｂには、図４Ｂ（図４ＡのＢ−Ｂ’断面）の一部を模式的に示している。消去は、ＦＮトンネル（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇ）方式で行われる。例えば、消去ゲート４０には、１１．５Ｖの電圧が印加され、コントロールゲート３０、第１ソース／ドレイン拡散層５１、第２ソース／ドレイン拡散層５２及び半導体基板１０のウェル１０ａの電圧は、０Ｖに設定される。その結果、消去ゲート４０とフローティングゲート２０との間のトンネル絶縁膜１４に高電界が印加され、ＦＮトンネル電流が流れる。これによりフローティングゲート２０内の電荷（電子）が、トンネル絶縁膜１４を通じて、消去ゲート４０に引き抜かれる。また、前述のように、消去動作時においては、コントロールゲート３０、第１ソース／ドレイン拡散層５１、第２ソース／ドレイン拡散層５２及びウェル１０ａの電圧は、０Ｖである。コントロールゲート３０に電圧を印加しないため、コントロールゲート３０−ウェル１０ａ間の電位差は、０Ｖであり、消去動作による第２ゲート絶縁膜１８（コントロールゲート３０と半導体基板１０との間の絶縁膜）の劣化は、発生しない。
特に、フローティングゲート２０の端部２１は小面積であるため、端部２１と消去ゲート４０との間に強い電界が発生し、フローティングゲート２０内の電荷（電子）は、主としてその端部２１から消去ゲート４０に放出される。従って、強電界が発生する端部２１は、電荷（電子）の引き抜き効率を向上させていると言える。フローティングゲート２０から電荷（電子）が引き抜かれることにより、メモリセルの閾値電圧が減少する。
なお、過消去によりフローティングゲート２０に関する閾値電圧が負になった場合、フローティングゲート２０の下部の半導体基板１０のウェル１０ａ内には、チャネルが常時発生し得る。しかしながら、チャネル領域上にはコントロールゲート３０も設けられているため、メモリセルが常にオン状態となってしまうことを防止できる。このように、本発明の実施の形態に係る不揮発性半導体記憶装置は、過剰消去エラーが防止されるという利点を有する。
次に、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。図９Ａ及び図９Ｂ〜図２２Ａ及び図２２Ｂは、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法における各工程を示す断面図である。ただし、図９Ａ〜図２２Ａ（図Ａ）は図４ＢにおけるＡ−Ａ’断面図（ｙｚ断面）に対応している。図９Ｂ〜図２２Ｂ（図Ｂ）は図４ＡにおけるＢ−Ｂ’断面図（ｚｘ断面）に対応している。
図９Ａ及び図９Ｂを参照して、半導体基板１０としてのｐ型シリコン基板上に、ＰＡＤ（Ｐｏｌｙｍｅｒ−Ａｓｉｓｔｅｄ−Ｄｅｐｏｓｉｔｉｏｎ）法により酸化膜８０を形成する。続いて、酸化膜８０上に、ＣＶＤ法によりフィールド窒化膜８１を形成する。その後、フィールド窒化膜８１上に、フォトレジストで素子分離層１１のマスクパターンを形成し、エッチングによりフィールド窒化膜８１に素子分離層１１用のパターンを形成する。
次に、図１０Ａ及び図１０Ｂを参照して、フィールド窒化膜８１をマスクとして酸化膜８０をエッチングし、更に半導体基板１０をエッチングして、素子分離層１１ようのトレンチ（溝）を形成する。続いて、フィールド窒化膜８１及びトレンチを覆うように、ＣＶＤ法により酸化膜を形成する。そして、その酸化膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、フィールド窒化膜８１の表面が露出するまで研磨する。その結果、トレンチ内の酸化膜により、素子分離層１１が形成される。素子分離層１１は、下側が半導体基板１０に埋め込まれ、上側が半導体基板１０から突出している。
続いて、図１１Ａ及び図１１Ｂを参照して、フィールド窒化膜８１をエッチングにより除去する。その後、これにより、素子分離層１１の一部が半導体基板１０の表面から上方（＋ｚ方向）へ突出した状態になる。その後、フォトレジストでメモリセルのマスクパターンを形成する。そして、メモリセルの領域に、ｐ型ウェル用の不純物をイオン注入して、ｐ型のウェル１０ａを形成する。
その後、図１２Ａ及び図１２Ｂを参照して、酸化膜８０をエッチングにより除去する。そのとき、素子分離層１１においても、素子分離層１１の突出部分の側面及び上面から酸化膜８０と同程度の膜厚の酸化層がエッチングされる。その結果、素子分離層１１の突出部分は、半導体基板１０のウェル１０ａに埋め込まれた部分と比較して、細い形状を有するようになる。また、素子分離層１１の突出部分におけるウェル１０ａとの境界部分は、ウェル１０ａの表面に対して傾斜している。当該傾斜は、下に凸の丸みを帯びている場合もある。
次に、図１３Ａ及び図１３Ｂを参照して、ウェル１０ａの表面に、熱酸化法により酸化膜１２ａを形成する。続いて、第１ゲート絶縁膜１２及び素子分離層１１上に、ＣＶＤ法によりポリシリコン膜２０ａを形成する。その膜厚は、例えば５０ｎｍである。その後、ポリシリコン膜２０ａ上に、ＣＶＤ法により酸化膜１３ａを形成する。その膜厚は、例えば１５０ｎｍである。これらの酸化膜１２ａ、ポリシリコン膜２０ａ、及び酸化膜１３ａは、後の工程により第１ゲート絶縁膜１２、フローティングゲート２０、及び第１絶縁膜１３になる。
続いて、図１４Ａ及び図１４Ｂを参照して、素子分離層１１上のポリシリコン膜２０ａの表面が露出するまでＣＭＰ法により酸化膜１３ａを研磨する。その後、素子分離層１１上のポリシリコン膜２０ａをエッチングにより除去し、ポリシリコン膜２０ａ上部のウェル１０ａ表面からの高さを素子分離層１１と同じ高さとする。このとき、酸化膜１３ａ上部のウェル１０ａ表面からの高さも素子分離層１１と同じ高さになるように酸化膜１３ａをエッチングする。
その後、図１５Ａ及び図１５Ｂを参照して、ポリシリコン膜２０ａ及び酸化膜１３ａを覆うように、ＣＶＤ法により酸化膜１４ａを形成する。その膜厚は、例えば１５ｎｍである。次に、酸化膜１４ａ上に、ＣＶＤ法によりポリシリコン膜４０ａを形成する。その膜厚は、例えば１００ｎｍである。続いて、ポリシリコン膜４０ａ上に、ＣＤＶ法によりハードマスク用の酸化膜１５ａを形成する。その膜厚は、例えば５０ｎｍである。酸化膜１４ａ、ポリシリコン膜４０ａ、及び酸化膜１５ａは、それぞれ後の工程でトンネル絶縁膜１４、消去ゲート４０、及び第２絶縁膜１５となる。
次に、図１６Ａ及び図１６Ｂを参照して、フォトレジスト８２で消去ゲートのマスクパターンを形成する。そして、そのフォトレジスト８２をマスクとして、酸化膜１５ａ、ポリシリコン膜４０ａ、酸化膜１４ａ、酸化膜１３ａ、及びポリシリコン膜２０ａを順次エッチングする。この結果、酸化膜１５ａから第２絶縁膜１５が、ポリシリコン膜４０ａから消去ゲート４０が、酸化膜１４ａからトンネル絶縁膜１４が、酸化膜１３ａから第１絶縁膜１３が、及びポリシリコン膜２０ａからフローティングゲート２０がそれぞれ形成される。
続いて、図１７Ａ及び図１７Ｂを参照して、全面にＣＶＤ法によりＯＮＯ膜を形成する。そして、そのＯＮＯ膜をエッチバックして、第２絶縁膜１５、消去ゲート４０、トンネル絶縁膜１４、第１絶縁膜１３及びフローティングゲート２０の積層構造の側面に第２サイドウォール絶縁膜１７を形成する。このエッチバックにより、ＯＮＯ膜下にあるウェル１０ａ表面の酸化膜１２ａも除去され、ウェル１０ａの表面が露出される。その結果、酸化膜１２ａから第１ゲート絶縁膜１２が形成される。その後、露出されたウェル１０ａの表面に、熱酸化法により、第２ゲート絶縁膜１８を形成する。続いて、全面にＣＶＤ法によりポリシリコン膜３０ａを形成する。その膜厚は、例えば５０ｎｍである。ポリシリコン膜３０ａは、第２サイドウォール絶縁膜１７の側面保護用である。なお、第２サイドウォール絶縁膜１７を形成後、コントロールゲート３０が形成される位置のウェル１０ａ表面に、ｐ型不純物をイオン注入しても良い。それにより、不純物の濃度を制御することで、閾値電圧を所望の値に制御することが出来る。なお、ポリシリコン膜３０ａは無くてもよい。
その後、図１８Ａ及び図１８Ｂを参照して、フォトレジスト８３でコンタクトプラグ７１及びその近傍のマスクパターンを形成する。そして、そのフォトレジスト８３をマスクとして、コンタクトプラグ７１の形成される位置でのウェル１０ａ表面に、ｎ型不純物をイオン注入し、熱処理を行う。これにより、第１ソース／ドレイン拡散層５１が形成される。次に、そのフォトレジスト８３をマスクとして、第２絶縁膜１５上のポリシリコン膜３０ａ、及びコンタクトプラグ７１の形成される位置でのウェル１０ａ上のポリシリコン膜３０ａと第２ゲート絶縁膜１８をエッチバックする。
次に、図１９Ａ及び図１９Ｂを参照して、全面にＣＶＤ法によりポリシリコン膜３０ｂを形成する。膜厚は例えば２００ｎｍである。続いて、図２０Ａ及び図２０Ｂを参照して、ポリシリコン膜３０ａ、３０ｂをエッチバックする。それにより、第１ソース／ドレイン拡散層５１上にコンタクトプラグ７１が形成される。また、第２絶縁膜１５、消去ゲート４０、トンネル絶縁膜１４、第１絶縁膜１３及びフローティングゲート２０の積層構造の側面に第２サイドウォール絶縁膜１７を介してコントロールゲート３０が形成される。
続いて、図２１Ａ及び図２１Ｂを参照して、ウェル１０ａ表面の第２ソース／ドレイン拡散層５２を形成する位置に、自己整合的にｎ型不純物をイオン注入する。これにより、第２ソース／ドレイン拡散層５２の低濃度層５２ｂが形成される。次に、全面にＣＶＤ法により酸化膜を形成して、その酸化膜をエッチバックする。それにより、コントロールゲート３０における第２サイドウォール絶縁膜１７と反対側の側面に第１サイドウォール絶縁膜１６が形成される。その後、ウェル１０ａ表面の第２ソース／ドレイン拡散層５２を形成する位置に、自己整合的にｎ型不純物をイオン注入する。これにより、第２ソース／ドレイン拡散層５２の高濃度層５２ａが形成される。
次に、図２２Ａ及び図２２Ｂを参照して、全面にコバルト膜を形成し、熱処理を行う。その後、コバルト膜をエッチングにより除去する。それにより、第１ソース／ドレイン拡散層５２上、コントロールゲート３０上、及びコンタクトプラグ７１上に、それぞれシリサイド層６１、６２、６３が形成される。
以上のプロセスにより、不揮発性半導体記憶装置が形成される。
以上のプロセスにより、不揮発性半導体記憶装置が形成される。
本実施の形態に係る不揮発性半導体記憶装置の製造方法では、素子分離層１１間へのポリシリコン膜２０ａの形成と、その後のＣＭＰプロセスとにより、フローティングゲート２０のｘｚ断面での形状を素子分離層１１上に対して自己整合的に形成することが出来る。また、ポリシリコン膜２０ａとポリシリコン膜４０ａとを連続的にエッチングすることにより、フローティングゲート２０及び消去ゲート４０のｙｚ断面での形状を互いに自己整合的に形成することが出来る。更に、ポリシリコン膜３０ａの成長とエッチバックプロセスにより、第１ソース／ドレイン拡散層５１上のコンタクトプラグ７１も、フローティングゲート２０及び消去ゲート４０に対して自己整合的に形成することが出来る。したがって、以上３つの自己整合プロセスにより、リソグラフィー工程でのマスク合わせマージンが不要となり、メモリセルサイズの縮小が可能となる。
本実施の形態に係る不揮発性半導体記憶装置では、フローティングゲート２０が、端部２１においてトンネル絶縁膜１４を介して消去ゲート４０と対向している。他の部分は相対的に厚い絶縁膜（トンネル絶縁膜１４及び第１絶縁膜１３）を隔てて消去ゲート４０と対向している。したがって、フローティングゲート２０と消去ゲート４０との間のカップリング容量に実質的に効く部分は、端部２１の部分となる。この端部２１は、消去ゲート４０と対向している面積が極めて小さいので、フローティングゲート２０と消去ゲート４０との間のカップリング容量は非常に小さくなる。その結果、消去動作での消去電圧を小さく抑えることが可能となる。
また、本実施の形態に係る不揮発性半導体記憶装置では、消去ゲート４０を第１、第２ソース／ドレイン拡散層５１、５２上では無く、フローティングゲート２０の直上に設け、かつ、コントロールゲート３０の形成前にトンネル絶縁膜１４及び消去ゲート４０を形成している。したがって、第２ソース／ドレイン拡散層５２上部、コントロールゲート３０上部、及び第１ソース／ドレイン拡散層５１上のコンタクトプラグ７１上部をシリサイド化することができる。その結果、寄生抵抗を低減することができ、高速読み出しが可能となる。
（第２の実施の形態）
本発明の第２の実施の形態は、第１の実施の形態と比較して、消去ゲート４０及びトンネル絶縁膜の形状、及び製造方法の一部が、第１の実施の形態と相違する。以下、その相違点について説明する。
図２３Ａ及び図２３Ｂは、本発明の実施の形態に係る不揮発性半導体記憶装置の構成を示す。詳細には、図２３Ａは図２３ＢにおけるＡ−Ａ’断面図（ｙｚ断面）であり、図２３Ｂは図２３ＡにおけるＢ−Ｂ’断面図（ｚｘ断面）である。なお、平面図（ｘｙ平面）については、図４Ｃと同じである。図では、本実施の形態に係る不揮発性半導体記憶装置のメモリセルとしてスプリットゲート型のフラッシュメモリのメモリセル２を例示している。
本発明の第２の実施の形態は、第１の実施の形態と比較して、消去ゲート４０及びトンネル絶縁膜の形状、及び製造方法の一部が、第１の実施の形態と相違する。以下、その相違点について説明する。
図２３Ａ及び図２３Ｂは、本発明の実施の形態に係る不揮発性半導体記憶装置の構成を示す。詳細には、図２３Ａは図２３ＢにおけるＡ−Ａ’断面図（ｙｚ断面）であり、図２３Ｂは図２３ＡにおけるＢ−Ｂ’断面図（ｚｘ断面）である。なお、平面図（ｘｙ平面）については、図４Ｃと同じである。図では、本実施の形態に係る不揮発性半導体記憶装置のメモリセルとしてスプリットゲート型のフラッシュメモリのメモリセル２を例示している。
本実施の形態の不揮発性半導体記憶装置は、図２３ＢにおけるＡ−Ａ’断面図（ｙｚ断面）に関して、第１の実施の形態における図４Ａと同じであるのでその説明を省略する。
本実施の形態の不揮発性半導体記憶装置は、図２３ＡにおけるＢ−Ｂ’断面図（ｘｙ断面）に関して、消去ゲート４０及びトンネル絶縁膜の形状が第１の実施の形態と異なる。すなわち、トンネル絶縁膜は、フローティングゲート２０の端部２１の一方の上部において、他の部分に比較して膜厚が薄くなり、凹部を形成している。一方、消去ゲート４０においては、上記端部２１の一方（例示：第２側部２２ｂ）の上部において、その凹部を埋めるように凸部４１を形成している。したがって、消去ゲート４０とフローティングゲート２０とは、第１の実施の形態のトンネル絶縁膜１４よりも薄いトンネル絶縁膜１９を介して対抗している。このように、消去ゲート４０とフローティングゲート２０との間のトンネル絶縁膜の膜厚を薄くする（両ゲート間の距離を短くする）ことで、カップリング容量をより減少させることが出来る。それにより、消去動作での消去電圧を小さく抑えることが可能となる。
具体的には、トンネル絶縁膜は二層構造であり、トンネル絶縁膜１４と第２トンネル絶縁膜１９を備えている。トンネル絶縁膜１４は、フローティングゲート２０及び第１絶縁膜１３上に設けられている。ただし、トンネル絶縁膜１４は、上記端部２１の一方の上部において、エッチングされ除去されている。したがって、トンネル絶縁膜は、全体として上記端部２１の一方の上部において凹部を有している。一方、トンネル絶縁膜１９は、上記端部２１の一方の上部を含めてトンネル絶縁膜１４全体を覆っている。トンネル絶縁膜１９は、トンネル絶縁膜１４よりも膜厚が薄い。したがって、消去ゲート４０とフローティングゲート２０の端部２１の一方（例示：第２側部２２ｂ）とは、その凹部において薄いトンネル絶縁膜１９を介して対抗している。したがって、消去ゲート４０とフローティングゲート２０との間にある絶縁層は、第１側部２２ａに接する部分（トンネル絶縁膜１４＋トンネル絶縁膜１９）が、第２側部２２ｂに接する部分（トンネル絶縁膜１９）よりもトンネル絶縁膜１４の分だけ厚いことになる。
フローティングゲート２０は、トンネル絶縁膜を介して消去ゲート４０と対向する部分が１箇所でもあれば良いので、第１側部２２ａが無くても良い。その場合、フローティングゲート２０は、Ｌ字型である。ただし、フローティングゲート２０は、トンネル絶縁膜１４を介して消去ゲート４０と対向する端部２１が存在していれば、正確にＬ字型でなはくても良い。フローティングゲート２０がＬ字型の場合、カップリング容量をＵ字型の場合と比較して更に小さく出来るので、消去動作での消去電圧を更に小さく抑えることが可能となる。
その他の構成については、第１の実施の形態と同じであるのでその説明を省略する。
その他の構成については、第１の実施の形態と同じであるのでその説明を省略する。
次に、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。まず、第１の実施の形態で示した図９Ａ及び図９Ｂ〜図１４Ａ及び図１４Ｂを実行する。
図１４Ａ及び図１４Ｂの工程終了後、図２４Ａ及び図２４Ｂを参照して、ポリシリコン膜２０ａ及び酸化膜１３ａを覆うように、ＣＶＤ法により酸化膜１４ａを形成する。次に、図２５Ａ及び図２５Ｂを参照して、フォトレジストでフローティングゲート２０の端部２１の一方の上部の位置のマスクパターンを形成する。そして、そのフォトレジストをマスクとして、酸化膜１４ａをエッチングする。その結果、フローティングゲート２０の端部２１の一方の上部が露出する。
続いて、図２６Ａ及び図２６Ｂを参照して、上記端部２１の一方の上部を含めて酸化膜１４ａを覆うように、ＣＶＤ法により酸化膜１９ａを形成する。その後、図２７Ａ及び図２７Ｂを参照して、酸化膜１９ａ上に、ＣＶＤ法によりポリシリコン膜４０ａを形成する。続いて、ポリシリコン膜４０ａ上に、ＣＤＶ法によりハードマスク用の酸化膜１５ａを形成する。酸化膜１９ａ、酸化膜１４ａ、ポリシリコン膜４０ａ、及び酸化膜１５ａは、それぞれ後の工程で第２トンネル絶縁膜１９、トンネル絶縁膜１４、消去ゲート４０、及び第２絶縁膜１５となる。
以下、第１の実施の形態における図１６Ａ及び図１６Ｂ以降の工程を実行する。以上のプロセスにより、不揮発性半導体記憶装置が形成される。
本実施の形態に係る不揮発性半導体記憶装置においても、第１の実施の形態に記載された効果を得ることが出来る。加えて、消去ゲート４０とフローティングゲート２０との間のトンネル絶縁膜の膜厚を薄くする（両ゲート間の距離を短くする）ことで、消去ゲート４０とフローティングゲート２０との間のカップリング容量をより減少させることが出来る。それにより、消去動作での消去電圧をより小さく抑えることが可能となる。
上記各実施の形態では、フローティングゲート２０がＵ字型やＬ字型であって、電子を放出する端部は２個又は１個の場合を示している。しかし、カップリング容量が十分に低く抑えることが出来るのであれば、複数（３個以上）であっても構わない。
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
１ メモリアレイ
２ メモリセル
３ セクタ
４ メモリ部
５ Ｘデコーダ
６ Ｙデコーダ
１０ 半導体基板
１０ａ ウェル
１１ 素子分離層
１２ 第１ゲート絶縁膜
１２ａ 酸化膜
１３ 第１絶縁膜
１３ａ 酸化膜
１４ トンネル絶縁膜
１４ａ 酸化膜
１５ 第２絶縁膜
１５ａ 酸化膜
１６ 第１サイドウォール絶縁膜
１７ 第２サイドウォール絶縁膜
１８ 第２ゲート絶縁膜
１９ 第２トンネル絶縁膜
１９ａ 酸化膜
２０ フローティングゲート
２０ａ ポリシリコン膜
２１ 端部
３０ コントロールゲート
３０ａ ポリシリコン膜
３０ｂ ポリシリコン膜
４０ 消去ゲート
４０ａ ポリシリコン膜
４１ 凸部
５１ 第１ソース／ドレイン拡散層
５２ 第２ソース／ドレイン拡散層
５２ａ 高濃度層
５２ｂ 低濃度層
６１、６２、６３ シリサイド膜
７１ コンタクトプラグ
８０ 酸化膜
８１ フィールド窒化膜
８２ フォトレジスト
８３ フォトレジスト
２ メモリセル
３ セクタ
４ メモリ部
５ Ｘデコーダ
６ Ｙデコーダ
１０ 半導体基板
１０ａ ウェル
１１ 素子分離層
１２ 第１ゲート絶縁膜
１２ａ 酸化膜
１３ 第１絶縁膜
１３ａ 酸化膜
１４ トンネル絶縁膜
１４ａ 酸化膜
１５ 第２絶縁膜
１５ａ 酸化膜
１６ 第１サイドウォール絶縁膜
１７ 第２サイドウォール絶縁膜
１８ 第２ゲート絶縁膜
１９ 第２トンネル絶縁膜
１９ａ 酸化膜
２０ フローティングゲート
２０ａ ポリシリコン膜
２１ 端部
３０ コントロールゲート
３０ａ ポリシリコン膜
３０ｂ ポリシリコン膜
４０ 消去ゲート
４０ａ ポリシリコン膜
４１ 凸部
５１ 第１ソース／ドレイン拡散層
５２ 第２ソース／ドレイン拡散層
５２ａ 高濃度層
５２ｂ 低濃度層
６１、６２、６３ シリサイド膜
７１ コンタクトプラグ
８０ 酸化膜
８１ フィールド窒化膜
８２ フォトレジスト
８３ フォトレジスト
Claims (18)
- 半導体基板のチャネル領域上に第１絶縁層を介して設けられたフローティングゲートと、
前記フローティングゲート上に第２絶縁層を介して設けられた消去ゲートと、
前記フローティングゲート及び前記消去ゲートの側方に第３絶縁層を介して設けられたコントロールゲートと
を具備し、
前記フローティングゲートは、Ｕ字型である
不揮発性半導体記憶装置。 - 請求項１に記載の不揮発性半導体記憶装置において、
前記フローティングゲートは、前記Ｕ字型の両端部で前記第２絶縁層を介して前記消去ゲートに対向している
不揮発性半導体記憶装置。 - 請求項１に記載の不揮発性半導体記憶装置において、
前記第２絶縁層は、前記Ｕ字型の内側に接する部分が、前記Ｕ字型の両端部に接する部分よりも厚い
不揮発性半導体記憶装置。 - 請求項１乃至３のいずれか一項に記載の不揮発性半導体記憶装置において、
前記第２絶縁層は、前記Ｕ字型の両端部の一方に接する部分が、他方に接する部分よりも薄い
不揮発性半導体記憶装置。 - 半導体基板のチャネル領域上に第１絶縁層を介して設けられたフローティングゲートと、
前記フローティングゲート上に第２絶縁層を介して設けられた消去ゲートと、
前記フローティングゲート及び前記消去ゲートの側方に第３絶縁層を介して設けられたコントロールゲートと
を具備し、
前記フローティングゲートは、
前記第１絶縁層に接する底面部と、
一端を前記底面部の一端に接続され、前記半導体基板の表面から離れる方向に伸びる第１側部と、
一端を前記底面部の他端に接続され、前記半導体基板の表面から離れる方向に伸びる第２側部と
を備える
不揮発性半導体記憶装置。 - 請求項５に記載の不揮発性半導体記憶装置において、
前記フローティングゲートは、前記第１側部の他端及び前記第２側部の他端で前記第２絶縁層を介して前記消去ゲートに対向している
不揮発性半導体記憶装置。 - 請求項５に記載の不揮発性半導体記憶装置において、
前記第２絶縁層は、前記底面部に接する部分が、前記第１側部の他端及び前記第２側部の他端に接する部分よりも厚い
不揮発性半導体記憶装置。 - 請求項５乃至７のいずれか一項に記載の不揮発性半導体記憶装置において、
前記第２絶縁層は、前記第１側部の他端及び前記第２側部の他端のいずれか一方に接する部分が、他方に接する部分よりも薄い
不揮発性半導体記憶装置。 - 半導体基板のチャネル領域上に第１絶縁層を介して設けられたフローティングゲートと、
前記フローティングゲート上に第２絶縁層を介して設けられた消去ゲートと、
前記フローティングゲート及び前記消去ゲートの側方に第３絶縁層を介して設けられたコントロールゲートと
を具備し、
前記フローティングゲートは、Ｌ字型である
不揮発性半導体記憶装置。 - 請求項９に記載の不揮発性半導体記憶装置において、
前記フローティングゲートは、前記Ｌ字型の一方の端部で前記第２絶縁層を介して前記消去ゲートに対向している
不揮発性半導体記憶装置。 - 請求項１０に記載の不揮発性半導体記憶装置において、
前記第２絶縁層は、前記フローティングゲートの前記第１絶縁層に面した部分に接する部分が、前記フローティングゲートの前記消去ゲートに対向した部分に接する部分よりも厚い
不揮発性半導体記憶装置。 - 請求項１乃至１１のいずれか一項に記載の不揮発性半導体記憶装置において、
前記第３絶縁層は、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜との積層膜を含む
不揮発性半導体記憶装置。 - 請求項１乃至１２のいずれか一項に記載の不揮発性半導体記憶装置において、
前記チャネル領域の両側に設けられたソース・ドレイン領域と、
一方の前記ソース・ドレイン領域上に設けられた第１シリサイド層と、
他方の前記ソース・ドレイン領域上のコンタクト上に設けられた第２シリサイド層と、
前記コントロールゲート上に設けられた第３シリサイド層とを更に具備する
不揮発性半導体記憶装置。 - 半導体基板を覆うように形成された保護絶縁膜を貫通して前記半導体基板の内部に至る複数の溝を形成する工程と、
前記複数の溝内に素子分離層を形成し、前記保護絶縁膜を除去する工程と、
ゲート絶縁膜、第１導電膜及び第１絶縁膜を順次形成する工程と、
前記素子分離層の上部が露出するように、前記第１絶縁膜及び前記第１導電膜を平坦に除去する工程と、
第２絶縁膜及び第２導電膜を順次形成する工程と、
前記第２導電膜、前記第２絶縁膜、前記第１絶縁膜及び前記第１導電膜を所定のパターンにエッチングして、消去ゲートとフローティングゲートとを形成する工程と、
前記フローティングゲート及び前記消去ゲートの側方に第３絶縁膜を介してコントロールゲートを形成する工程と
を具備する
不揮発性半導体記憶装置の製造方法。 - 請求項１４に記載の不揮発性半導体記憶装置において、
前記ゲート絶縁膜、前記第１導電膜及び前記第１絶縁膜を平坦に除去する工程は、
前記素子分離層上の前記第１導電膜を除去して、前記第１導電膜をＵ字型とする工程を備える
不揮発性半導体記憶装置。 - 請求項１４又は１５に記載の不揮発性半導体記憶装置の製造方法において、
前記第２絶縁膜及び前記第２導電膜を順次形成する工程は、
前記第１導電膜の前記Ｕ字型の両端部の一方に接する部分が、他方に接する部分よりも薄い前記第２絶縁膜を形成する工程を備える
不揮発性半導体記憶装置の製造方法。 - 請求項１４乃至１６のいずれか一項に記載の不揮発性半導体記憶装置の製造方法において、
前記コントロールゲートを形成する工程は、
シリコン酸化膜とシリコン窒化膜とシリコン酸化膜との積層膜としての前記第３絶縁層を形成する行程を備える
不揮発性半導体記憶装置の製造方法。 - 請求項１４乃至１７のいずれか一項に記載の不揮発性半導体記憶装置の製造方法において、
金属膜を形成し熱処理して、前記チャネル領域の両側に設けられたソース・ドレイン領域の一方の上に第１シリサイド層、他方の上に設けられたコンタクト上に第２シリサイド層、及び前記コントロールゲート上に第３シリサイド層、をそれぞれ形成する工程を更に具備する
不揮発性半導体記憶装置の製造方法。
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