JP2017212459A - 活性領域を限定する線状のトレンチを有する半導体素子及びその形成方法 - Google Patents
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Abstract
Description
前記第2鋭角は、前記第1鋭角と同一であることが好ましい。
前記第1及び第2交差トレンチの間の間隔は、前記第1及び第2平行トレンチの間の間隔よりも大きいことが好ましい。
前記第1側面の長さは、前記第3側面の長さよりも大きいことが好ましい。
前記第1側面の長さは、前記第3側面の長さの2倍以上であることが好ましい。
前記第1及び第2交差トレンチのそれぞれは、前記ビットラインと平行することが好ましい。
前記第2鋭角は、前記第1鋭角と同一であることが好ましい。
前記第1及び第2平行トレンチと前記第1及び第2交差トレンチ内の素子分離膜をさらに含み、前記素子分離膜は絶縁物質を含むことが好ましい。
前記ビットラインと離隔し、前記活性領域に接続されたコンタクトプラグと、前記コンタクトプラグ上のデータ保存要素と、をさらに含むことが好ましい。
平面からみたとき、前記第1及び第2交差トレンチは、前記上部導電性ラインと平行することが好ましい。
前記第2鋭角は、前記第1鋭角と同一であることが好ましい。
しかし、本発明はここで説明される実施形態に限らず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は内容の開示が徹底的かつ完全であるように、そして当業者に本発明の思想が十分に伝達されるようにするために提供されるものである。
図面において、層及び領域の厚さは明確性を期するために誇張されたものである。また、層が、他の層または基板「上」にあるとした場合、それは他の層または基板上に直接形成されるか、またはそれらの間に第3の層が介在される。明細書全体において同一の参照番号で表示された部分は同一の構成要素を意味する。また、明細書中の「約」とは、製造誤差、製造精度によるズレ等も含めることを意味する。たとえば、「約21゜」とは、21゜をターゲットとして製造されていることを意味し、製造誤差、製造精度等により完全には21゜にならない場合も含む。
23、25 マスク層、
33 上部マスクパターン、
41 平行トレンチ(parallel−trench)、
45、145 活性領域、
49、149 交差トレンチ(intersect−trench)、
63 素子分離膜、
65 ゲート誘電膜、
67 ワードライン、
69 キャッピング膜、
70 ソース/ドレーン領域、
71、81 層間絶縁膜、
73 ビットプラグ、
75 ビットライン、
77 ビットキャッピングパターン、
78 ビットスペーサ、
83 埋め込みコンタクトプラグ、
85 データ保存要素、
201 モジュール基板、
203 制御チップパッケージ、
205 入出力端子、
207 半導体パッケージ、
1900 携帯電話、
2100 電子システム、
2110 ボディ、
2120 マイクロプロセッサ、
2130 パワー、
2140 機能ユニット、
2150 ディスプレイコントローラ、
2160 ディスプレイ、
2170 外部装置、
2180 通信ユニット、
2200 メモリカード、
2210 メモリカード基板、
2220 マイクロプロセッサ、
2230 半導体パッケージ、
2240 入出力ターミナル、
2400 電子システム、
2412 メモリ、
2414 マイクロプロセッサ、
2416 RAM、
2418 ユーザインターフェース、
2420 バス
Claims (20)
- 半導体基板上の互いに平行な第1及び第2平行トレンチと、
前記半導体基板上の互いに平行な第1及び第2交差トレンチと、
前記第1及び第2平行トレンチと前記第1及び第2交差トレンチによって前記半導体基板上に限定される活性領域と、
前記活性領域を横切る下部導電性ラインと、
前記下部導電性ラインと交差し、前記活性領域上を横切る上部導電性ラインと、を有し、
前記第1及び第2平行トレンチは前記上部導電性ラインと交差し、
前記第1及び第2交差トレンチは前記第1及び第2平行トレンチと交差し、
前記第1及び第2交差トレンチは前記下部導電性ラインと交差し、
前記活性領域は、第1平行トレンチによって限定される第1側面、前記第2平行トレンチによって限定される第2側面、前記第1交差トレンチによって限定される第3側面、及び前記第2交差トレンチによって限定される第4側面を有し、
平面からみたとき、前記第2側面と前記上部導電性ラインとの間に第1鋭角が形成され、前記第1側面と前記第4側面との間に第2鋭角が形成されることを特徴とする半導体素子。 - 平面からみたとき、前記上部導電性ラインは前記第1及び第2交差トレンチの間に配置されることを特徴とする請求項1に記載の半導体素子。
- 前記第2鋭角は、前記第1鋭角と同一であることを特徴とする請求項1に記載の半導体素子。
- 前記下部導電性ライン及び前記上部導電性ラインのそれぞれは直線状ライン(straight line)であって、前記上部導電性ラインは前記下部導電性ラインと直交することを特徴とする請求項1に記載の半導体素子。
- 前記第1及び第2交差トレンチの間の間隔は、前記第1及び第2平行トレンチの間の間隔よりも大きいことを特徴とする請求項1に記載の半導体素子。
- 半導体基板上の互いに平行な第1及び第2平行トレンチと、
前記半導体基板上の互いに平行な第1及び第2交差トレンチと、
前記第1及び第2平行トレンチと前記第1及び第2交差トレンチによって前記半導体基板上に限定された活性領域と、
前記活性領域を横切って互いに平行な一対のワードラインと、前記一対のワードラインは前記第1及び第2交差トレンチと交差し、
前記活性領域上を横切って前記一対のワードラインと交差するビットラインと、を含み、
前記第1及び第2平行トレンチは前記ビットラインと交差し、
前記第1及び第2平行トレンチは前記ビットラインに対して第1鋭角をなし、
前記第1及び第2交差トレンチは前記第1及び第2平行トレンチと交差し、
前記第1及び第2平行トレンチと前記第1及び第2交差トレンチとの間に第2鋭角が形成されることを特徴とする半導体素子。 - 前記活性領域は、第1ないし第4側面を含み、
前記第1側面は前記第1平行トレンチによって限定され、
前記第2側面は前記第2平行トレンチによって限定され、
前記第3側面は前記第1交差トレンチによって限定され、
前記第4側面は前記第2交差トレンチによって限定され、
前記第2側面は前記第1側面と平行し、
前記第4側面は前記第3側面と平行することを特徴とする請求項6に記載の半導体素子。 - 前記第1側面の長さは、前記第3側面の長さよりも大きいことを特徴とする請求項7に記載の半導体素子。
- 前記第1側面の長さは、前記第3側面の長さの2倍以上であることを特徴とする請求項7に記載の半導体素子。
- 前記活性領域は、前記ビットラインの外側に突出された第1端(first end)及び第2端(second end)を含み、
前記第1端(first end)で前記第1側面及び前記第4側面が当接し、前記第2端(second end)で前記第2側面及び前記第3側面が当接することを特徴とする請求項7に記載の半導体素子。 - 前記第1及び第2交差トレンチのそれぞれは、前記ビットラインと平行することを特徴とする請求項6に記載の半導体素子。
- 前記第2鋭角は、前記第1鋭角と同一であることを特徴とする請求項6に記載の半導体素子。
- 前記第2鋭角は、21度であることを特徴とする請求項6に記載の半導体素子。
- 前記第1及び第2平行トレンチと前記第1及び第2交差トレンチ内の素子分離膜をさらに含み、前記素子分離膜は絶縁物質を含むことを特徴とする請求項6に記載の半導体素子。
- 前記ビットラインと離隔し、前記活性領域に接続されたコンタクトプラグと、
前記コンタクトプラグ上のデータ保存要素と、をさらに含むことを特徴とする請求項6に記載の半導体素子。 - 半導体基板上に互いに平行な第1及び第2平行トレンチと互いに平行な第1及び第2交差トレンチによって限定された活性領域を形成するステップと、
前記活性領域を横切り、前記第1及び第2交差トレンチと交差する下部導電性ラインを形成するステップと、
前記下部導電性ラインと交差し、前記活性領域上を横切る上部導電性ラインを形成するステップと、とを有し、
平面からみたとき、前記第1及び第2平行トレンチは前記上部導電性ラインと交差し、
前記第1及び第2平行トレンチは前記上部導電性ラインに対して第1鋭角をなし、
前記第1及び第2交差トレンチは前記第1及び第2平行トレンチと交差し、
前記平行トレンチと前記交差トレンチとの間に第2鋭角が形成されることを特徴とする半導体素子形成方法。 - 前記活性領域を形成するステップは、前記半導体基板上にマスク層を形成するステップと、
前記マスク層をパターニングして予備平行トレンチを形成するステップと、
前記マスク層をパターニングして予備交差トレンチを形成するステップと、
前記予備平行トレンチ及び前記予備交差トレンチ下部の前記半導体基板をエッチングするステップと、を含むことを特徴とする請求項16に記載の半導体素子形成方法。 - 前記予備交差トレンチの間の間隔は、前記予備平行トレンチの間の間隔よりも大きいことを特徴とする請求項17に記載の半導体素子形成方法。
- 平面からみたとき、前記第1及び第2交差トレンチは、前記上部導電性ラインと平行することを特徴とする請求項16に記載の半導体素子形成方法。
- 前記第2鋭角は、前記第1鋭角と同一であることを特徴とする請求項16に記載の半導体素子形成方法。
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