JP2009159250A - バイアス回路、差動増幅器 - Google Patents

Abstract

【課題】低消費電力で精度の高い電流制御が可能なバイアス回路並びにこれを用いた差動増幅器を提供する。
【解決手段】差動入力端子２０ｐｉ、２０ｎｉに接続される増幅段のトランジスタを被制御側トランジスタ２０１、２０２としてカレントミラー回路を構成可能な制御側トランジスタ１００と、差動入力端子２０ｐｉ、２０ｎｉ間に相互に並列接続された、接続点にて直列接続された抵抗素子１１１と抵抗素子１１２と接続点にて直列接続された抵抗素子１１３と抵抗素子１１４と、制御側トランジスタのベースを正入力端子に、抵抗素子１１３と抵抗素子１１４の接続点を負入力端子に、抵抗素子１１１と抵抗素子１１２の接続点を出力端子にそれぞれ接続し、制御側トランジスタ１００のベースエミッタ接合面積と入力バイアス電流Ｉｂｉとの比を、被制御側トランジスタ２０１、２０２のベースエミッタ接合面積と直流コレクタ電流Ｉｃ１、Ｉｃ２との比と同等にした。
【選択図】 図１

Description

本発明は、カレントミラー回路の制御側トランジスタをバイアス回路に、被制御側トランジスタを差動増幅器の増幅段に、それぞれ用いたバイアス回路、及びそれを含む差動増幅器に関する。

半導体集積回路のトランジスタ増幅器に着目した場合、トランジスタを正確な動作点にて作動させるためバイアス回路が存在する。このバイアス回路は増幅器には必要不可欠であり、一般には増幅器の一部とみなされる。本書では発明の成立上バイアス回路と増幅器とを分けて以下説明する。
エミッタ接地増幅回路のベースである入力端子にバイアス電流を供給する手段として、図４に示すバイアス回路が特許文献１に記載されている。図４は、エミッタ接地増幅回路とそのバイアス回路を示す。この図４の回路の特徴は、カレントミラー回路を構成しており、バイアス回路の入力バイアス電流にてエミッタ接地増幅回路の直流コレクタ電流を制御し、仮に同じ集積回路内のトランジスタの電流増幅率の変化があったとしても、いわゆるカレントミラー比にて電流増幅特性を制御するというものである。

図４を参照して説明する。エミッタ接地増幅回路４０には増幅器本体としてのトランジスタ４１及びそのエミッタに接続された抵抗素子４２を有し、直流コレクタ電流４４が流れるコレクタは出力端子４３に接続される構成を有している。また、このトランジスタ４１のベースは直流カットのコンデンサ４０Ｃを介して入力信号源４０Ｓに接続されている。

バイアス回路４００は、エミッタ接地増幅回路４０を構成するトランジスタ４１のベースに接続され、そのベース電流を供給する。ここで、バイアス回路４００は、トランジスタ４０１及びそのエミッタに接続され接地された抵抗素子４０２を有し、入力バイアス電流４０４が流れるコレクタは、バイアス入力端子４０３に接続される。更に、トランジスタ４０１のコレクタとベースとの間には、エミッタフォロアトランジスタ４０５が介在され、トランジスタ４０１のコレクタとエミッタフォロアトランジスタ４０５のベースとが接続され、エミッタフォロアトランジスタ４０５のエミッタとトランジスタ４０１のベースとが抵抗素子４０６を介して接続される構造である。また、エミッタフォロアトランジスタ４０５のエミッタとエミッタ接地増幅回路４０を構成するトランジスタ４１のベースとの間にも抵抗素子４０７が介在されている。

この結果、トランジスタ４１、トランジスタ４０１、及びエミッタフォロアトランジスタ４０５にてベース電流補償型カレントミラー回路を構成し、エミッタフォロアトランジスタ４０５のエミッタ電流がトランジスタ４１及び４０１のベース電流に振り分けられ、入力バイアス電流Ｉ４０４に応じた直流コレクタ電流Ｉ４４が流れることになる。すなわち、抵抗素子４０２、４０６、４０７、４２の各抵抗値をＲ４０２、Ｒ４０６、Ｒ４０７、Ｒ４２とするとき、Ｒ４０２／Ｒ４２＝Ｒ４０６／Ｒ４０７の関係を成立させる。これによって、電源電圧や製造プロセス更には温度変化に起因するトランジスタの電流増幅率の変化に拘らず、Ｉ４４／Ｉ４０４＝Ｒ４０２／Ｒ４２＝Ｒ４０６／Ｒ４０７からなるカレントミラー比が得られ、入力バイアス電流Ｉ４０４に応じてエミッタ接地増幅回路４０のトランジスタ４１に流れる直流コレクタ電流Ｉ４４を決定することができる。

図５は、図４のバイアス回路を差動増幅器に適用した回路を例示する。すなわち、差動増幅器５０では、トランジスタ５１とそのエミッタの抵抗素子５２と直流コレクタ電流Ｉ５４が流れる出力端子５３とを有し、更にトランジスタ５５とそのエミッタの抵抗素子５６と直流コレクタ電流Ｉ５８が流れる出力端子５７とを有し、トランジスタ５１、５５のエミッタ同士はインピーダンス調整の抵抗素子５９にて接続され、トランジスタ５１、５５の各ベースは、容量素子５０Ｃ１、５０Ｃ２を介して差動入力信号源５０Ｓに接続されると共に、バイアス回路５００に接続される。

バイアス回路５００は、図４に示すバイアス回路４００と略同様の回路構成を有する。すなわち、トランジスタ５０１、抵抗素子５０２、バイアス入力端子５０３、エミッタフォロアトランジスタ５０５、抵抗素子５０６を有し、トランジスタ５０１のベースに接続されエミッタフォロアトランジスタ５０５のエミッタより分岐して差動増幅器５０の差動入力端子に接続される途中には、抵抗素子５０７、５０８が介在されている。

このバイアス回路５００にあっても、抵抗素子５０２、５０６、５０７、５０８、５２、５６の各抵抗値をＲ５０２、Ｒ５０６、Ｒ５０７、Ｒ５０８、Ｒ５２、Ｒ５６とするとき、Ｒ５０７＝Ｒ５０８、Ｒ５２＝Ｒ５６、Ｒ５０２／Ｒ５２＝Ｒ５０６／Ｒ５０７の関係を成立させる。これによって、Ｉ５４／Ｉ５０４＝Ｉ５８／Ｉ５０４＝Ｒ５０２／Ｒ５２＝Ｒ５０２／Ｒ５６＝Ｒ５０６／Ｒ５０７＝Ｒ５０６／Ｒ５０８からなるカレントミラー比が得られ、入力バイアス電流Ｉ５０４によって差動増幅回路の各直流コレクタ電流Ｉ５４、Ｉ５８を決定することができる。
米国特許第６３００８３７号明細書

上述した図５に示す差動増幅器５０及びそのバイアス回路５００にあって、差動入力信号源５０Ｓからバイアス回路５００を含む差動増幅器５０の入力インピーダンスを見る。この時、入力インピーダンスは、直接接続された抵抗素子５０７、５０８によるインピーダンスとトランジスタ５１、５５の各ベース間のインピーダンスとの並列回路による合成インピーダンスである。この合成インピーダンスをＺｉ、差動入力信号源５０Ｓの出力インピーダンスをＺｏ、差動入力信号源５０Ｓの出力振幅をＶｓ、差動増幅器５０の入力端での信号振幅をＶｉｎとするとき、Ｖｉｎ＝Ｚｉ／（Ｚｏ＋Ｚｉ）×Ｖｓの関係を生ずる。ここで合成インピーダンスＺｉが小さくなると、差動増幅器５０の入力信号振幅Ｖｉｎが減少する。すなわち、差動入力信号源５０Ｓによる入力信号の電力ロスが発生する。
この入力信号の電力ロスを減少させるためには、抵抗素子５０７、５０８の抵抗値を十分大きくする必要がある。

一方、バイアス回路５００の消費電力をできるだけ抑えるためには、入力バイアス電流Ｉ５０４を小さくカレントミラー比を十分大きくする必要がある。カレントミラー比は前述のようにＩ５４／Ｉ５０４＝Ｉ５８／Ｉ５０４＝Ｒ５０６／Ｒ５０７＝Ｒ５０６／Ｒ５０８にて決まる。したがって、入力信号の電力ロスを減少させ、バイアス回路の消費電力を減少させるためには、抵抗素子５０６の抵抗値を大きくすることになる。

ここで、抵抗素子５０６とトランジスタ５０１のベース容量によってＲＣローパスフィルタが形成される。したがって、この抵抗素子５０６の抵抗値の増大は、トランジスタ５０１のベース容量を加味するときＲＣローパスフィルタによる位相遅れを増大させる。この結果、エミッタフォロアトランジスタ５０５を含むループの周波数応答にピーキング特性を生じ、ひいてはサーマルノイズを増幅させ、ノイズ特性を劣化する。こうしてみると、抵抗素子５０６の抵抗値の増大も限度がある。すなわち、抵抗素子５０６を増大させてバイアス回路の消費電力を減少させることは、限度がある。

また、バイアス回路を半導体集積回路にて作成するとき、製造工程上個々のトランジスタ５０１、５１、５５の電流増幅率がばらつき、あるいは、個々の抵抗素子５０２、５０６、５０７、５０８の抵抗値がばらつく。このため、計算どおりのカレントミラー比が得られず、バイアス回路の消費電流並びに特性のばらつきを生じ、精度の高い電流制御ができない。
本発明は、上記した点に鑑みてなされたものであって、低消費電力で精度の高い電流制御が可能なバイアス回路並びにこれを用いた差動増幅器を提供することを目的とする。

以上の課題を解決するため、本発明の請求項１に記載のバイアス回路は、差動増幅回路の差動入力端子に接続可能なバイアス回路であって、前記差動入力端子に接続される前記差動増幅回路内の増幅段のトランジスタを被制御側トランジスタとしてカレントミラー回路を構成可能な制御側トランジスタと、
接続点にて直列接続された第１インピーダンス素子と第２インピーダンス素子とからなり前記差動入力端子間に接続された出力インピーダンス素子と、接続点にて直列接続された第３インピーダンス素子と第４インピーダンス素子とからなり前記差動入力端子間に接続された帰還インピーダンス素子と、
前記制御側トランジスタのベースが正入力端子に、前記帰還インピーダンス素子の接続点が負入力端子に、前記出力インピーダンス素子の接続点が出力端子にそれぞれ接続した演算増幅器と、を有することを特徴とする。

また、請求項２に記載のバイアス回路は、請求項１に記載の発明において、前記制御側トランジスタのベースエミッタ接合面積と入力バイアス電流との比を、前記被制御側トランジスタのベースエミッタ接合面積と直流コレクタ電流との比と同等にしたことを特徴とする。
また、請求項３に記載のバイアス回路は、請求項１または請求項２に記載の発明において、前記制御側トランジスタのエミッタは第５インピーダンス素子を介して電源線に接続されることを特徴とする。
また、請求項４に記載のバイアス回路は、請求項１又は請求項２に記載の発明において、前記制御側トランジスタのエミッタは電源線に直結されることを特徴とする。

また、請求項５に記載のバイアス回路は、請求項１乃至請求項４のいずれか１項に記載の発明において、前記演算増幅器の出力端子と負入力端子との間には、容量素子が介在されることを特徴とする。
また、請求項６に記載のバイアス回路は、請求項１乃至請求項５のいずれか１項に記載の発明において、前記演算増幅器は、正入力端子及び負入力端子が電界効果トランジスタのゲートに接続される構成であることを特徴とする。
また、請求項７に記載の差動増幅器は、請求項１乃至請求項６のいずれか１項に記載のバイアス回路を差動入力端子に接続したことを特徴とする。

請求項１に記載のバイアス回路は、差動入力信号源から差動増幅器の入力インピーダンスを見るに、出力インピーダンス素子と帰還インピーダンス素子とによって合成インピーダンスを増大させることができ、差動入力信号源からの入力信号の電力ロスを減少させることができ、また、バイアス回路の制御側トランジスタのコレクタベース間を直結することによりしかも抵抗素子が介在されないことにより、入力バイアス電流を一層減少させることが可能となり、しかもバイアス回路の制御側トランジスタのベース容量による位相遅れも問題なくなってこのトランジスタのフィードバックループの安定を図ることができる。この結果、低消費電力で精度の高い電流制御が可能となる。

請求項２に記載のバイアス回路は、カレントミラー比を制御側トランジスタと被制御側トランジスタとのエミッタのインピーダンス素子のみにて決定することができ、よって製造プロセスや温度変化に起因する各トランジスタの電流増幅率のばらつきの影響を受けることなく、直流コレクタ電流を制御することができ、出力インピーダンス素子と帰還インピーダンス素子とのインピーダンスのばらつきによる影響も少ない。
請求項３に記載のバイアス回路は、この第５インピーダンスによって、カレントミラー比による電流制御を行うことができる。

請求項４に記載のバイアス回路は、カレントミラー比はベースエミッタ接合面積に依存させることができる。
請求項５に記載のバイアス回路は、位相遅れを解消し演算増幅器を含むフィードバックループを安定化させることができる。
請求項６に記載のバイアス回路は、演算増幅器の入力インピーダンスの増大により、演算増幅器の入力端子に流入する直流電流は非常に小さいので、精度の高いカレントミラー比による電流制御を行うことができる。
請求項７に記載の差動増幅器は、差動増幅器への適用にて、精度よく安定したカレントミラー比を得ることができる。

以下、図を参照して本発明に係るバイアス回路及び差動増幅器の一実施形態を説明する。
（回路構成）
図１は、本実施形態のバイアス回路及び差動増幅器を説明するための回路図である。この図１に示す回路は、バイアス回路１０及びこのバイアス回路１０にて制御される差動増幅器２０を備える。このうち、バイアス回路１０は、バイアス入力端子１０ｉ及び差動増幅器２０の差動入力端子に対応するバイアス出力端子１０ｐｏ、１０ｎｏを有する。バイアス入力端子１０ｉは、ＮＰＮバイポーラトランジスタであるトランジスタ１００のコレクタに接続される。このトランジスタ１００は、そのコレクタとベースとが短絡されてダイオード化され、ワイドラー型カレントミラー回路の制御用トランジスタを構成する。トランジスタ１００のエミッタは、抵抗素子（第５インピーダンス素子）１１０を経て電源線３２に接続（例えば接地）される。

トランジスタ１００のベースでコレクタとの短絡点は、演算増幅器（オペアンプという）１２１の正入力端子に接続される。オペアンプ１２１の出力端子は、バイアス出力端子１０ｐｏ及び１０ｎｏ間に直列接続された抵抗素子（第１インピーダンス素子）１１１と抵抗素子（第２インピーダンス素子）１１２との接続点に接続されている。更に、バイアス出力端子１０ｐｏ及び１０ｎｏ間には、抵抗素子（第３インピーダンス素子）１１３と抵抗素子（第４インピーダンス素子）１１４とが直列接続され、この直列接続された抵抗素子１１３、１１４の接続点は、オペアンプ１２１の負入力端子に接続される。したがって、抵抗素子１１１、１１２では、オペアンプ１２１からの出力電圧が得られ、抵抗素子１１３、１１４は、オペアンプ１２１の帰還抵抗となる。

一方、差動増幅器２０は、差動入力端子２０ｐｉ及び２０ｎｉを有すると共に、出力端子２０ｐｏ及び２０ｎｏを有する。差動増幅器２０の一方の増幅段を構成するトランジスタ２０１は、ＮＰＮ型バイポーラトランジスタであり、そのコレクタが出力端子２０ｐｏにそのベースが差動入力端子２０ｐｉに接続され、エミッタは抵抗素子２１１を経て電源線３２に接続される。同様に、差動増幅器２０の他方の増幅段を構成するトランジスタ２０２も、ＮＰＮ型バイポーラトランジスタであり、そのコレクタが出力端子２０ｎｏにそのベースが差動入力端子２０ｎｉに接続され、エミッタは抵抗素子２１２を経て電源線３２に接続される。また、抵抗素子２１１及び２１２間は、インピーダンス調整の抵抗素子２１３にて接続される。

更に、差動入力端子２０ｐｉ、２０ｎｉは、容量素子３０Ｃ１、３０Ｃ２を介して差動入力信号源３１Ｓに接続される。
また、差動増幅器２０の差動入力端子２０ｐｉ、２０ｎｉは、差動入力信号源３１Ｓに接続されると共に、バイアス回路の出力端子１０ｐｏ、１０ｎｏに接続される。
したがって、差動入力端子２０ｐｉ、２０ｎｉには、バイアス回路１０からバイアス電圧が印加されると共に、差動入力信号源３１Ｓから差動交流信号Ｖｉｎｐｕｔが入力されることになる。この結果、差動増幅器２０の各トランジスタ２０１、２０２では、差動交流信号Ｖｉｎｐｕｔの振幅が増幅され、出力端子２０ｐｏ、２０ｎｏから差動増幅信号が出力される。

（バイアス回路の動作）
バイアス入力端子１０ｉからは、入力バイアス電流Ｉｂｉが入力される。この入力バイアス電流Ｉｂｉは、定電流、トランジスタ相互コンダクタンス温度補償電流、あるいは出力可変の制御電流が考えられる。この入力バイアス電流Ｉｂｉは、オペアンプ１２１の入力インピーダンスが高インピーダンスであるために、コレクタとベースとが短絡されたトランジスタ１００を介して、抵抗素子１１０を流れる。すなわち、トランジスタ１００のベース（コレクタ）電圧Ｖｂｉは、トランジスタ１００のベースエミッタ電圧をＶｂｅ１００及び抵抗素子１１０の抵抗値をＲ１１０とするとき、（Ｖｂｅ１００＋Ｉｂｉ×Ｒ１１０）となる。そして、このトランジスタ１００のベース電圧Ｖｂｉが、オペアンプ１２１の正入力端子に加えられることになる。

ここで、オペアンプ１２１の出力電圧は、抵抗素子１１１を介して出力端子１０ｐｏに現れ、抵抗素子１１２を介して出力端子１０ｎｏに現れる。一方、オペアンプ１２１の負入力端子には抵抗１１３、１１４を介して、出力端子１０ｐｏ、１０ｎｏの電圧中点が入力される。このように接続すると、オペアンプ１２１は出力端子１０ｐｏ、１０ｎｏの電圧中点がトランジスタ１００のベース電圧Ｖｂｉと等しくなるようにオペアンプ１２１の出力端子電圧を制御する。この結果、バイアス回路１０に差動増幅器２０を接続することによって、トランジスタ１００のベース電圧、トランジスタ２０１のベース電圧、並びにトランジスタ２０２のベース電圧は、すべて同一の電圧Ｖｂｉを得る。

このトランジスタ１００、２０１、２０２の各ベース電圧が等しいことは、以下のような結論を導き出すことができる。すなわち、今トランジスタ２０１、２０２のベースエミッタ間電圧をＶｂｅ２０１、Ｖｂｅ２０２とし、抵抗素子２１１、２１２の抵抗値をＲ２１１、Ｒ２１２とし、トランジスタ２０１、２０２の直流コレクタ電流をＩｃ１、Ｉｃ２とする。すると、各トランジスタ１００、２０１、２０２の等しいベース電圧Ｖｂｉは、（Ｖｂｉ＝Ｖｂｅ１００＋Ｉｂｉ×Ｒ１１０＝Ｖｂｅ２０１＋Ｉｃ１×Ｒ２１１
＝Ｖｂｅ２０２＋Ｉｃ２×Ｒ２１２）・・・式（１）のようになる。

一方、コレクタ電流Ｉｃとベースエミッタ間電圧Ｖｂｅとの一般的な関係は、バイポーラトランジスタのベースエミッタ接合面積（サイズという）をＮＡとし、比例定数をＡとすると、Ｉｃ＝ＮＡ×Ａ×exp（Ｖｂｅ）なる関係がある。すなわち、複数のバイポーラトランジスタにあって、コレクタ電流ＩｃとサイズＮＡとの比を同じにすれば、同じベースエミッタ間電圧Ｖｂｅを得る。したがって、トランジスタ１００のサイズをＮＡ１００とし、トランジスタ２０１のサイズをＮＡ２０１とし、トランジスタ２０２のサイズをＮＡ２０２とした場合、
（ＮＡ１００／Ｉｂｉ＝ＮＡ２０１／Ｉｃ１＝ＮＡ２０２／Ｉｃ２）とすることによって、
（Ｖｂｅ１００＝Ｖｂｅ２０１＝Ｖｂｅ２０２）となる。

この結果、前式（１）のＶｂｉは、
（Ｖｂｉ＝Ｉｂｉ×Ｒ１１０＝Ｉｃ１×Ｒ２１１＝Ｉｃ２×Ｒ２１２）となる。すなわち、バイアス回路１０のバイアス電流Ｉｂｉと差動増幅器２０の直流コレクタ電流Ｉｃ１、Ｉｃ２とのカレントミラー比は、抵抗素子１１０、２１１、２１２によってのみ決定されることになる。また、上記式にて抵抗素子１１０、２１１、２１２の抵抗値をなくしエミッタを信号源３２に直結することでトランジスタ１００、２０１、２０２のサイズＮＡのみにてカレントミラー比が決定される。

本実施形態において、差動入力信号源３１Ｓから差動増幅器２０の入力インピーダンスを見るに、合成インピーダンスは、トランジスタ２０１及び２０２間のベース間インピーダンスと直列な抵抗素子１１１及び１１２の抵抗値と直列な抵抗素子１１３及び１１４の抵抗値との並列回路によるインピーダンスになる。この場合、直列な抵抗素子１１１及び１１２の抵抗値とオペアンプ１２１の帰還のための直列な抵抗素子１１３及び１１４の抵抗値によって合成インピーダンスを増大させることができる。したがって、差動入力信号源３１Ｓからの入力信号の電力ロスを減少させることができる。

また、本実施形態において、図５に示す従来のようにバイアス回路のトランジスタ５０１にエミッタフォロアトランジスタ５０５や抵抗素子５０６を備える必要がないので、言い換えればバイアス回路１０のトランジスタ１００のコレクタベース間は直結されしかも抵抗素子が介在されないので、入力バイアス電流Ｉｂｉを一層減少させることが可能となる。

また、本実施形態においては、従来のようにトランジスタ５０１に抵抗素子５０６を備える必要がなくなるので、トランジスタ１００のベース容量による位相遅れによる弊害の発生を除去することができる。なお、位相遅れに関して本実施形態では、抵抗素子１１１、容量３０Ｃ１、トランジスタ２０１のベース容量によるローパスフィルタ、抵抗素子１１２、容量３０Ｃ２、トランジスタ２０２のベース容量によるローパスフィルタ、抵抗素子１１３、１１４とオペアンプ１２１の負入力端子の入力容量によるローパスフィルタは、位相遅れを発生させることになる。しかし、オペアンプ１２１の出力と負入力端子との間に容量素子を介在させることにより、これらローパスフィルタによる位相遅れを低減し、オペアンプ１２１を含むフィードバックループの安定性を向上させることができる。

更に、本実施形態では、入力バイアス電流Ｉｂｉに対する差動増幅器２０の直流コレクタ電流Ｉｃ１、Ｉｃ２はトランジスタ１００、２０１、２０２と抵抗素子１１０、２１１、２１２の抵抗値によってのみ決まることになるので、製造プロセスや温度変化に起因する各トランジスタの電流増幅率のばらつきの影響を受けることなく、直流コレクタ電流を制御することができる。この場合、前述したトランジスタのサイズは、集積回路製造工程にて高精度のサイズを得ることができる。また、トランジスタのベースに接続される抵抗素子１１１、１１２、１１３、１１４は、カレントミラー比には関係しないので、これらの抵抗素子のばらつきによるカレントミラー比の劣化は少ない。

図１に示す本実施形態では、各トランジスタ１００、２０１、２０２のエミッタの抵抗素子１１０、２１１、２１２の抵抗値を零としても良い。この場合、カレントミラー比は前式に基づきトランジスタ１００、２０１、２０２のサイズ比によって決定されるので、抵抗素子１１０、２１１、２１２の抵抗値のばらつきによるカレントミラー比の劣化はなくなる。

本実施形態では、ＮＰＮ型バイポーラトランジスタを用いた差動増幅器を例示したが、ＰＮＰ型バイポーラトランジスタを用いた回路構成についても、適用することができる。
オペアンプ１２１は、その内部構成がバイポーラトランジスタにて構成されていても、その入力インピーダンスは大きい。しかし、正入力端子及び負入力端子は、図２、図３に示すように電界効果トランジスタのゲートに接続することで、入力抵抗が更に大きくなり、高入力インピーダンスのオペアンプを得ることができる。なお、図２は、Ｎチャネル電界効果トランジスタを入力に用いたオペアンプを例示し、図３は、Ｐチャネル電界効果トランジスタを入力に用いたオペアンプを例示する。

本発明の一実施形態のバイアス回路及び差動増幅器の回路図である。 Ｎチャネル電界効果トランジスタを用いたオペアンプの回路図である。 Ｐチャネル電界効果トランジスタを用いたオペアンプの回路図である。 従来のバイアス回路と増幅器を例示する回路図である。 従来のバイアス回路と差動増幅器を例示する回路図である。

符号の説明

１０ バイアス回路
２０ 差動増幅器
３０Ｃ１、３０Ｃ２ 容量
３１Ｓ 差動入力信号源
１００ 制御側トランジスタ
１２１ オペアンプ
２０１、２０２ 被制御側トランジスタ
１１０、１１１、１１２、１１３、１１４、２１１、２１２、２１３ 抵抗素子
１０ｉ バイアス入力端子
１０ｐｏ、１０ｎｏ 出力端子
２０ｐｉ、２０ｎｉ 差動入力端子
２０ｐｏ、２０ｎｏ 出力端子
Ｉｂｉ 入力バイアス電流
Ｉｃ１、Ｉｃ２ 直流コレクタ電流

Claims (7)

1. 差動増幅回路の差動入力端子に接続可能なバイアス回路であって、
   前記差動入力端子に接続される前記差動増幅回路内の増幅段のトランジスタを被制御側トランジスタとしてカレントミラー回路を構成可能な制御側トランジスタと、
   接続点にて直列接続された第１インピーダンス素子と第２インピーダンス素子とからなり前記差動入力端子間に接続された出力インピーダンス素子と、接続点にて直列接続された第３インピーダンス素子と第４インピーダンス素子とからなり前記差動入力端子間に接続された帰還インピーダンス素子と、
   前記制御側トランジスタのベースが正入力端子に、前記帰還インピーダンス素子の接続点が負入力端子に、前記出力インピーダンス素子の接続点が出力端子にそれぞれ接続された演算増幅器と、
   を有することを特徴とするバイアス回路。
2. 前記制御側トランジスタのベースエミッタ接合面積と入力バイアス電流との比を、前記被制御側トランジスタのベースエミッタ接合面積と直流コレクタ電流との比と同等にしたことを特徴とする請求項１記載のバイアス回路。
3. 前記制御側トランジスタのエミッタは第５インピーダンス素子を介して電源線に接続されることを特徴とする請求項１または請求項２に記載のバイアス回路。
4. 前記制御側トランジスタのエミッタは電源線に直結されることを特徴とする請求項１または請求項２に記載のバイアス回路。
5. 前記演算増幅器の出力端子と負入力端子との間には、容量素子が介在されることを特徴とする請求項１乃至請求項４のいずれか１項に記載のバイアス回路。
6. 前記演算増幅器は、正入力端子及び負入力端子が電界効果トランジスタのゲートに接続される構成であることを特徴とする請求項１乃至請求項５のいずれか１項に記載のバイアス回路。
7. 請求項１乃至請求項６記載のいずれか１項のバイアス回路を差動入力端子に接続したことを特徴とする差動増幅器。

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