TWI544593B - 半導體裝置及其製法 - Google Patents

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Description

半導體裝置及其製法
本發明係有關一種半導體裝置，尤指一種能提高信賴性及產品良率之半導體裝置及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。目前應用於晶片封裝領域之技術，例如晶片尺寸構裝(Chip Scale Package,CSP)、晶片直接貼附封裝(Direct Chip Attached,DCA)或多晶片模組封裝(Multi-Chip Module,MCM)等覆晶型態的封裝模組、或將晶片立體堆疊化整合為三維積體電路(3D IC)晶片堆疊技術等。
第1圖係為習知半導體封裝件1之剖面示意圖，該半導體封裝件1係於一封裝基板18與半導體晶片11之間設置一矽中介板(Through Silicon interposer,TSI)10，該矽中介板10具有導電矽穿孔(Through-silicon via,TSV)100及形成於該導電矽穿孔100上之線路重佈結構(Redistribution layer,RDL)15，令該線路重佈結構15藉由複數導電元件14電性結合間距較大之封裝基板18之銲墊180，並以黏著材12包覆該些導電元件14，而間距較小 之半導體晶片11之電極墊110係藉由複數銲錫凸塊13電性結合該導電矽穿孔100，再以黏著材12包覆該些銲錫凸塊13。
若該半導體晶片11直接結合至該封裝基板18上，因半導體晶片11與封裝基板18兩者的熱膨脹係數的差異甚大，故半導體晶片11外圍的銲錫凸塊13不易與封裝基板18上對應的銲墊180形成良好的接合，致使銲錫凸塊13自封裝基板18上剝離。另一方面，因半導體晶片11與封裝基板18之間的熱膨脹係數不匹配(mismatch)，其所產生的熱應力(thermal stress)與翹曲(warpage)的現象也日漸嚴重，致使半導體晶片11與封裝基板18之間的電性連接可靠度(reliability)下降，且將造成信賴性測試的失敗。
因此，藉由半導體基材製作之矽中介板10之設計，其與該半導體晶片11的材質接近，故可有效避免上述所產生的問題。
再者，藉由該矽中介板10之設計，半導體封裝件1除了避免前述問題外，相較於覆晶式封裝件，其長寬方向之面積可更加縮小。例如，一般覆晶式封裝基板最小之線寬/線距僅能製出12/12μm，而當半導體晶片之電極墊(I/O)數量增加時，以現有覆晶式封裝基板之線寬/線距並無法再縮小，故須加大覆晶式封裝基板之面積以提高佈線密度，才能接置高I/O數之半導體晶片。反觀第1圖之半導體封裝件1，因該矽中介板10可採用半導體製程做出3/3μm以下之線寬/線距，故當該半導體晶片11具高I/O 數時，該矽中介板10之長寬方向之面積足以連接高I/O數之半導體晶片11，故不需增加該封裝基板18之面積，使該半導體晶片11經由該矽中介板10作為一轉接板而電性連接至該封裝基板18上。
又，該矽中介板10之細線/寬線距特性而使電性傳輸距離短，故相較於直接覆晶結合至封裝基板之半導體晶片的電性傳輸速度(效率)，形成於該矽中介板10上之半導體晶片11的電性傳輸速度(效率)更快(更高)。
惟，前述習知半導體封裝件1之製法中，該導電元件14係經由迴銲以將該矽中介板10銲接至封裝基板18，此時因熱所產生之殘留應力會集中在該些導電元件14與該些導電矽穿孔間之交界面，如第1圖所示之應力集中處K，使得該些導電元件14與導電矽穿孔100(或該線路重佈結構15)之間會出現破裂(crack)之情形，因而降低該半導體封裝件1之信賴性及產品之良率。
再者，相同問題亦可能發生於該半導體晶片11與該矽中介板10之間的銲錫凸塊13上，致使銲錫凸塊13與導電矽穿孔100之間會出現破裂(crack)之情形，如第1圖所示之應力集中處K’。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種半導體裝置，係包括：半導體基板，係具有複數導電穿孔， 且該導電穿孔之端面係外露於該半導體基板；緩衝材，係形成於該半導體基板上並外露出該導電穿孔之端面；以及複數電性接觸墊，係分別形成於各該導電穿孔之端面上且電性連接該導電穿孔，並覆蓋該緩衝材。
本發明亦提供一種半導體裝置之製法，係包括：提供一具有複數導電穿孔之半導體基板，且該導電穿孔之端面係外露於該半導體基板；形成緩衝材於該半導體基板上並外露出該導電穿孔之端面；以及形成複數電性接觸墊於各該導電穿孔之端面上，使該電性接觸墊電性連接該導電穿孔，且該電性接觸墊係覆蓋該緩衝材。
前述之半導體裝置及其製法中，該半導體基板表面復具有絕緣層，使該緩衝材形成於該絕緣層上。例如，該絕緣層之表面與該導電穿孔之端面齊平，且形成該絕緣層之材質係為氧化矽、氮化矽或聚對二唑苯。
前述之半導體裝置及其製法中，該緩衝材係位於該導電穿孔之端面周圍，例如，該緩衝材與該導電穿孔之端面邊緣對齊。
前述之半導體裝置及其製法中，該緩衝材復形成於該導電穿孔之端面之局部表面上。
本發明復提供一種半導體裝置，係包括：半導體基板，係具有複數導電穿孔，該導電穿孔之端面係外露於該半導體基板；線路重佈結構，係形成於該半導體基板與該導電穿孔之端面上並電性連接各該導電穿孔，且該線路重佈結構具有複數墊部；緩衝材，係形成於各該墊部之局部 表面上；以及複數電性接觸墊，係分別形成於各該墊部上且電性連接該墊部，並覆蓋該緩衝材。
本發明又提供一種半導體裝置之製法，係包括：提供一具有複數導電穿孔之半導體基板，該些導電穿孔之端面係外露於該半導體基板；形成線路重佈結構於該半導體基板與各該導電穿孔之端面上，且該線路重佈結構具有複數墊部；形成緩衝材於該墊部之局部表面上；以及形成複數電性接觸墊於各該墊部上，使該電性接觸墊電性連接該墊部，且該電性接觸墊係覆蓋該緩衝材。
前述之半導體裝置及其製法中，該半導體基板表面復具有絕緣層，使該線路重佈結構形成於該絕緣層上。例如，該絕緣層之表面與該導電穿孔之端面齊平，且形成該絕緣層之材質係為氧化矽、氮化矽或聚對二唑苯。
前述之半導體裝置及其製法中，該線路重佈結構係具有相疊之至少一線路層與介電層，該線路層具有該墊部，且該線路層電性連接該導電穿孔，又該介電層形成於該線路層上並具有開孔，以令該墊部外露於該開孔。例如，該緩衝材係對應該開孔之孔壁而位於該墊部之邊緣，且形成該介電層之材質係為氧化矽、氮化矽或聚對二唑苯。
前述之兩種半導體裝置及其製法中，該半導體基板係為含矽之板體。
前述之兩種半導體裝置及其製法中，該緩衝材係呈環狀。
前述之兩種半導體裝置及其製法中，該緩衝材係為聚 醯亞胺、聚對二唑苯或苯環丁烯。
另外，前述之兩種半導體裝置及其製法中，復包括形成凸塊底下金屬層於該電性接觸墊上。
由上可知，本發明之半導體裝置及其製法，藉由緩衝材之設計，以於該電性接觸墊上回銲導電元件時，藉該緩衝材降低迴銲時因熱所產生之殘留應力，故相較於習知技術，本發明能避免該些導電元件與導電穿孔之間出現破裂，因而能提高該半導體裝置之信賴性及產品之良率。
1‧‧‧半導體封裝件
10‧‧‧矽中介板
100‧‧‧導電矽穿孔
11‧‧‧半導體晶片
110‧‧‧電極墊
12‧‧‧黏著材
13‧‧‧銲錫凸塊
14,24‧‧‧導電元件
15,35,35’‧‧‧線路重佈結構
18‧‧‧封裝基板
180‧‧‧銲墊
2,3‧‧‧半導體裝置
20‧‧‧半導體基板
200‧‧‧導電穿孔
200a‧‧‧端面
200b‧‧‧銅材
200c‧‧‧絕緣材
201‧‧‧絕緣層
201a‧‧‧表面
21,21’,21”,21a,21b‧‧‧緩衝材
22,22’‧‧‧電性接觸墊
23‧‧‧凸塊底下金屬層
350,350’‧‧‧介電層
350a‧‧‧開孔
351,351’‧‧‧線路層
352‧‧‧墊部
d‧‧‧間距
第1圖係為習知半導體封裝件之剖面示意圖；第2A至2E圖係本發明之半導體裝置之製法之第一實施例的剖面示意圖；其中，第2C’及2C”圖係第2C圖之不同態樣之上視圖，第2D’及2D”圖係第2D圖之其它實施例；以及第3A至3E圖係本發明之半導體裝置之製法之第二實施例的剖面示意圖；其中，第3D’圖係第3D圖之其它實施例，第3E’圖係第3E圖之其它實施例。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定 條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2E圖係為本發明之半導體裝置2之製法之第一實施例的剖面示意圖。
如第2A圖所示，提供一具有複數導電穿孔200之半導體基板20，該導電穿孔200之端面200a係外露於該半導體基板20之表面。
於本實施例中，該半導體基板20係為含矽之板體，例如，矽中介板(Through Silicon Interposer,TSI)或玻璃基板，且該導電穿孔200係為導電矽穿孔(Through-silicon via,TSV)。
再者，該導電穿孔200係為銅柱200b及環繞該銅柱200b之絕緣材200c所構成，但不以此為限。
又，該半導體基板20之表面係為一絕緣層201，並使該絕緣層201之表面201a與該導電穿孔200之端面200a齊平，且形成該絕緣層201之材質係為氧化矽(SiO2)、氮化矽(SixNy)或聚對二唑苯(Polybenzoxazole,PBO)。
另外，因各該導電穿孔200處之製程均相同，故以下圖式僅以單一導電穿孔200處之製程做說明。
如第2B圖所示，形成一層緩衝材(Buffer Layer)21’於該半導體基板20之絕緣層201與該導電穿孔200之端面200a上。
於本實施例中，該緩衝材21’係為聚醯亞胺(Polyimide,PI)、聚對二唑苯(Polybenzoxazole,PBO)、苯環丁烯(Benzocyclclobutene,BCB)。
如第2C圖所示，圖案化移除部分該緩衝材21’，使該緩衝材21位於該導電穿孔200之端面200a周圍並外露出該導電穿孔200之端面200a。
於本實施例中，圖案化後之緩衝材21係為圓形環(Ring)，以環繞該導電穿孔200之端面200a，如第2C’圖所示；亦可為矩形環(如第2C”圖所示之緩衝材21”)或其它幾何形狀之環。所述之環狀可為連續(如第2C’圖所示)或斷續(如第2C”圖所示)之形狀。
如第2D圖所示，以電鍍金屬(如銅)方式形成一電性接觸墊22於該導電穿孔200之端面200a上，使該電性接觸墊22電性連接該導電穿孔200，且該電性接觸墊22覆蓋該緩衝材21。
於本實施例中，該緩衝材21與該導電穿孔200之端面200a之間具有間距d，而於其它實施例中，可使該緩衝材21a與該導電穿孔200之端面200a邊緣對齊，如第2D’圖所示；或者，該緩衝材21b復形成於該導電穿孔200之端面200a之局部表面上，如第2D”圖所示。
如第2E圖所示，形成如銲球之導電元件24於該電性 接觸墊22上，俾供接至半導體元件或封裝基板上。
於本實施例中，可選擇性地先形成一凸塊底下金屬層(Under Bump Metallurgy,UBM)23於該電性接觸墊22上，以結合如銲球之導電元件24。
再者，該凸塊底下金屬層23之構造與材質係因種類繁多而無特別限制。
第3A至3E圖係為本發明之半導體裝置3之製法之第二實施例的剖面示意圖。本實施例與第一實施例之差異在於形成線路重佈結構，其它步驟之製程大致相同，故不再贅述相同處。
如第3A及3B圖所示，接續第2A圖之製程，進行線路重佈層(Redistribution layer,RDL)製程，即形成一線路重佈結構35於該半導體基板20之絕緣層201與該導電穿孔200之端面200a上，令該線路重佈結構35電性連接該導電穿孔200。
於本實施例中，該線路重佈結構35係包含相疊之一線路層351與一介電層350，該線路層351係形成於該半導體基板20之絕緣層201上並電性連接該導電穿孔200，而該介電層350係形成於該線路層351與該絕緣層201上，且該線路層351具有複數墊部352，又該介電層350形成有對應該墊部352之開孔350a，令該墊部352外露於該開孔350a。
再者，形成該介電層350之材質係為氧化矽(SiO2)、氮化矽(SixNy)或聚對二唑苯(Polybenzoxazole,PBO)。
如第3C圖所示，形成緩衝材21於該墊部352之局部表面上。
於本實施例中，該緩衝材21係對應該開孔350a之孔壁而環繞於該墊部352之邊緣，以呈連續環狀或斷續環狀。
如第3D圖所示，形成一電性接觸墊22於該墊部352上，使該電性接觸墊22電性連接該線路層351，且該電性接觸墊22覆蓋該緩衝材21。
於本實施例中，該電性接觸墊22係僅位於該開孔350a中，而於其它實施例中，如第3D’圖所示，該電性接觸墊22’亦可延伸至該介電層350表面。
如第3E圖所示，形成一凸塊底下金屬層(UBM)23於該電性接觸墊22上，以供結合如銲球之導電元件24。
另外，如第3E’圖所示，於進行線路重佈層(RDL)製程時，該線路重佈結構35’可具有複數相疊之線路層351,351’與介電層350,350’，且該墊部352係為最外層之線路層351’之一部分。
本發明之製法中，主要藉由該電性接觸墊22包覆該緩衝材21之設計，當該些導電元件24經由迴銲以銲接至半導體晶片或封裝基板時，該緩衝材21可大幅減少因熱所產生之殘留應力，且經實務驗證之結果，本發明與習知技術相較下，約可減少24%之應力，故相較於習知技術，本發明之半導體裝置2,3能避免該些導電元件24出現破裂之情形，進而提高該半導體裝置2,3之信賴性及產品之良率。
本發明係提供一種半導體裝置2，係包括：具有複數 導電穿孔200之一半導體基板20、形成於該半導體基板20上之緩衝材21、以及分別形成於各該導電穿孔200之端面200a上的複數電性接觸墊22。
所述之半導體基板20係為含矽之板體並具有一絕緣層201，且該絕緣層201之表面201a與該導電穿孔200之端面200a齊平，使該導電穿孔200之端面200a外露於該絕緣層201之表面201a。又，形成該絕緣層201之材質係為氧化矽(SiO2)、氮化矽(SixNy)或聚對二唑苯(Polybenzoxazole,PBO)。
所述之緩衝材21係形成於該絕緣層201之表面201a上並外露出該導電穿孔200之端面200a，且形成該緩衝材21之材質係為聚醯亞胺(Polyimide,PI)、聚對二唑苯(Polybenzoxazole,PBO)、苯環丁烯(Benzocyclclobutene,BCB)。
所述之電性接觸墊22係電性連接該導電穿孔200並覆蓋該緩衝材21。
於一實施例中，該緩衝材21,21”係呈環狀。
於一實施例中，該緩衝材21,21a係位於該導電穿孔200之端面200a周圍，例如，該緩衝材21a與該導電穿孔200之端面200a邊緣對齊。
於一實施例中，該緩衝材21b復形成於該導電穿孔200之端面200a之局部表面上。
本發明復提供一種半導體裝置3，係包括：具有複數導電穿孔200之一半導體基板20、形成於該半導體基板20 與該導電穿孔200之端面200a上的一線路重佈結構35,35’、形成於該線路重佈結構35,35’上之緩衝材21、以及形成於該線路重佈結構35,35’上之複數電性接觸墊22。
所述之半導體基板20係為含矽之板體並具有一絕緣層201，且該絕緣層201之表面201a與該導電穿孔200之端面200a齊平，使該導電穿孔200之端面200a外露於該絕緣層201之表面201a。又，形成該絕緣層201之材質係為氧化矽(SiO2)、氮化矽(SixNy)或聚對二唑苯(Polybenzoxazole,PBO)。
所述之線路重佈結構35,35’係形成於該絕緣層201上並電性連接該導電穿孔200，且該線路重佈結構35,35’具有至少一墊部352。
所述之緩衝材21係形成於該墊部352之局部表面上，且該緩衝材21係為聚醯亞胺(Polyimide,PI)、聚對二唑苯(Polybenzoxazole,PBO)、苯環丁烯(Benzocyclclobutene,BCB)。
所述之電性接觸墊22係分別形成於各該墊部352上且電性連接該墊部352，並覆蓋該緩衝材21。
於一實施例中，該緩衝材21,21”係呈環狀。
於一實施例中，該線路重佈結構35,35’具有相疊之至少一線路層351,351’與至少一介電層350,350’，該線路層351,351’具有該墊部352，且該線路層351,351’電性連接該導電穿孔200，又該介電層350,350’形成於該線路層351,351’上並具有開孔350a，以令該墊部352外露於該開 孔350a，使該緩衝材21係對應該開孔350a之孔壁而位於該墊部352之邊緣。另外，形成該介電層350,350’之材質係為氧化矽(SiO2)、氮化矽(SixNy)或聚對二唑苯(Polybenzoxazole,PBO)。
另外，所述之半導體裝置2,3復包括凸塊底下金屬層23，係形成於該電性接觸墊22上。
綜上所述，本發明之半導體裝置及其製法，係藉由該電性接觸墊覆蓋該緩衝材之設計，以於該電性接觸墊上進行迴銲製程時，該緩衝材能大幅減少因熱所產生之殘留應力，以避免該電性接觸墊上之接點出現破裂之情形。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧半導體裝置
20‧‧‧半導體基板
200‧‧‧導電穿孔
200a‧‧‧端面
201‧‧‧絕緣層
21‧‧‧緩衝材
22‧‧‧電性接觸墊
23‧‧‧凸塊底下金屬層
24‧‧‧導電元件

Claims (32)

  1. 一種半導體裝置，係包括：半導體基板，係具有複數導電穿孔，且該導電穿孔之端面係外露於該半導體基板；緩衝材，係形成於該半導體基板上並外露出該導電穿孔之端面；以及複數電性接觸墊，係分別形成於各該導電穿孔之端面上且電性連接該導電穿孔，並覆蓋該緩衝材，其中該緩衝材為一環狀且設於該電性接觸墊之邊緣。
  2. 如申請專利範圍第1項所述之半導體裝置，其中，該半導體基板表面復具有絕緣層，使該緩衝材形成於該絕緣層上。
  3. 如申請專利範圍第1項所述之半導體裝置，其中，該緩衝材係位於該導電穿孔之端面周圍。
  4. 如申請專利範圍第3項所述之半導體裝置，其中，該緩衝材與該導電穿孔之端面邊緣對齊。
  5. 如申請專利範圍第1項所述之半導體裝置，其中，該緩衝材復形成於該導電穿孔之端面之局部表面上。
  6. 一種半導體裝置，係包括：半導體基板，係具有複數導電穿孔，該導電穿孔之端面係外露於該半導體基板；線路重佈結構，係形成於該半導體基板與該導電穿孔之端面上並電性連接各該導電穿孔，且該線路重佈結構具有複數墊部； 緩衝材，係形成於各該墊部之局部表面上；以及複數電性接觸墊，係分別形成於各該墊部上且電性連接該墊部，並覆蓋該緩衝材，其中該緩衝材為一環狀且設於該電性接觸墊之邊緣。
  7. 如申請專利範圍第6項所述之半導體裝置，其中，該半導體基板表面復具有絕緣層，使該線路重佈結構形成於該絕緣層上。
  8. 如申請專利範圍第6或7項所述之半導體裝置，其中，該線路重佈結構具有相疊之至少一線路層與介電層，該線路層具有該墊部，且該線路層電性連接該導電穿孔，又該介電層形成於該線路層上並具有開孔，以令該墊部外露於該開孔。
  9. 如申請專利範圍第8項所述之半導體裝置，其中，形成該介電層之材質係為氧化矽、氮化矽或聚對二唑苯。
  10. 如申請專利範圍第8項所述之半導體裝置，其中，該緩衝材係對應該開孔之孔壁而位於該墊部之邊緣。
  11. 如申請專利範圍第1或6項所述之半導體裝置，其中，該半導體基板係為含矽之板體。
  12. 如申請專利範圍第1或6項所述之半導體裝置，其中，該緩衝材係呈環狀。
  13. 如申請專利範圍第1或6項所述之半導體裝置，其中，該緩衝材係為聚醯亞胺、聚對二唑苯或苯環丁烯。
  14. 如申請專利範圍第1或6項所述之半導體裝置，復包括凸塊底下金屬層，係形成於該電性接觸墊上。
  15. 如申請專利範圍第2或7項所述之半導體裝置，其中，該絕緣層之表面與該導電穿孔之端面齊平。
  16. 如申請專利範圍第2或7項所述之半導體裝置，其中，形成該絕緣層之材質係為氧化矽、氮化矽或聚對二唑苯。
  17. 一種半導體裝置之製法，係包括：提供一具有複數導電穿孔之半導體基板，且該導電穿孔之端面係外露於該半導體基板；形成緩衝材於該半導體基板上並外露出該導電穿孔之端面；以及形成複數電性接觸墊於各該導電穿孔之端面上，使該電性接觸墊電性連接該導電穿孔，且該電性接觸墊係覆蓋該緩衝材，其中該緩衝材為一環狀且設於該電性接觸墊之邊緣。
  18. 如申請專利範圍第17項所述之半導體裝置之製法，其中，該半導體基板表面復具有絕緣層，使該緩衝材形成於該絕緣層上。
  19. 如申請專利範圍第17項所述之半導體裝置之製法，其中，該緩衝材係位於該導電穿孔之端面周圍。
  20. 如申請專利範圍第19項所述之半導體裝置之製法，其中，該緩衝材與該導電穿孔之端面邊緣對齊。
  21. 如申請專利範圍第17項所述之半導體裝置之製法，其中，該緩衝材復形成於該導電穿孔之端面之局部表面上。
  22. 一種半導體裝置之製法，係包括：提供一具有複數導電穿孔之半導體基板，該些導電穿孔之端面係外露於該半導體基板；形成線路重佈結構於該半導體基板與各該導電穿孔之端面上，且該線路重佈結構具有複數墊部；形成緩衝材於該墊部之局部表面上；以及形成複數電性接觸墊於各該墊部上，使該電性接觸墊電性連接該墊部，且該電性接觸墊係覆蓋該緩衝材，其中該緩衝材為一環狀且設於該電性接觸墊之邊緣。
  23. 如申請專利範圍第22項所述之半導體裝置之製法，其中，該半導體基板表面復具有絕緣層，使該線路重佈結構形成於該絕緣層上。
  24. 如申請專利範圍第22或23項所述之半導體裝置之製法，其中，該線路重佈結構具有相疊之至少一線路層與介電層，該線路層具有該墊部，且該線路層電性連接該導電穿孔，又該介電層形成於該線路層上並具有開孔，以令該墊部外露於該開孔。
  25. 如申請專利範圍第24項所述之半導體裝置之製法，其中，形成該介電層之材質係為氧化矽、氮化矽或聚對二唑苯。
  26. 如申請專利範圍第24項所述之半導體裝置之製法，其中，該緩衝材係對應該開孔之孔壁而位於該墊部之邊緣。
  27. 如申請專利範圍第17或22項所述之半導體裝置之製法，其中，該半導體基板係為含矽之板體。
  28. 如申請專利範圍第17或22項所述之半導體裝置之製法，其中，該緩衝材係呈環狀。
  29. 如申請專利範圍第17或22項所述之半導體裝置之製法，其中，該緩衝材係為聚醯亞胺、聚對二唑苯或苯環丁烯。
  30. 如申請專利範圍第17或22項所述之半導體裝置之製法，復包括形成凸塊底下金屬層於該電性接觸墊上。
  31. 如申請專利範圍第18或23項所述之半導體裝置之製法，其中，該絕緣層之表面與該導電穿孔之端面齊平。
  32. 如申請專利範圍第18或23項所述之半導體裝置之製法，其中，形成該絕緣層之材質係為氧化矽、氮化矽或聚對二唑苯。
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