JP2009158081A - メモリ素子のテスト装置 - Google Patents

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Abstract

【課題】高価な装備を使用せずに簡単な回路のみを追加することで、メモリにおける主要部分の遅延をテストすることができ、メモリの開発期間を短縮させるとともに、開発費用を節減させることができるメモリ素子のテスト装置を提供する。
【解決手段】メモリアレイ及び剰余メモリを有するメモリ素子のテスト装置において、選択信号に相応して駆動力を決定し、決定された駆動力を前記剰余メモリのワードラインに出力するプログラマブル剰余デコーダと、前記剰余メモリから出力される第１ワードライン信号と第２ワードライン信号との間の遅延差に相応する遅延差信号を発生する遅延差発生部とを備えてメモリ素子のテスト装置を構成する。
【選択図】図１

Description

本発明は、Ｓ−ＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのメモリ素子に関するもので、特に、メモリ素子のテスト装置に関するものである。
メモリ（例えば、ＳＲＡＭ）のワードラインデコーダの駆動力を測定するための一般的な方法では、多数個のテストチップを使用してメモリを個別的にテストする。
メモリの開発業界では、最短期間内に最も少ない費用で製品を製造することが競争力になる。
しかしながら、上述した一般的な方法によってメモリをテストする場合、メモリの開発期間を短縮させることが不可能である。
また、ドライバ端の駆動力を測定するためには、内部探針（Ｉｎｔｅｒｎａｌ Ｐｒｏｂｅ）の連結が可能な高価な装備を用いるべきである。
本発明が解決しようとする技術的課題は、高価な装備を使用せずに簡単な回路のみを追加することで、メモリにおける主要部分の遅延をテストすることができ、メモリの開発期間を短縮させるとともに、開発費用を節減させることができるメモリ素子のテスト装置を提供することにある。
上記のような課題を達成するために、メモリアレイ及び剰余メモリを有する本発明に係るメモリ素子のテスト装置は、選択信号に相応して駆動力を決定し、決定された駆動力を前記剰余メモリのワードラインに出力するプログラマブル剰余デコーダと、前記剰余メモリから出力される第１ワードライン信号と第２ワードライン信号との間の遅延差に相応する遅延差信号を発生する遅延差発生部とを含んで構成されることが好ましい。
本発明に係るメモリ素子のテスト装置は、高価な装備を使用せずに簡単な回路のみを追加することで、テストしようとするメモリのワードラインの遅延状態を測定することができる。
また、テストしようとするメモリに対応するワードラインドライバの正確なサイズに合わせて選択信号のビット数を調整し、駆動力を調節しながらメモリ素子をより正確にテストすることができる。
したがって、メモリ素子の開発期間を短縮させるとともに、開発費用も節減させることができる。
以下、本発明に係るメモリ素子のテスト装置の実施例を添付された図面に基づいて説明する。
図１は、本発明に係るメモリ素子のテスト装置を説明するためのブロック図である。
図１に示すように、メモリ素子（例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））のテスト装置は、メモリアレイ１０、剰余メモリ２０、ロウ（ｒｏｗ ）デコーダ３０、カラム（ｃｏｌｕｍｎ）アドレス発生部４０及びプログラマブル剰余デコーダ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅｄｕｎｄａｎｃｙ Ｄｅｃｏｄｅｒ：ＰＲＤ）５０を含んで構成される。
以下、各部の動作を説明すると、ロウデコーダ３０は、アドレスＡＤＤＲを受けてデコーディングし、ロウアドレスを生成する。
カラムアドレス発生部４０は、アドレスＡＤＤＲを受けてカラムアドレスを生成する。
メモリアレイ１０は、多数個のセル（図示せず）で構成され、ロウアドレスとカラムアドレスに該当するセルを選択するようになる。剰余メモリ２０は、メモリアレイ１０のワードライン方向の一つの行ＲＯＷのセルで構成される。
本発明に係るメモリ素子のテスト装置のＰＲＤ５０は、選択信号ＳＥＬに相応して駆動力を決定し、決定された駆動力を剰余メモリ２０のワードラインに出力する。
剰余メモリ２０のワードラインは、駆動力に応答してイネーブルされる。このとき、ＰＲＤ５０は、テスト信号ＴＭに応答して上述した動作を行うことができる。
テスト信号ＴＭは、テストモードにおいて、例えば“ハイ”論理レベルで外部から与えられる信号である。例えば、選択信号ＳＥＬのビット数が総ｎである場合、ＰＲＤ５０は、２ｎ個の互いに異なる駆動力を決定することができる。
したがって、テストしようとするメモリ素子のためのワードラインドライバの大きさに合わせて選択信号ＳＥＬのビット数を調整することができる。選択信号ＳＥＬのビット数が大きくなると、その分だけ駆動力を選択可能な幅が広くなる。
本発明に係るメモリ素子のテスト装置において、遅延差発生部６０は、剰余メモリ２０から出力される第１ワードライン信号と第２ワードライン信号との間の遅延差に相応する遅延差信号を発生し、発生した遅延差信号を出力端子ＯＵＴ１を通して出力する。
第１及び第２ワードライン信号は、剰余メモリ２０のワードラインから抽出された信号である。
例えば、ＰＲＤ５０に最も近く位置した地点から第１ワードライン信号（または、最良（ｂｅｓｔ ｃａｓｅ）信号）を抽出し、ＰＲＤ５０に最も遠く位置した地点から第２ワードライン信号（または、最不良（ｗｏｒｓｔ ｃａｓｅ）信号）を抽出することができる。
遅延差発生部６０は、第１ワードライン信号と第２ワードライン信号との間の上昇エッジの遅延成分である‘上昇遅延差'、及び第１ワードライン信号と第２ワードライン信号との間の下降エッジの遅延成分である‘下降遅延差'の全てを遅延差信号として出力端子ＯＵＴ１を通して出力する。
したがって、上昇遅延差及び下降遅延差を通して、第１ワードライン信号と第２ワードライン信号との間の遅延程度を把握できるようになる。
以下、図１に示した各部の本発明に係る各実施例の構成及び動作を添付された図面に基づいて説明する。
図２は、図１に示した各部の本発明に係る好適な実施例の概略的な回路図である。
図２を参照すると、ロウデコーダ３０Ａは、多数個のバッファ３２で具現される。
メモリアレイ１０Ａは、多数個のセルが反復されるパターンで具現される。
剰余メモリ２０Ａは、メモリアレイ１０Ａにおける一つの行のワードライン方向に各セルと同一のセルで具現される。
以下、図２に示したＰＲＤ５０の構成及び動作を説明する。
図３は、ｎ＝２である場合、図１または図２に示したＰＲＤ５０の本発明に係る実施例の回路図である。
ＰＲＤ５０は、第１乃至第２ｎインバータ及び論理組み合わせ部１３４で具現される。
ここで、各インバータは、互いに相反するタイプの上部及び下部トランジスタが直列に連結された形態となる。例えば、上部トランジスタはＰＭＯＳトランジスタに該当し、下部トランジスタはＮＭＯＳトランジスタに該当する。
この場合、ｎ＝２であると、第１インバータはＰＭＯＳトランジスタＰＭ１及びＮＭＯＳトランジスタＮＭ１で構成され、第２インバータはＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ２で構成され、第３インバータはＰＭＯＳトランジスタＰＭ３及びＮＭＯＳトランジスタＮＭ３で構成され、第４インバータはＰＭＯＳトランジスタＰＭ４及びＮＭＯＳトランジスタＮＭ４で構成される。
第１乃至第４インバータは、ＰＭＯＳ及びＮＭＯＳトランジスタが互いに連結された接点を通して互いに共通的に連結されており、互いに共通的に連結された接点である出力端子ＯＵＴ４を通して駆動力を剰余メモリ２０に出力する。
論理組み合わせ部１３４は、テスト信号ＴＭがテストモードであることを表すとき、選択信号ＳＥＬの各ビットを論理組み合わせて第１乃至第２ｎインバータに出力する。
この場合、第１インバータＰＭ１及びＮＭ１は、テスト信号ＴＭに応答して動作する。すなわち、ＮＡＮＤゲート１００は、供給電圧ＶＤとテスト信号を否定論理積し、否定論理積した結果をバッファ１１０及び１１２を通して第１インバータＰＭ１及びＭＮ１に出力する。
すなわち、インバータ１１０及び１１２は、ＮＡＮＤゲート１００から出力される信号をバッファリングした後、これを第１インバータＰＭ１及びＮＭ１に出力する。
ｎ＝２である場合、否定論理和部１０２は、選択信号ＳＥＬの下位ビットＳ＜０＞と上位ビットＳ＜１＞を否定論理和し、否定論理和した結果をバッファ１１４及び１１６を通して第２インバータＰＭ２及びＮＭ２に出力する。
第１否定部１０４は、下位ビットＳ＜０＞を反転し、これをバッファ１１８及び１２０を通して第３インバータＰＭ３及びＮＭ３に出力する。
第１否定論理積部１０６は、下位ビットＳ＜０＞と上位ビットＳ＜１＞を否定論理積し、これをバッファ１２２及び１２４を通して第４インバータＰＭ４及びＮＭ４に出力する。
このとき、論理積部１３０及び１３２は、テスト信号ＴＭがＮＡＮＤゲート１００及びバッファ１１０及び１１２を通して出力される結果ＳＳ０、否定論理和部１０２及びバッファ１１４及び１１６を通して出力される結果ＳＳ１、第１否定部１０４とバッファ１１８及び１２０を通して出力される結果ＳＳ２、及び第１否定論理積部１０６及びバッファ１２２及び１２４を通して出力される結果ＳＳ３を論理積し、論理積した結果を第１乃至第４インバータ１３６にそれぞれ出力する。
すなわち、否定論理積部１３０は、各結果ＳＳ０，ＳＳ１，ＳＳ２，ＳＳ３を否定論理積し、否定論理積した結果をインバータ１３２を通して第１乃至第４インバータ１３６に出力する。
すなわち、ＳＳ０は第１インバータＰＭ１及びＮＭ１に出力され、ＳＳ１は第２インバータＰＭ２及びＮＭ２に出力され、ＳＳ２は第３インバータＰＭ３及びＮＭ３に出力され、ＳＳ３は第４インバータＰＭ４及びＮＭ４に出力される。
図４（ａ）乃至（ｅ）は、図３に示した各部の波形図である。すなわち、図４（ａ）は、選択信号ＳＥＬの上位ビットＳ＜１＞と下位ビットＳ＜０＞の波形図で、図４（ｂ）、（ｃ）、（ｄ）及び（ｅ）は、ＳＳ０、ＳＳ１、ＳＳ２及びＳＳ３をそれぞれ示している。
図３及び図４の（ａ）乃至（ｅ）を参照すると、テスト信号ＴＭ、上位ビットＳ＜１＞、下位ビットＳ＜０＞及び各インバータ１３６に入力される結果ＳＳ０，ＳＳ１，ＳＳ２，ＳＳ３の状態は、次の表１に示す通りである。
Figure 2009158081
表１に示すように、Ｓ＜０＞とＳ＜１＞が‘００'であると、ＳＳ０のみが‘１'（例えば、‘１'は、“ハイ”論理レベルを意味する。）になり、Ｓ＜０＞とＳ＜１＞が‘０１'であると、ＳＳ０とＳＳ１が全て‘１’になり、Ｓ＜０＞とＳ＜１＞が‘１０'であると、ＳＳ０、ＳＳ１及びＳＳ２が‘１’になり、Ｓ＜０＞とＳ＜１＞が‘１１'であると、ＳＳ０、ＳＳ１、ＳＳ２及びＳＳ３が全て‘１’になる。ＳＳ０、ＳＳ１、ＳＳ２及びＳＳ３が全て‘１’になると、駆動力が最大になる。
以下、図１及び図２に示した遅延差発生部６０及び６０Ａの構成及び動作を説明する。
図２に示すように、遅延差発生部６０Ａは、第１及び第２位相／周波数検出部（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｃｔｅｃｔｏｒ：ＰＦＤ）６５，６７及び各論理素子６１，６２，６３，６４，６６，６８で構成される。
第１位相／周波数検出部６５は、第１ワードライン信号７２と第２ワードライン信号７４の位相及び周波数の上昇遅延差を測定し、測定された上昇遅延差を遅延差信号としてバッファ６６及び出力端子ＯＵＴ２を通して出力する。
このために、第１ワードライン信号７２がバッファ６１及び６２を通して第１位相／周波数検出部６５に提供され、第２ワードライン信号７４がバッファ６３及び６４を通して第１位相／周波数検出部６５に提供される。
また、第２位相／周波数検出部６７は、インバータ６１で反転された第１ワードライン信号とインバータ６３で反転された第２ワードライン信号の位相及び周波数の下降遅延差を測定し、測定された下降遅延差を遅延差信号としてバッファ６８及び出力端子ＯＵＴ３を通して出力する。
図５は、図２に示した第１及び第２位相／周波数検出部６５及び６７の本発明に係る一実施例の回路図で、第２乃至第１０否定論理積部２０２，２１０，２１２，２１４，２１６，２２０，２０４，２２２，２２４及び各論理素子２００，２０６，２０８，２１８，２２６，２２８で構成される。
まず、図５に示した回路が第１位相／周波数検出部６５に該当する場合の動作を説明する。
第２否定論理積部２０２は、入力端子ＩＮ１を通して入ってインバータ２００で反転された第１ワードライン信号と第８否定論理積部２０４の出力である第１結果を否定論理積する。
第３否定論理積部２１０は、第２否定論理積部２０２の出力と第４否定論理積部２１２の出力である第２結果を否定論理積する。
第４否定論理積部２１２は、第３否定論理積部３１０の出力と第１０否定論理積部２２４の出力である第３結果を否定論理積し、否定論理積した結果を第２結果として出力する。
第５否定論理積部２１４は、第３結果と第６否定論理積部２１６の出力である第４結果を否定論理積する。
第６否定論理積部２１６は、第５否定論理積部２１４の出力と第７否定論理積部２２０の出力である第５結果を否定論理積し、これを第４結果として出力する。
第７否定論理積部２２０は、入力端子ＩＮ２を通して入ってインバータ２１８で反転された第２ワードライン信号と第９否定論理積部２２２の出力である上昇遅延差を否定論理積し、これを第５結果として出力する。
第８否定論理積部２０４は、第２及び第３否定論理積部２０２及び２１０の出力と第３結果を否定論理積し、否定論理積した結果ＵＰをバッファ２０６及び２０８を通して出力する。
第９否定論理積部２２２は、第３、第４及び第５結果を否定論理積し、否定論理積した結果を上昇遅延差ＤＮとしてバッファ２２６及び２２８を通して図２に示したバッファ６６に出力する。
第１０否定論理積部２２４は、第２及び第３否定論理積部２０２及び２１０の出力と第４及び第５結果を否定論理積し、これを第３結果として出力する。
以下、図５に示した回路が第２位相／周波数検出部６７に該当する場合の動作を説明する。
第２否定論理積部２０２は、入力端子ＩＮ１を通して入って反転された第１ワードライン信号をインバータ２００で再び反転した第１ワードライン信号と下降遅延差を否定論理積する。
第３否定論理積部２１０は、第２否定論理積部２０２の出力と第４否定論理積部２１２の出力である第１結果を否定論理積する。
第４否定論理積部２１２は、第３否定論理積部２１０の出力と第１０否定論理積部２２４の出力である第２結果を否定論理積し、これを第１結果として出力する。
第５否定論理積部２１４は、第２結果と第６否定論理積部２１６の出力である第３結果を否定論理積する。
第６否定論理積部２１６は、第５否定論理積部２１４の出力と第４結果を否定論理積し、これを第３結果として出力する。
第７否定論理積部２２０は、入力端子ＩＮ２を通して入って反転された第２ワードライン信号をインバータ２１８で再び反転した第２ワードライン信号と第５結果を否定論理積し、これを第４結果として出力する。
第８否定論理積部２０４は、第２及び第３否定論理積部２０２及び２１０の出力と第２結果を否定論理積し、否定論理積した結果ＵＰを下降遅延差としてバッファ２０６及び２０８を通して図２に示したバッファ６８に出力する。
第９否定論理積部２２２は、第２、第３及び第４結果を否定論理積し、否定論理積した結果ＤＮを第５結果として出力する。
第１０否定論理積部２２４は、第２及び第３否定論理積部２０２及び２１０の出力と第３及び第４結果を否定論理積し、これを第２結果として出力する。
図６（ａ）乃至（ｃ）は、図２に示した遅延差発生部６０Ａの入／出力を示す波形図で、図６（ａ）は、第１ワードライン信号７２，３００及び第２ワードライン信号７４，３０２の波形図で、図６（ｂ）は上昇遅延差を示し、図６（ｃ）は下降遅延差を示している。
図２に示した第１及び第２位相／周波数検出部６５及び６７が図５に示した形態で具現される場合、図６（ａ）に示した第１及び第２ワードライン信号３００及び３０２が遅延差発生部６０Ａに与えられると、図６（ｂ）に示した上昇遅延差３１０がバッファ２２６及び２２８を通してバッファ６６に出力され、図６（ｃ）に示した下降遅延差３２０がバッファ２０６及び２０８を通してバッファ６８に出力される。
すなわち、上昇遅延差３１０は、第１及び第２ワードライン信号３００及び３０２の上昇エッジの遅延差を表し、下降遅延差３２０は、第１及び第２ワードライン信号３００及び３０２の下降エッジの遅延差を表す。
このように、本発明に係るテスト装置は、ＰＲＤ５０で選択された駆動力でワードラインの遅延を測定するので、ワードラインドライバの最適の駆動力を選択できるようにすることができる。
以上説明した本発明は、上述した実施例及び添付された図面に限定されるものでなく、本発明をその技術的思想から逸脱しない範囲内で多様に置換、変形及び変更可能であることは、本発明の属する技術分野で通常の知識を有する者にとって明白である。
本発明に係るメモリ素子のテスト装置を説明するためのブロック図である。 図１に示した各部の本発明に係る好適な実施例の概略的な回路図である。 ｎ＝２である場合の、図１または図２に示したＰＲＤの本発明に係る実施例の回路図である。 図４（ａ）乃至図４（ｅ）は、図３に示した各部の波形図である。 図２に示した第１及び第２位相／周波数検出部の本発明に係る一実施例の回路図である。 図６（ａ）乃至図６（ｃ）は、図２に示した遅延差発生部の入／出力を示す波形図である。
符号の説明
１０ メモリアレイ
２０ 剰余メモリ
３０ ロウデコーダ
４０ カラムアドレス発生部
５０ ＰＲＤ
６０ 遅延差発生部

Claims (8)

  1. メモリアレイ及び剰余メモリを有するメモリ素子のテスト装置において、
    選択信号に相応して駆動力を決定し、決定された駆動力を前記剰余メモリのワードラインに出力するプログラマブル剰余デコーダと、
    前記剰余メモリから出力される第１ワードライン信号と第２ワードライン信号との間の遅延差に相応する遅延差信号を発生する遅延差発生部と、
    を備えることを特徴とするメモリ素子のテスト装置。
  2. ２ｎ（ここで、ｎは、前記選択信号のビット数）個の互いに異なる前記駆動力を決定可能な前記プログラマブル剰余デコーダは、
    互いに相反するタイプの上部及び下部トランジスタが直列に連結されて形成され、前記上部及び下部トランジスタの接点を通して互いに共通的に連結されて前記駆動力を出力する第１乃至第２ｎインバータと、
    前記選択信号の各ビットを論理組み合わせて前記第１乃至第２ｎインバータに出力する論理組み合わせ部と、を備えており、
    前記第１インバータは、テスト信号に応答して動作することを特徴とする請求項１に記載のメモリ素子のテスト装置。
  3. ｎ＝２であるとき、前記論理組み合わせ部は、
    前記選択信号の下位ビットと上位ビットを否定論理和して前記第２インバータに出力する否定論理和部と、
    前記下位ビットを反転して前記第３インバータに出力する第１否定部と、
    前記下位ビットと前記上位ビットを否定論理積して前記第４インバータに出力する第１否定論理積部と、
    前記テスト信号、前記否定論理和部の出力、前記第１否定部の出力及び前記第１否定論理積部の出力を論理積し、論理積した結果を前記第１乃至前記第４インバータに出力する論理積部と、を備えることを特徴とする請求項２に記載のメモリ素子のテスト装置。
  4. 前記剰余メモリのワードラインで前記プログラマブル剰余デコーダに最も近く位置した地点から前記第１ワードライン信号が出力され、最も遠く位置した地点から前記第２ワードライン信号が出力されることを特徴とする請求項１に記載のメモリ素子のテスト装置。
  5. 前記遅延差発生部は、
    前記第１ワードライン信号と前記第２ワードライン信号の位相及び周波数の上昇遅延差を測定し、前記測定された上昇遅延差を前記遅延差信号として出力する第１位相／周波数検出部を備えることを特徴とする請求項１に記載のメモリ素子のテスト装置。
  6. 前記遅延差発生部は、
    反転された前記第１ワードライン信号と反転された前記第２ワードライン信号の位相及び周波数の下降遅延差を測定し、前記測定された下降遅延差を前記遅延差信号として出力する第２位相／周波数検出部をさらに備えることを特徴とする請求項５に記載のメモリ素子のテスト装置。
  7. 前記第１位相／周波数検出部は、
    反転された前記第１ワードライン信号と第１結果を否定論理積する第２否定論理積部と、
    前記第２否定論理積部の出力と第２結果を否定論理積する第３否定論理積部と、
    前記第３否定論理積部の出力と第３結果を否定論理積し、これを前記第２結果として出力する第４否定論理積部と、
    前記第３結果と第４結果を否定論理積する第５否定論理積部と、
    前記第５否定論理積部の出力と第５結果を否定論理積し、これを前記第４結果として出力する第６否定論理積部と、
    反転された前記第２ワードライン信号と前記上昇遅延差を否定論理積し、これを前記第５結果として出力する第７否定論理積部と、
    前記第２及び第３否定論理積部の出力と前記第３結果を否定論理積して出力する第８否定論理積部と、
    前記第３、第４及び第５結果を否定論理積し、これを前記上昇遅延差として出力する第９否定論理積部と、
    前記第２及び第３否定論理積部の出力と前記第４及び第５結果を否定論理積し、これを前記第３結果として出力する第１０否定論理積部と、を備えることを特徴とする請求項５に記載のメモリ素子のテスト装置。
  8. 前記第２位相／周波数検出部は、
    前記第１ワードライン信号と前記下降遅延差を否定論理積する第２否定論理積部と、
    前記第２否定論理積部の出力と第１結果を否定論理積する第３否定論理積部と、
    前記第３否定論理積部の出力と第２結果を否定論理積し、これを前記第１結果として出力する第４否定論理積部と、
    前記第２結果と第３結果を否定論理積する第５否定論理積部と、
    前記第５否定論理積部の出力と第４結果を否定論理積し、これを前記第３結果として出力する第６否定論理積部と、
    前記第２ワードライン信号と第５結果を否定論理積し、これを前記第４結果として出力する第７否定論理積部と、
    前記第２及び前記第３否定論理積部の出力と前記第２結果を否定論理積し、これを前記下降遅延差として出力する第８否定論理積部と、
    前記第２、第３及び第４結果を否定論理積して出力する第９否定論理積部と、
    前記第２及び第３否定論理積部の出力と前記第３及び第４結果を否定論理積し、これを前記第２結果として出力する第１０否定論理積部と、を備えることを特徴とする請求項６に記載のメモリ素子のテスト装置。
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