JP2006078289A - 半導体記憶装置及びその試験方法 - Google Patents
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Abstract
【解決手段】 本発明のSRAMの試験方法では、選択したメモリセルのワード線、ビット線、グランド線、電源線の各制御回路を、対応する外部制御回路に切替える回路を設け、トランスファーゲートを介し、メモリセル内の負荷デバイス又は駆動デバイスのいずれか一方に試験電流を流すことにより、個々のデバイスの電気的特性を測定する。
【選択図】 図1
Description
2 WLスイッチ領域
3 Vss可変スイッチ領域とBL/BLx可変スイッチ領域
4 Vdd可変スイッチ領域とWL可変スイッチ領域
T1,T2,T5,T5,T6、 NチャネルMOSFET
T3,T4、 PチャネルMOSFET
N1〜N5、 ノード
Claims (5)
- 共通ワード線にゲートが接続した第一、第二トランスファーゲートの各々を介し、第一、第二ビット線に各々接続する入出力を相互に交叉接続した第一、第二CMOSインバータ回路を有するスタティック・ランダムアクセス・メモリセルにおいて、該第一トランスファーゲートを導通状態にする工程と、該第一CMOSインバータのNMOS駆動デバイス又はPMOS負荷デバイスのいずれか一方を、該第一トランスファーゲートと同時に導通状態にする工程と、該NMOS駆動デバイス又は該PMOS負荷デバイスの該導通状態にある一方に接続するグランド線又は電源線のいずれか一方と該第一ビットとの間に試験電圧を印加する工程と、該試験電圧によって、該第一トランスファーゲートと該導通状態の該NMOS駆動デバイス又は該PMOS負荷デバイスのいずれか一方を経由して、該試験電圧の端子間に流れる試験電流を測定する工程とを有することを特徴とする半導体記憶装置の試験方法。
- 前記スタティック・ランダムアクセス・メモリセルにおいて、全メモリセルの機能試験を実行し、動作不良メモリセルのアドレスを記憶させる工程の後、該動作不良メモリセルについて、前記試験電流を測定することを特徴とする請求項1記載の半導体記憶装置の試験方法。
- 前記動作不良メモリセルとワード線又はビット線を共有する正常メモリセルについて、前記試験電流を測定する工程と、該試験電流の測定結果と該動作不良メモリセルについての前記試験電流の測定結果とを比較する工程とを有することを特徴とする請求項1記載の半導体記憶装置の試験方法。
- 前記第一トランスファーゲートを介し、前記第一CMOSインバータ回路のNMOS駆動デバイス又はPMOS負荷デバイスのいずれか一方に流れる第一試験電流を測定する工程と同時に、前記第二トランスファーゲートを介し、前記第二CMOSインバータ回路のPMOS負荷デバイス又はNMOS駆動デバイスのいずれか一方に流れる第二試験電流を測定する工程とを有することを特徴とする請求項1記載の半導体記憶装置の試験方法。
- ワード線、ビット線、電源線及びグランド線が各メモリセルに接続するメモリセル・アレイと、ワード線をワード線制御回路から切り離す手段と、該ワード線を外部ワード端子に接続する手段と、ビット線をビット線制御回路から切り離す手段と、該ビット線を外部ビット端子に接続する手段と、該グランド線をグランド線制御回路から切り離す手段と、該グランド線を外部グランド端子に接続する手段と、該電源線を電源線制御回路から切り離す手段と、該電源線を外部電源端子に接続する手段とを有することを特徴とする半導体記憶装置。
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