JP2009152410A - 半導体装置の製造装置および半導体装置の製造方法 - Google Patents
半導体装置の製造装置および半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2009152410A JP2009152410A JP2007329330A JP2007329330A JP2009152410A JP 2009152410 A JP2009152410 A JP 2009152410A JP 2007329330 A JP2007329330 A JP 2007329330A JP 2007329330 A JP2007329330 A JP 2007329330A JP 2009152410 A JP2009152410 A JP 2009152410A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor device
- pressure
- pressurizing unit
- semiconductor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/75—Apparatus for connecting with bump connectors or layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
- Supply And Installment Of Electrical Components (AREA)
Abstract
【解決手段】特に、アンダーフィル材樹脂組成物層をフィルム状の膜を用いて実施する場合においても、半導体製造装置であるフリップチップボンダの加圧ツールヘッドを、複数の加圧領域に分割し、またそれらの加圧が、圧力や加圧タイミングなどのシーケンスが互いに独立して実施可能とすることによって、ボイドの発生を大幅に抑制することが可能となる。
【選択図】図1
Description
半導体素子を配線基板にフリップチップ実装する半導体装置の製造装置であって、
前記半導体素子における突起電極が形成されていない背面に接触して、前記半導体素子側から前記配線基板側に対して加圧する加圧手段を有し、
前記加圧手段が、前記背面の一部の第1の領域を加圧する第1の加圧部と、前記第1領域と異なる第2の領域を加圧するとともに前記第1の加圧部と独立に制御可能な第2の加圧部とを備えることを特徴とする。
前記第2の領域が前記第1の領域の周囲を囲む領域であることを特徴とする。
前記第1の加圧部の加圧強度が前記第2の加圧部の加圧強度よりも大きいことを特徴とする。
前記第1の加圧部の圧力開始時間が前記第2の圧力開始時間よりも早い時期に印加されることを特徴とする。
半導体装置の製造装置を用いて、半導体素子を配線基板にフリップチップ実装する半導体装置の製造方法であって、
前記半導体装置の製造装置は、
前記半導体素子における突起電極が形成されていない背面に接触して、前記半導体素子側から前記配線基板側に対して加圧する加圧手段を有し、前記加圧手段が、前記背面の一部の第1の領域を加圧する第1の加圧部と、前記第1領域と異なる第2の領域を加圧するとともに前記第1の加圧部と独立に制御可能な第2の加圧部とを備える
ことを特徴とする。
図1は、本実施形態の製造装置の要部の断面模式図を示したものである。図1(1)は、例えば、フリップチップボンダの加圧ツールヘッド6を、加圧する方向に沿って手前側から見た断面図であって、この図の紙面に対して垂直の方向に圧力が印加される。図1(2)は、図1(1)における加圧ツールヘッド6のX−X‘断面図であり、図1(1)の矢印Zで示した方向に圧力が印加される。本図に示した様に、加圧ツールヘッド6の加圧領域は、半導体素子1の背面(突起電極2が形成されていない側のフラットな面)とほぼ同等のサイズを有する。またその背面の中央部とそれを囲む外周部とは、独立して加圧強度と加圧タイミング(各加圧部の加圧順序や開始時期など)をそれぞれ独立して調整可能のように、中央領域加圧部6−1と、外周領域加圧部6−2とに分離された2領域構造となっている。
(1)突起電極つき半導体チップ作製;
15mm×15mmのSiの評価用TEG(Test Element Group)チップからなる半導体チップ上に、直径100μm、高さ90μm、材料Sn−3Ag−0.5Cuの突起電極を、250μmピッチで、合計3,364個形成した。
(2)配線基板;
35mm×35mmの樹脂ビルドアップ基板のほぼ中央に、チップサイズ15mm×15mm範囲内で、Au−Ni−Cu層の100μmφの接続電極を、上記突起電極と対向する位置に、同様に250μmピッチで形成した。
(3)フィルム状アンダーフィル材樹脂組成物作製;
次のものを混合しアンダーフィル材料とした。
100重量
・硬化剤:フェノール系硬化剤(EP601・旭電化工業); 50重量
・硬化促進剤:脂肪族ポリアミン(BUR439・旭電化工業); 10重量
・シリカフィラー:球状シリカ(So−E5・アドマテックス); 30重量
・溶剤;エタノール
はじめに主剤を秤量し、シリカフィラーを秤量して加え、ロールミルにより混合した後、硬化剤および硬化促進剤のエタノール混合液を加え、回転式混練脱泡機を用いて、1500rpmで2分間混合した。
(4)フィルム状アンダーフィル材樹脂組成物の突起電極つき半導体チップ上への密着;
作製したフィルム状アンダーフィル材樹脂組成物が形成されているPETフィルムをアルミ板の上に置き、その上に先に作製した突起電極つき半導体チップのバンプ面を下にして静置し、その上にシリコーンラバーを被せたのち真空プレス機で加圧する。その結果、フィルム状アンダーフィル材樹脂組成物はチップ側に密着し、次いでPETフィルムを剥がすことによって、樹脂組成物層がチップ側に移転する。
(5)フリップチップ接合;
上記アンダーフィル樹脂組成物層形成の半導体チップと接続電極形成の配線基板のフリップチップ接合を行った。ボンダで熱圧着接合後、所定の温度で樹脂硬化を行って、完成サンプルを得た。これをSAT(Scanning Acoustic Tomograph、超音波映像装置)を用いて、サンプル中のボイド発生数を観測した。
(6)接合実施結果;
単一加圧領域を有する非分割型加圧ツールヘッドを用いた比較例サンプルでは、ヘッドにおける加圧力として10kgで行った。その結果、一個の接合サンプルあたり、およそ13〜16個のボイド発生が観測された。発生ボイドのサイズは、直径約200μm前後から10数μm程度であった。
例えば、半導体素子と配線基板とが最初に接触する場所が両者の中心部であるとするならば、例えば、図3の分割型加圧ツールヘッド6の分割例(平面図)を示すような例を適用することができる。図3(1)は、これまで説明したような、加圧ツールヘッド6が、中心部に四角形状をもつ中央領域加圧部6−1と、外周部が一体となった外周領域加圧部6−2からなる例を示した。また図3(2)に示すように、加圧ツールヘッド6が縦に分割され、中心部8−1と側部8−2(左右2領域を同時の一体加圧領域としてもよい)とからなるように、計3分割としてもよい。あるいは、図3(3)のように、中心部に四角形状をもつ中央領域加圧部9−1に対して、その外周領域は分割され、当該外周領域を角部領域9−2(四隅を同時の一体加圧領域としてもよい)と側辺部9−3(四側辺部を同時の一体加圧領域としてもよい)として、計9分割としてもよい。その他、多様な分割形状と、加圧シーケンスを適用できる。
半導体素子を配線基板にフリップチップ実装する半導体装置の製造装置であって、
前記半導体素子における突起電極が形成されていない背面に接触して、前記半導体素子側から前記配線基板側に対して加圧する加圧手段を有し、
前記加圧手段が、前記背面の一部の第1の領域を加圧する第1の加圧部と、前記第1領域と異なる第2の領域を加圧するとともに前記第1の加圧部と独立に制御可能な第2の加圧部とを備える
ことを特徴とする半導体装置の製造装置。
前記第2の領域が前記第1の領域の周囲を囲む領域であることを特徴とする付記1記載の半導体装置の製造装置。
前記第1の加圧部の加圧強度が前記第2の加圧部の加圧強度よりも大きいことを特徴とする付記1記載の半導体装置の製造装置。
前記第1の加圧部の圧力開始時間が前記第2の圧力開始時間よりも早い時期に印加されることを特徴とする付記2または3記載の半導体装置の製造装置。
前記第1の加圧部の加圧面が前記第2の加圧部の加圧面よりも前記配線基板の面に対して凸であることを特徴とする付記2ないし4のいずれかに記載の半導体装置の製造装置。
前記半導体素子と前記配線基板間に熱硬化性のフィルム状アンダーフィル材樹脂組成物を用いて形成することを特徴とする付記1ないし5のいずれかに記載の半導体装置の製造装置。
半導体装置の製造装置を用いて、半導体素子を配線基板にフリップチップ実装する半導体装置の製造方法であって、
前記半導体装置の製造装置は、
前記半導体素子における突起電極が形成されていない背面に接触して、前記半導体素子側から前記配線基板側に対して加圧する加圧手段を有し、前記加圧手段が、前記背面の一部の第1の領域を加圧する第1の加圧部と、前記第1領域と異なる第2の領域を加圧するとともに前記第1の加圧部と独立に制御可能な第2の加圧部とを備える
ことを特徴とする半導体装置の製造方法。
2、102 突起電極
3、103 アンダーフィル材樹脂組成物層
4、104 配線基板
5、105 接続電極
6、8、9、106 加圧ツールヘッド
7、108 空隙(ボイド)
10 制御モータ加圧機構
11 バネ
12 領域別個別加圧機構
107 加圧
Claims (5)
- 半導体素子を配線基板にフリップチップ実装する半導体装置の製造装置であって、
前記半導体素子における突起電極が形成されていない背面に接触して、前記半導体素子側から前記配線基板側に対して加圧する加圧手段を有し、
前記加圧手段が、前記背面の一部の第1の領域を加圧する第1の加圧部と、前記第1領域と異なる第2の領域を加圧するとともに前記第1の加圧部と独立に制御可能な第2の加圧部とを備える
ことを特徴とする半導体装置の製造装置。 - 前記第2の領域が前記第1の領域の周囲を囲む領域であることを特徴とする請求項1記載の半導体装置の製造装置。
- 前記第1の加圧部の加圧強度が前記第2の加圧部の加圧強度よりも大きいことを特徴とする請求項1記載の半導体装置の製造装置。
- 前記第1の加圧部の圧力開始時間が前記第2の圧力開始時間よりも早い時期に印加されることを特徴とする請求項2または3記載の半導体装置の製造装置。
- 半導体装置の製造装置を用いて、半導体素子を配線基板にフリップチップ実装する半導体装置の製造方法であって、
前記半導体装置の製造装置は、
前記半導体素子における突起電極が形成されていない背面に接触して、前記半導体素子側から前記配線基板側に対して加圧する加圧手段を有し、前記加圧手段が、前記背面の一部の第1の領域を加圧する第1の加圧部と、前記第1領域と異なる第2の領域を加圧するとともに前記第1の加圧部と独立に制御可能な第2の加圧部とを備える
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007329330A JP5018455B2 (ja) | 2007-12-20 | 2007-12-20 | 半導体装置の製造装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007329330A JP5018455B2 (ja) | 2007-12-20 | 2007-12-20 | 半導体装置の製造装置および半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009152410A true JP2009152410A (ja) | 2009-07-09 |
JP5018455B2 JP5018455B2 (ja) | 2012-09-05 |
Family
ID=40921208
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007329330A Expired - Fee Related JP5018455B2 (ja) | 2007-12-20 | 2007-12-20 | 半導体装置の製造装置および半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5018455B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009289959A (ja) * | 2008-05-29 | 2009-12-10 | Elpida Memory Inc | ボンディング装置およびボンディング方法 |
JP2012004153A (ja) * | 2010-06-14 | 2012-01-05 | Adwelds:Kk | 接合装置 |
WO2021145226A1 (ja) * | 2020-01-16 | 2021-07-22 | ソニーセミコンダクタソリューションズ株式会社 | 製造装置、製造方法、及び、半導体素子 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20210029530A (ko) | 2019-09-06 | 2021-03-16 | 삼성전자주식회사 | 열전도성 물질들을 갖는 헤드부를 포함하는 반도체 칩 본딩 장치 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06216201A (ja) * | 1993-01-18 | 1994-08-05 | Matsushita Electric Ind Co Ltd | タブデバイスの熱圧着装置および熱圧着方法 |
JPH0786336A (ja) * | 1993-09-10 | 1995-03-31 | Fujitsu Ltd | ボンディング装置 |
JP2003203964A (ja) * | 2001-12-21 | 2003-07-18 | Esec Trading Sa | 半導体チップを実装するためのピックアップツール |
JP2004087611A (ja) * | 2002-08-23 | 2004-03-18 | Toshiba Corp | 半導体装置製造方法、及び半導体装置製造装置 |
JP2004096048A (ja) * | 2002-09-04 | 2004-03-25 | Seiko Epson Corp | 基板の接続方法、熱圧着装置、電気光学装置の製造方法、電気光学装置、および電子機器 |
JP2007281392A (ja) * | 2006-04-12 | 2007-10-25 | Matsushita Electric Ind Co Ltd | 部品実装機 |
JP2007311465A (ja) * | 2006-05-17 | 2007-11-29 | Shinkawa Ltd | 多段加圧コレット |
-
2007
- 2007-12-20 JP JP2007329330A patent/JP5018455B2/ja not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06216201A (ja) * | 1993-01-18 | 1994-08-05 | Matsushita Electric Ind Co Ltd | タブデバイスの熱圧着装置および熱圧着方法 |
JPH0786336A (ja) * | 1993-09-10 | 1995-03-31 | Fujitsu Ltd | ボンディング装置 |
JP2003203964A (ja) * | 2001-12-21 | 2003-07-18 | Esec Trading Sa | 半導体チップを実装するためのピックアップツール |
JP2004087611A (ja) * | 2002-08-23 | 2004-03-18 | Toshiba Corp | 半導体装置製造方法、及び半導体装置製造装置 |
JP2004096048A (ja) * | 2002-09-04 | 2004-03-25 | Seiko Epson Corp | 基板の接続方法、熱圧着装置、電気光学装置の製造方法、電気光学装置、および電子機器 |
JP2007281392A (ja) * | 2006-04-12 | 2007-10-25 | Matsushita Electric Ind Co Ltd | 部品実装機 |
JP2007311465A (ja) * | 2006-05-17 | 2007-11-29 | Shinkawa Ltd | 多段加圧コレット |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009289959A (ja) * | 2008-05-29 | 2009-12-10 | Elpida Memory Inc | ボンディング装置およびボンディング方法 |
JP2012004153A (ja) * | 2010-06-14 | 2012-01-05 | Adwelds:Kk | 接合装置 |
WO2021145226A1 (ja) * | 2020-01-16 | 2021-07-22 | ソニーセミコンダクタソリューションズ株式会社 | 製造装置、製造方法、及び、半導体素子 |
Also Published As
Publication number | Publication date |
---|---|
JP5018455B2 (ja) | 2012-09-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101890934B1 (ko) | 픽셀형 led 공정 | |
US6981317B1 (en) | Method and device for mounting electronic component on circuit board | |
JP5064288B2 (ja) | 半導体装置の製造方法 | |
KR20010079789A (ko) | 플립 칩 장착 기술 | |
WO2010070806A1 (ja) | 半導体装置とフリップチップ実装方法およびフリップチップ実装装置 | |
JP2002198394A (ja) | 基板へのフリップチップ実装方法 | |
JP3326382B2 (ja) | 半導体装置の製造方法 | |
JP2007036229A (ja) | アンダーフィルでコートされた半導体上のソルダーバンプを露出するための方法 | |
KR101530528B1 (ko) | 땜납 전사기재의 제조방법, 땜납 프리코트 방법 및 땜납 전사기재 | |
JP3871634B2 (ja) | Cof半導体装置の製造方法 | |
JP5018455B2 (ja) | 半導体装置の製造装置および半導体装置の製造方法 | |
KR101493340B1 (ko) | 땜납 전사기재, 땜납 전사기재의 제조방법 및 땜납 전사방법 | |
JP2007035880A (ja) | バンプ付きウエハの製造方法、バンプ付きウエハ、半導体装置 | |
JP5228479B2 (ja) | 電子装置の製造方法 | |
JP2007281116A (ja) | 半導体装置の製造方法 | |
JP3718190B2 (ja) | 面実装構造体の形成方法および面実装構造体 | |
JP2008192725A (ja) | 半導体装置及びその製造方法並びに半導体装置の製造装置 | |
JP5851952B2 (ja) | 半導体装置の製造方法 | |
JP2010153670A (ja) | フリップチップ実装方法と半導体装置 | |
JP3923248B2 (ja) | 回路基板への電子部品の実装方法及び回路基板 | |
JP2007049100A (ja) | 貼着装置、膜の貼着方法、半導体装置及び表示装置 | |
JP4389696B2 (ja) | 半導体装置およびその製造方法 | |
JP3960076B2 (ja) | 電子部品実装方法 | |
JPH11274235A (ja) | 半導体装置およびその製造方法 | |
JP2019125769A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100715 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111116 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111122 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120123 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120214 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120416 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120515 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120528 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150622 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |