JP5018455B2 - 半導体装置の製造装置および半導体装置の製造方法 - Google Patents

半導体装置の製造装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP5018455B2
JP5018455B2 JP2007329330A JP2007329330A JP5018455B2 JP 5018455 B2 JP5018455 B2 JP 5018455B2 JP 2007329330 A JP2007329330 A JP 2007329330A JP 2007329330 A JP2007329330 A JP 2007329330A JP 5018455 B2 JP5018455 B2 JP 5018455B2
Authority
JP
Japan
Prior art keywords
pressurizing
semiconductor element
back surface
region
pressurization
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007329330A
Other languages
English (en)
Other versions
JP2009152410A (ja
Inventor
俊也 赤松
延弘 今泉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2007329330A priority Critical patent/JP5018455B2/ja
Publication of JP2009152410A publication Critical patent/JP2009152410A/ja
Application granted granted Critical
Publication of JP5018455B2 publication Critical patent/JP5018455B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75Apparatus for connecting with bump connectors or layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Supply And Installment Of Electrical Components (AREA)

Description

本発明は、とくにフリップチップ実装したBGA(ボール・グリッド・アレイ)などの半導体装置を製造する製造装置、すなわち半導体素子に形成されたバンプなどの突起電極と配線基板上の接続電極とを接続するのに用いられるフリップチップボンダなどに代表される製造装置に関し、特にアンダーフィル層が半導体素子―配線基板間に充填された形で接続を行う際に好適な加圧ツールヘッド機構を有する、半導体装置の製造装置に関する。
BGAなどの実装形式を有する半導体装置を製造するフリップチップ実装は、その高密度実装の可能性から、近年、CPUをはじめとする高密度実装半導体装置において重要な製造手段となっている。
フリップチップ実装は、はんだバンプなどからなる突起電極が形成された半導体素子を半導体素子実装用配線基板上にフリップチップボンダなど製造装置で圧着接合する。その際に、半導体素子と配線基板の間隙にアンダーフィル樹脂層が充填された構造にして、接合後のバンプ電極間の接触の排除や絶縁性の確保、さらに被接合部品間の接合強度の強化などを図っている。
このアンダーフィル樹脂層(ここでのアンダーフィル樹脂とは、熱硬化性アアンダーフィル用主剤樹脂や同樹脂硬化剤、硬化促進剤、無機材料フィラーなどからなるアンダーフィル材樹脂組成物を言う)の充填形成法に関しては、従来から各種方法が行われている。例えば、突起電極と配線基板を接合後、両者の間隙に粘度の低いアンダーフィル樹脂を注入するように充填し、樹脂の熱硬化性を用いて樹脂を固化しアンダーフィル樹脂層を形成する方法、また、逆に、半導体素子と配線基板との接合前に、一方の表面に粘度の低いアンダーフィル樹脂を滴下・塗布し、その後両者を接合してから加熱固化しアンダーフィル樹脂層を形成する方法も用いられる。
しかし、これらの液状樹脂の充填による方法は、特に接合される部品間のギャップがますます狭く、かつ接合点が大量となる高密度フリップチップ実装においては、液状樹脂の粘度や注入・塗布条件等の制御によって形成樹脂層中のボイド発生を抑制することが容易ではなく、信頼性の高いBGA実装素子の形成が困難となっている。特に間隙への注入による方法は、ギャップが小さいと毛細管現象(キャピラリーフロー)による充填がより困難になる。
このアンダーフィル樹脂の充填工程をより短タクトタイム化・高信頼化する方法として、一方の素子、例えば半導体素子表面に粘度の低いアンダーフィル樹脂を滴下・塗布してから、この樹脂を一旦乾燥させて、例えばはんだバンプを含む固形のフィルム状アンダーフィル樹脂層を形成し、次に他者、すなわち配線基板との間の加熱・圧着による接合を行う方法や、別途、アンダーフィル樹脂の固形フィルム形状のものを用意し、これを半導体素子側あるいは配線基板側に貼り付けて、その後、両者の加熱・圧着による接合を行う方法、が提案されている(例えば、特許文献1)。
特に、別途形成したフィルム状のアンダーフィル樹脂膜をチップに貼り付ける前期後者の方法では、アンダーフィル樹脂がチップと基板間で未充填となることが確実に回避され、また樹脂層厚の制御や樹脂総量制御も比較的容易となり、接合後における樹脂のチップエッジからのはみ出し量なども制御できるといった長所を有している。
特許第3558576号公報
発明者は、前記の、半導体素子と配線基板とのフリップフロップ接続の前に一旦乾燥して固形化したアンダーフィル樹脂層を適用する方法に関し、ボイド発生の抑制し、より信頼性の高いBGA半導体装置形成を目的に検討を加えた。
先ず、一方の表面、すなわち半導体素子のバンプ電極が形成された面に液状アンダーフィル樹脂を滴下し、十分にバンプ搭載面全体にこの樹脂が行き渡るようにした後、これを一旦、溶剤を蒸発させるように乾燥させて突起電極を含有するアンダーフィル樹脂層を形成した。しかし、乾燥した後のアンダーフィル樹脂層において膜減り現象、つまり樹脂表面に、顕著に観察される凹凸発生現象を抑制することができなかった。当然、この状態でのアンダーフィル樹脂層を用いてフリップチップ接続を継続すれば、凹凸部に存在する空隙が樹脂内に巻き込まれ、アンダーフィル樹脂を溶融・加熱固化する工程で、樹脂層中に多くの、先の空隙に起因するボイドが内在することとなる。
そこで、固形の(溶媒が蒸発した状態の)フィルム状の、アンダーフィル樹脂膜(アンダーフィル材樹脂組成物膜)を別に形成し、これを半導体素子の突起電極形成面に貼り付ける方法を試した。具体的には、先ず極力平滑なベース材の表面、例えば、所定厚のPETフィルム上、あるいはポリッシュ基板面(Si基板ポリッシュ面やガラス面など)の上に液状(低粘度)アンダーフィル樹脂材をコーティングあるいは平坦化塗布し、溶媒が除去される程度の十分な乾燥をする。こうしてベース材の面上に乾燥した所定膜厚のフィルム形状のアンダーフィル材樹脂組成物膜を形成する。次いで、このベース材の面上の膜形成面と半導体素子のバンプ搭載面とを互いに押し付けて密着させ、形成した乾燥アンダーフィル樹脂層膜を半導体素子上に残すようにベース材を取り除く。こうして、バンプ搭載面上に密着・形成されたアンダーフィル樹脂層の表面は、前の滴下・乾燥方式の層の表面に比し、凹凸が大幅に改善された状態で形成できることが解った。
このように形成した、平坦な表面を持つフィルム状のアンダーフィル材樹脂組成物層を用いたフリップチップボンディングを実際に実施したが、しかしこの場合においても、樹脂層中にボイドが発生するという課題が生じた。
図6に、典型的な、従来のフリップチップ接続方法を採用した半導体素子と接続基板との接続工程の断面模式図を示す。図6(1)に示すような、チップなどの半導体素子101の電極上に、はんだバンプなどの突起電極102が形成された突起電極接続用半導体素子を用意し、これに図6(2)に示すような、上記したような方法で突起電極102にフィルム状のアンダーフィル材樹脂組成物膜を貼り付け、突起電極102を取り込んだ形の、アンダーフィル材樹脂組成物層103を形成する。
あるいは、このアンダーフィル材樹脂組成物層103を形成する上で、例えば、はんだバンプの融点以下の温度(例えば、50〜80℃)でこのアンダーフィル材樹脂組成物膜を一旦低粘度化して、突起電極102を含む半導体素子面に溶融付着させことで、突起電極101をより効果的に取り込んだ形でアンダーフィル材樹脂組成物層103を形成してもよい。
そして、図6(3)に示すように、配線基板104上に、突起電極102の位置に対向するように形成された接続電極105と、突起電極102とを接続すべく、フリップチップボンダの加圧ツールヘッド(ボンダヘッド)106に、吸着などによって取り付けられたアンダーフィル材樹脂組成物層103が形成されたバンプ接続用半導体素子を、はんだボール溶融温度(例えば、230〜250℃)のもとで、アンダーフィル材樹脂組成物層103の溶融状態化させ、加圧ツールヘッド106で加圧107を行い、電極間の電気的接続を実現する。このように、接続加工時ではアンダーフィル材樹脂組成物層103は溶融状態に保たれていて、接続後は、はんだの融点以下で、かつ熱硬化性が成立する温度と所定時間(例えば170℃、熱処理時間2時間)で、恒温槽内などで硬化される。
図7の工程断面図およびその拡大図によって、上記の方法の課題を説明する。図7(1)に示すように、通常、フリップチップボンダの加圧ツールヘッド106は、半導体素子101の背面全面を、一定の強度で加圧107する機構となっていることから、接続電極105全域と突起電極102全域とが、通常ほぼ同時に接触・加圧するようになる。図7(2)の要部拡大図に示すように、アンダーフィル材樹脂組成物層103は、改善された方法で形成された樹脂層によってでも、微小な凹凸を有した表面を持ち、これと、微小な突起ではあるが接続電極105を有する配線基板104の面とが密着する。このような密着開始状態から加熱・圧着すると、アンダーフィル材樹脂組成物層103が軟化するまでに、半導体素子101のアンダーフィル材樹脂組成物層表面と配線基板104の面との間に噛みこまれた空隙が、アンダーフィル材樹脂組成物を固化後に、観察状況としては配線基板104表面側においてボイド108として残るといった現象が生じる。
なお、半導体素子101の突起電極の足元側においては、通常、ボイド発生はほとんど観察されない。このことは、フィルム状のアンダーフィル材樹脂組成物を突起電極102側に貼り付け、そして溶融してアンダーフィル材樹脂組成物層102の形成工程では、突起電極102と半導体素子101とで生じる可能性のある空隙を巻き込んでいないものと考えられる。
こうしたボイド108の発生は、BGAなどとして製造された半導体装置において、チップなどの半導体素子と配線基板間の密着面積の低下、これによって、例えば接合強度の低下を引き起こすことや、例えばこの半導体装置を回路ボードなどに実装するとき、はんだ溶融温度近傍での製造工程がなされた場合、隣接バンプ(突起電極)間でショート不良が発生することなどを生じやすい。
そこで、本発明の課題は、半導体素子の突起電極と配線基板の接続電極とを、半導体素子・配線基板間をアンダーフィル材樹脂組成物層で充填して接続する際に、樹脂層中でのボイドの発生を効果的に抑制できる半導体装置の製造装置および半導体装置の製造方法を提供することにある。
本発明の半導体装置の製造装置は、
半導体素子を配線基板にフリップチップ実装する半導体装置の製造装置であって、
前記半導体素子における突起電極が形成されていない背面に接触して、前記半導体素子側から前記配線基板側に対して加圧する加圧手段を有し、
前記加圧手段が、前記背面の一部の第1の領域を加圧する第1の加圧部と、前記第1領域と異なる第2の領域を加圧するとともに前記第1の加圧部と独立に制御可能な第2の加圧部とを備えることを特徴とする。
また、
前記第2の領域が前記第1の領域の周囲を囲む領域であることを特徴とする。
また、
前記第1の加圧部の加圧強度が前記第2の加圧部の加圧強度よりも大きいことを特徴とする。
また、
前記第1の加圧部の圧力開始時間が前記第2の圧力開始時間よりも早い時期に印加されることを特徴とする。
本発明の半導体装置の製造方法は、
半導体装置の製造装置を用いて、半導体素子を配線基板にフリップチップ実装する半導体装置の製造方法であって、
前記半導体装置の製造装置は、
前記半導体素子における突起電極が形成されていない背面に接触して、前記半導体素子側から前記配線基板側に対して加圧する加圧手段を有し、前記加圧手段が、前記背面の一部の第1の領域を加圧する第1の加圧部と、前記第1領域と異なる第2の領域を加圧するとともに前記第1の加圧部と独立に制御可能な第2の加圧部とを備える
ことを特徴とする。
半導体素子の突起電極と配線基板の接続電極とを、半導体素子・配線基板間をアンダーフィル材樹脂組成物層で充填してフリップチップ接合する場合、特にそのアンダーフィル材樹脂組成物層としてフィルム状の膜を用いて形成するような場合においても、フリップチップボンダの加圧ツールヘッドを、複数の加圧領域に分割し、またそれらの加圧が、圧力や加圧タイミングなどのシーケンスが互いに独立して実施可能とすることにより、接合加工されたBGAなどの半導体装置のアンダーフィル樹脂層中におけるボイドの発生を、従来方法に比べて大幅に現象させことが可能となる。
これは、今後の半導体チップの面積増大化にともなう、アンダーフィル材樹脂組成物層中に発生するボイド増大傾向に歯止めをかける意味においても、大きな効果が期待できる。
以下に、本発明の実施の形態を、添付図を参照しつつ説明する。
(実施例)
図1は、本実施形態の製造装置の要部の断面模式図を示したものである。図1(1)は、例えば、フリップチップボンダの加圧ツールヘッド6を、加圧する方向に沿って手前側から見た断面図であって、この図の紙面に対して垂直の方向に圧力が印加される。図1(2)は、図1(1)における加圧ツールヘッド6のX−X‘断面図であり、図1(1)の矢印Zで示した方向に圧力が印加される。本図に示した様に、加圧ツールヘッド6の加圧領域は、半導体素子1の背面(突起電極2が形成されていない側のフラットな面)とほぼ同等のサイズを有する。またその背面の中央部とそれを囲む外周部とは、独立して加圧強度と加圧タイミング(各加圧部の加圧順序や開始時期など)をそれぞれ独立して調整可能のように、中央領域加圧部6−1と、外周領域加圧部6−2とに分離された2領域構造となっている。
図1(2)に示すように、半導体素子1は加圧ツールヘッド6に、図示されない吸着機構などによって取り付けられる。半導体素子1の一方の面には複数の突起電極2が形成され、更に、その上から、例えば、フィルム状の熱硬化性のアンダーフィル材樹脂組成物が前記突起電極2を覆うように付着され、その後、加熱により固化したアンダーフィル材樹脂組成物層3が形成されている。それに対して、図示されないステージ上に配線基板4を配し、この配線基板4には突起電極2に対向するように複数の配線電極5が形成されている。図示されない、例えば電熱ヒーターなどの加熱手段を同時に使用可能な状況下、これら半導体素子と配線基板の配置構成において加圧ツールヘッド6の加圧によってフリップチップ接合を実施する。
以下に、本発明の方法を検証するために行った具体的な実験実施例について述べる。
(1)突起電極つき半導体チップ作製;
15mm×15mmのSiの評価用TEG(Test Element Group)チップからなる半導体チップ上に、直径100μm、高さ90μm、材料Sn−3Ag−0.5Cuの突起電極を、250μmピッチで、合計3,364個形成した。
(2)配線基板;
35mm×35mmの樹脂ビルドアップ基板のほぼ中央に、チップサイズ15mm×15mm範囲内で、Au−Ni−Cu層の100μmφの接続電極を、上記突起電極と対向する位置に、同様に250μmピッチで形成した。
(3)フィルム状アンダーフィル材樹脂組成物作製;
次のものを混合しアンダーフィル材料とした。
・主剤:ビスフェノールF型エポキシ(EXA830LVP・大日本インキ);
100重量
・硬化剤:フェノール系硬化剤(EP601・旭電化工業); 50重量
・硬化促進剤:脂肪族ポリアミン(BUR439・旭電化工業); 10重量
・シリカフィラー:球状シリカ(So−E5・アドマテックス); 30重量
・溶剤;エタノール
はじめに主剤を秤量し、シリカフィラーを秤量して加え、ロールミルにより混合した後、硬化剤および硬化促進剤のエタノール混合液を加え、回転式混練脱泡機を用いて、1500rpmで2分間混合した。
その後、塗工機(コントロールコータ)により、厚さ50μmのPETフィルム上に塗工厚120μmとなるように塗布し、50℃の恒温槽中で乾燥させ、フィルム状アンダーフィル材樹脂組成物を作製した。乾燥後の膜厚は、約100μmとなった。
(4)フィルム状アンダーフィル材樹脂組成物の突起電極つき半導体チップ上への密着;
作製したフィルム状アンダーフィル材樹脂組成物が形成されているPETフィルムをアルミ板の上に置き、その上に先に作製した突起電極つき半導体チップのバンプ面を下にして静置し、その上にシリコーンラバーを被せたのち真空プレス機で加圧する。その結果、フィルム状アンダーフィル材樹脂組成物はチップ側に密着し、次いでPETフィルムを剥がすことによって、樹脂組成物層がチップ側に移転する。
(5)フリップチップ接合;
上記アンダーフィル樹脂組成物層形成の半導体チップと接続電極形成の配線基板のフリップチップ接合を行った。ボンダで熱圧着接合後、所定の温度で樹脂硬化を行って、完成サンプルを得た。これをSAT(Scanning Acoustic Tomograph、超音波映像装置)を用いて、サンプル中のボイド発生数を観測した。
使用したフリップチップボンダは、図1に示したように、加圧ツールヘッド6の加圧領域が中央領域加圧部6−1と外周領域加圧部6−2との分割構造をしており、最外周が、チップと同サイズの15mm×15mm、中央領域加圧部6−1は5mm×5mmで、その外周5mm幅が外周領域加圧部6−2である。
別途、比較例として、従来のボンダヘッド(加圧ツールヘッド)と同様な、単一加圧領域の非分割加圧ツールヘッドを用意して、同様の接合試料を用いてフリップチップ接合を行った。
なお、上記のボンディングにおいては、ヘッド温度は、いずれの方式のヘッド使用の場合でも最大250℃であり、また接合後のアンダーフィル材樹脂組成物層の硬化のために、150℃、2時間の熱処理を行っている。
(6)接合実施結果;
単一加圧領域を有する非分割型加圧ツールヘッドを用いた比較例サンプルでは、ヘッドにおける加圧力として10kgで行った。その結果、一個の接合サンプルあたり、およそ13〜16個のボイド発生が観測された。発生ボイドのサイズは、直径約200μm前後から10数μm程度であった。
一方、本発明の分割型ヘッド方式では、先ず、ヘッドを下げて半導体素子と配線基板とを全面で接触させ、最初の加圧として、中央領域加圧部に10kg、外周領域加圧部に7kgに設定した。すなわち、この場合は、最初の加熱として中央領域の加圧値を周辺領域の加圧値より高くなるような設定として同時加圧を行った。その後、この状態のまま引き続き、外周領域加圧部を10kgまで加圧して接合を行った。その結果、この本発明の方式では、最大3個のボイド発生が確認された。すなわち、大きく6分の1以上低減できることが解った。また、ボイドのサイズは10数μm程度で比較的小径のものであった。
また、本実施形態の分割型ヘッド方式を用いて上記とは異なる加圧シーケンスを行った。その状況を図2の断面模式図によって示す。
すなわち、図2(1)のように、先ず、加圧ツールヘッド6を下げて半導体素子1と配線基板4とを近づけた後に、図2(2)に示すように、中央領域加圧部6−1のみに10kgの加圧A行った。次いで、この中央領域を圧接した状態で、図2(3)に示すように、外周領域加圧部6−2に7kg、そして、10kgと加圧Bを増加して圧着した。つまりこの場合は、中央領域を先ず高い圧力で加圧して圧着した状態とし、次いで外周部を最初はそれより低い圧力で加圧し、そして高い圧力で加圧Bを行う。この様な加圧シーケンスによって、本発明の分割型ヘッドでの接合を行った結果は、先と同様に、発生ボイドサイズが小型で、また発生数が最大2個程度と従来方法と比較して大幅に減少することが解った。
以上のように、従来の一体型ヘッド方式に比べ、本実施形態の分割型ヘッド方式のほうがボイドの発生を大幅に減少させることができる。その理由としては、次のように考えられる。即ち、突起電極2を内在するアンダーフィル材樹脂組成物層3の面(微小な凹凸面を有する)と若干突起している配線電極5が表面に設けられた配線基板とが接する時点で、この両者間に微小な空隙7が巻き込まれる可能性が高く、このまま一体型ヘッドで圧着し、固化するとこれがボイド化して残存する。しかし、図2(1)のように中央領域の加圧値を大きくする、あるいは図2(2)のように、中央領域が先に接するように加圧(加圧A)をすると、中央領域に内在する空隙7が外周領域に押し出される。その後、更に図2(3)のように中央領域を接したまま外周領域への加圧Bを行うと、周辺部に内在するものも含めて空隙7が接着領域の外部に排除されるものと考えられる。
上記は一例であり、半導体素子と配線基板とが接触時に巻き込まれる空隙が外部領域に排除され易くなるようにボンディングを行うためには、図1で示したヘッドの分割方法に限らないし、また上記のような加圧シーケンスに限らないことは言うまでもない
例えば、半導体素子と配線基板とが最初に接触する場所が両者の中心部であるとするならば、例えば、図3の分割型加圧ツールヘッド6の分割例(平面図)を示すような例を適用することができる。図3(1)は、これまで説明したような、加圧ツールヘッド6が、中心部に四角形状をもつ中央領域加圧部6−1と、外周部が一体となった外周領域加圧部6−2からなる例を示した。また図3(2)に示すように、加圧ツールヘッド6が縦に分割され、中心部8−1と側部8−2(左右2領域を同時の一体加圧領域としてもよい)とからなるように、計3分割としてもよい。あるいは、図3(3)のように、中心部に四角形状をもつ中央領域加圧部9−1に対して、その外周領域は分割され、当該外周領域を角部領域9−2(四隅を同時の一体加圧領域としてもよい)と側辺部9−3(四側辺部を同時の一体加圧領域としてもよい)として、計9分割としてもよい。その他、多様な分割形状と、加圧シーケンスを適用できる。
また、図3(1)のような分割型加圧ツールヘッド6において、その加圧シーケンス初期の接触段階で、中央領域加圧部6−1が周辺領域加圧部6−2より配線基板4側に凸(中央部が出っ張っている)状態になるようにして、ツールヘッド6全体を下降させる。このようにして、先に中央部が加圧され、次いで外周部を含めて加圧されることで、中央部の空隙が外周部へと除外させることも可能となる。
更に、半導体素子と配線基板とが最初に接触する場所が両者の中心部では無く、例えば、外縁端部からの接触であるとする。その場合は、その最初の外縁端部から反対側の端部に、いわばローラーをかける様に加圧領域を拡大していく。そして最後に全体を接触・圧着させていくことができるように、加圧ヘッドの分割と、加圧シーケンスを行えばよい。
加圧ツールヘッドに関しては、上記の加圧領域分割例や加圧シーケンスに限らないことは言うまでもない。重要なことは、加圧ツールヘッドの加圧領域を、複数の加圧領域に分割し、互いに独立に加圧制御可能とする点にある。
このような加圧ツールヘッドの複数の分割領域に対する互い独立な加圧制御機構を実現する方法に関して、その例を図4の断面模式図によって示す。図4(1)において、強い加圧の中央領域加圧部6−1と弱い加圧の外周領域加圧部6−2に分割した加圧ツールヘッド6をそれぞれ異なる圧力で加圧するとき、単独の制御モータ加圧機構10に、バネレート大のバネ11−1を中央領域加圧部6−1にセットし、バネレート小のバネ11−2を外周領域加圧部6−2にセットする。ここで、図4(2)に示すように、制御モータ加圧機構10で加圧することのより、中央領域加圧部6−1は強い加圧が、外周領域加圧部6−2には弱い加圧が生じることとなり、各加圧領域での加圧力を調整して空隙7を排除した接合を実施することができる。
勿論、図5の加圧構造の断面模式図に示すように、各加圧領域に独立した個別の加圧機構を設けても良い。図5(1)の示すように、分割領域6−1、6−2、6−3それぞれに、例えば、油圧機構、あるいはピエゾ素子などを用いた、領域別個別加圧機構12−1,12−2、12−3を接続し、図5(2)に示すように、領域別加圧機構12−1(中央領域)を他のものより加圧力を強めたものとして、空隙7を排除するように制御することができる。
以上のように、特にフリップチップ接合である、半導体素子の突起電極と配線基板の接続電極とを半導体素子・配線基板間をアンダーフィル材樹脂組成物層で充填して接続するに際して、そのアンダーフィル材樹脂組成物層がフィルム状の膜を用いて実施する場合においても、半導体製造装置であるフリップチップボンダの加圧ツールヘッドを、複数の加圧領域に分割し、またそれらの加圧が、圧力や加圧タイミングなどのシーケンスが互いに独立して実施可能とすることで、接合加工されたBGAなどの半導体装置のアンダーフィル樹脂層中でのボイドの発生が、従来方法に比べ、大幅に現象させことが可能となった。
また、今後の半導体チップ面積の増大化・微細化に伴って、BGA素子などのアンダーフィル樹脂中のボイド発生数の増加傾向への対処やボイド抑制の必要性はますます強くなると考えられるが、本発明になるこの半導体製造装置の適用により、これら要求に効果的に対応することが期待できる。
以上の実施例を含む実施の形態に関し、以下の付記を開示する。
(付記1)
半導体素子を配線基板にフリップチップ実装する半導体装置の製造装置であって、
前記半導体素子における突起電極が形成されていない背面に接触して、前記半導体素子側から前記配線基板側に対して加圧する加圧手段を有し、
前記加圧手段が、前記背面の一部の第1の領域を加圧する第1の加圧部と、前記第1領域と異なる第2の領域を加圧するとともに前記第1の加圧部と独立に制御可能な第2の加圧部とを備える
ことを特徴とする半導体装置の製造装置。
(付記2)
前記第2の領域が前記第1の領域の周囲を囲む領域であることを特徴とする付記1記載の半導体装置の製造装置。
(付記3)
前記第1の加圧部の加圧強度が前記第2の加圧部の加圧強度よりも大きいことを特徴とする付記1記載の半導体装置の製造装置。
(付記4)
前記第1の加圧部の圧力開始時間が前記第2の圧力開始時間よりも早い時期に印加されることを特徴とする付記2または3記載の半導体装置の製造装置。
(付記5)
前記第1の加圧部の加圧面が前記第2の加圧部の加圧面よりも前記配線基板の面に対して凸であることを特徴とする付記2ないし4のいずれかに記載の半導体装置の製造装置。
(付記6)
前記半導体素子と前記配線基板間に熱硬化性のフィルム状アンダーフィル材樹脂組成物を用いて形成することを特徴とする付記1ないし5のいずれかに記載の半導体装置の製造装置。
(付記7)
半導体装置の製造装置を用いて、半導体素子を配線基板にフリップチップ実装する半導体装置の製造方法であって、
前記半導体装置の製造装置は、
前記半導体素子における突起電極が形成されていない背面に接触して、前記半導体素子側から前記配線基板側に対して加圧する加圧手段を有し、前記加圧手段が、前記背面の一部の第1の領域を加圧する第1の加圧部と、前記第1領域と異なる第2の領域を加圧するとともに前記第1の加圧部と独立に制御可能な第2の加圧部とを備える
ことを特徴とする半導体装置の製造方法。
本実施の形態に係る半導体装置の製造装置の加圧ツールヘッドを説明する図 本実施の形態に係る半導体装置の製造装置の加圧接続工程を説明する図 本実施の形態に係る半導体装置の製造装置の異なる加圧ツールヘッドを説明する図 本実施の形態に係る半導体装置の製造装置の加圧ツールヘッドの加圧機構を説明する図(その1) 本実施の形態に係る半導体装置の製造装置の加圧ツールヘッドの加圧機構を説明する図(その2) 従来の半導体装置の製造装置の加圧接続工程を説明する図 従来の半導体装置の製造装置の加圧接続工程の課題を説明する図
符号の説明
1、101 半導体素子
2、102 突起電極
3、103 アンダーフィル材樹脂組成物層
4、104 配線基板
5、105 接続電極
6、8、9、106 加圧ツールヘッド
7、108 空隙(ボイド)
10 制御モータ加圧機構
11 バネ
12 領域別個別加圧機構
107 加圧

Claims (4)

  1. 半導体素子を配線基板にフリップチップ実装する半導体装置の製造装置であって、
    前記半導体素子における突起電極が形成されていない背面に接触して、前記半導体素子側から前記配線基板側に対して加圧する加圧手段を有し、
    前記加圧手段は、前記背面の所定の外縁端部に平行に3分割された前記背面の領域内の前記所定の外縁端部を含む第1の領域を加圧する第1の加圧部と、中央部の第2の領域を加圧する第2の加圧部と、前記第1と前記第2の領域を除く第3の領域を加圧する第3の加圧部を備え、前記第1乃至前記第3の加圧部により前記半導体素子の背面を前記所定の外縁端部から相対する外縁端部に向かって加圧する
    ことを特徴とする半導体装置の製造装置。
  2. 前記加圧手段は、前記第1の加圧部から前記第2の加圧部を経て前記第3の加圧部の順番、または前記第3の加圧部から前記第2の加圧部を経て前記第1の加圧部の順番に加圧し、加圧する前記背面の領域を拡大していく
    ことを特徴とする請求項1記載の半導体装置の製造装置。
  3. 半導体素子を配線基板にフリップチップ実装する半導体装置の製造装置であって、
    前記半導体素子における突起電極が形成されていない背面に接触して、前記半導体素子側から前記配線基板側に対して加圧する加圧手段を有し、
    前記加圧手段は、前記背面の中央部の領域を加圧する中央加圧部と、前記背面の中央部から前記背面のそれぞれの外縁端部まで延出する4つの領域を加圧する辺部加圧部と、前記背面の4つの角部の領域を加圧する角部加圧部とを備え、前記中央加圧部と前記辺部加圧部と前記角部加圧部とにより前記半導体素子の背面を所定の外縁端部から相対する外縁端部に向かって加圧する
    ことを特徴とする半導体装置の製造装置。
  4. 半導体素子を配線基板にフリップチップ実装する半導体装置の製造方法であって、
    前記半導体素子における突起電極が形成されていない背面に接触して、前記背面の所定の外縁端部に平行に3分割された前記背面の領域の前記外縁端部を含む第1の領域を、前記半導体素子側から前記配線基板側に対して加圧する第1の加圧手順と、
    前記背面に接触して、前記3分割された領域の内の中央部の第2の領域を前記半導体素子側から前記配線基板側に対して加圧する第2の加圧手順と、
    前記背面に接触して、前記3分割された領域の内の前記第1と前記第2の領域を除いた領域を前記半導体素子側から前記配線基板側に対して加圧する第3の加圧手順とを有し、
    前記第1乃至前記第3の加圧手順による加圧の順番を、前記第1の加圧手順から前記第2の加圧手順を経て前記第3の加圧手順、または前記第3の加圧手順から前記第2の加圧手順を経て前記第1の加圧手順とし、前記背面の加圧領域を拡大していく
    ことを特徴とする半導体装置の製造方法。
JP2007329330A 2007-12-20 2007-12-20 半導体装置の製造装置および半導体装置の製造方法 Expired - Fee Related JP5018455B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007329330A JP5018455B2 (ja) 2007-12-20 2007-12-20 半導体装置の製造装置および半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007329330A JP5018455B2 (ja) 2007-12-20 2007-12-20 半導体装置の製造装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2009152410A JP2009152410A (ja) 2009-07-09
JP5018455B2 true JP5018455B2 (ja) 2012-09-05

Family

ID=40921208

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007329330A Expired - Fee Related JP5018455B2 (ja) 2007-12-20 2007-12-20 半導体装置の製造装置および半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP5018455B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11607741B2 (en) 2019-09-06 2023-03-21 Samsung Electronics Co., Ltd. Semiconductor chip bonding apparatus including head having thermally conductive materials

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009289959A (ja) * 2008-05-29 2009-12-10 Elpida Memory Inc ボンディング装置およびボンディング方法
JP5663764B2 (ja) * 2010-06-14 2015-02-04 株式会社アドウェルズ 接合装置
JPWO2021145226A1 (ja) * 2020-01-16 2021-07-22

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2888073B2 (ja) * 1993-01-18 1999-05-10 松下電器産業株式会社 タブデバイスの熱圧着装置および熱圧着方法
JPH0786336A (ja) * 1993-09-10 1995-03-31 Fujitsu Ltd ボンディング装置
EP1321966B8 (de) * 2001-12-21 2007-05-23 Oerlikon Assembly Equipment AG, Steinhausen Greifwerkzeug zum Montieren von Halbleiterchips
JP2004087611A (ja) * 2002-08-23 2004-03-18 Toshiba Corp 半導体装置製造方法、及び半導体装置製造装置
JP2004096048A (ja) * 2002-09-04 2004-03-25 Seiko Epson Corp 基板の接続方法、熱圧着装置、電気光学装置の製造方法、電気光学装置、および電子機器
JP4537974B2 (ja) * 2006-04-12 2010-09-08 パナソニック株式会社 部品実装機
JP4616793B2 (ja) * 2006-05-17 2011-01-19 株式会社新川 多段加圧コレット

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11607741B2 (en) 2019-09-06 2023-03-21 Samsung Electronics Co., Ltd. Semiconductor chip bonding apparatus including head having thermally conductive materials

Also Published As

Publication number Publication date
JP2009152410A (ja) 2009-07-09

Similar Documents

Publication Publication Date Title
KR101890934B1 (ko) 픽셀형 led 공정
US6981317B1 (en) Method and device for mounting electronic component on circuit board
JP5064288B2 (ja) 半導体装置の製造方法
KR20010079789A (ko) 플립 칩 장착 기술
JP2002198394A (ja) 基板へのフリップチップ実装方法
WO2010070806A1 (ja) 半導体装置とフリップチップ実装方法およびフリップチップ実装装置
JP2007036229A (ja) アンダーフィルでコートされた半導体上のソルダーバンプを露出するための方法
JPH11274241A (ja) 半導体装置の製造方法
KR101530528B1 (ko) 땜납 전사기재의 제조방법, 땜납 프리코트 방법 및 땜납 전사기재
JP3871634B2 (ja) Cof半導体装置の製造方法
JP5018455B2 (ja) 半導体装置の製造装置および半導体装置の製造方法
KR101493340B1 (ko) 땜납 전사기재, 땜납 전사기재의 제조방법 및 땜납 전사방법
CN113939900A (zh) 配线基板的制造方法
JP2007035880A (ja) バンプ付きウエハの製造方法、バンプ付きウエハ、半導体装置
JP5228479B2 (ja) 電子装置の製造方法
JP2007281116A (ja) 半導体装置の製造方法
JP3718190B2 (ja) 面実装構造体の形成方法および面実装構造体
JP2008192725A (ja) 半導体装置及びその製造方法並びに半導体装置の製造装置
JP5851952B2 (ja) 半導体装置の製造方法
JP2010153670A (ja) フリップチップ実装方法と半導体装置
JP3923248B2 (ja) 回路基板への電子部品の実装方法及び回路基板
JP2007049100A (ja) 貼着装置、膜の貼着方法、半導体装置及び表示装置
JP4389696B2 (ja) 半導体装置およびその製造方法
JPH11274235A (ja) 半導体装置およびその製造方法
JP5576053B2 (ja) 半導体装置の製造方法、及び回路基板シート

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100715

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111122

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120123

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120214

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120416

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120515

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120528

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150622

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees