JP4434253B2 - クロック信号生成回路、表示パネルモジュール、撮像デバイス及び電子機器 - Google Patents
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Description
特に、映像信号の入力周波数が非常に高くなっている昨今のシステムディスプレイでは、ディスプレイ基板上で発生するクロック信号と映像信号との間に遅延差が生じると、サンプリング不良の原因となる。
このため、絶縁基板に形成される薄膜トランジスタで構成されたクロック信号生成回路では、図1に示すようにクロック信号の位相差が180°ずれる場合(擬似ロック状態)への対策が必要となる。
なお、このクロック信号生成回路は、そのクロック信号に基づいて表示パネルを駆動する駆動回路を搭載する表示パネルモジュールに応用できる。
また、このクロック信号生成回路は、システム全体の動作を制御するシステム制御部と、システム制御部に対する操作入力を受け付ける操作入力部を搭載する電子機器に応用できる。
なお、本明細書で特に図示又は記載されない部分には、当該技術分野の周知又は公知技術を適用する。
また以下に説明する形態例は、発明の一つの形態例であって、これらに限定されるものではない。
(A−1)ディスプレイパネルの全体構成
図2に、この形態例で説明するディスプレイパネル1の平面構成例を示す。この形態例の場合、ガラス基板3の表面に表示領域5や機能回路が同一プロセスで形成される。表示領域には、各画素に対応する輝度レベルを可変制御する画素回路と、その画素回路に駆動信号を与えるN本の画素制御線とM本の映像信号線が形成される。
図3に、この明細書において発明者らが提案するクロック生成回路11の内部構成例を示す。なお、図3は、アナログ型のクロック生成回路11を示す。
クロック生成回路11は、バッファ回路21、電圧制御型遅延線23、位相反転/非反転部25、バッファ回路27、位相比較回路29、チャージポンプ31、擬似ロック検出部33で構成される。
図5に、位相反転/非反転部25の回路例を示す。
図7に、チャージポンプ31の回路構成を示す。
図10に、クロック生成回路11で実行される動作内容を示す。図10に示すように、クロック生成回路11の動作は繰り返し動作である。
まず、位相比較回路29において、入力クロックCLK1と出力クロックCLK2の位相関係の比較動作が実行される(処理S1)。
結果的に、電圧制御型遅延線23によって遅延量の調整された入力クロックCLK1がバッファ回路27より出力クロックCLK2として出力される(処理S4)。
結果的に、電圧制御型遅延線23によって遅延量の調整された入力クロックCLK1は位相反転/非反転部25において180°反転され、バッファ回路27より出力クロックCLK2として出力される(処理S4)。
この形態例では、図2に示すディスプレイパネルに形成するクロック生成回路11の遅延量をディジタル的に制御する場合について説明する。
従って、ディスプレイパネルの構成は、クロック生成回路を除き、図2と同じである。
図11に、この明細書において発明者らが提案するクロック生成回路61の内部構成例を示す。なお、図11には図3との対応部分に同一符号を付して示す。
このクロック生成回路61は、バッファ回路21、遅延線63、位相反転/非反転部25、バッファ回路27、位相比較回路29、カウンタ65、擬似ロック検出部33で構成される。
図12に、遅延線63の回路構成を示す。図12に示す遅延線63は、入力クロックCLK1の伝搬経路を構成する負荷容量付きインバータ回路で構成される。
この点で、遅延時間を全てのインバータ回路段について一律に増減するアナログ方式の遅延線とは異なっている。
ここで、バイナリカウンタのカウント値は位相差を表している。また、デコーダは、カウント値に応じた段数だけインバータ回路の出力端に負荷容量が接続されるように、インバータ回路の出力端と負荷容量を接続するトランジスタ対をオン制御するオン信号を出力する。
また、オン信号として、nチャネル型トランジスタのゲート電極には「Lレベル」が与えられ、pチャネル型トランジスタのゲート電極には「Hレベル」が与えられる。
(C−1)クロック生成回路の他の構成例
前述の形態例の説明では、いずれの場合も位相反転/非反転部25を搭載する場合について説明した。
しかし、位相反転/非反転部25と同等の機能を他の回路構成によっても実現できる。
なお、擬似ロックが検出されていない期間には、形態例2の場合と同様、入力クロックCLK1と出力クロックCLK2の位相差に基づいて更新したカウント値に応じた個数の負荷容量が各インバータ回路に接続されるように、遅延線63の各段にオン・オフ信号を与える。
前述の形態例の場合には、擬似ロックの検出時に、クロック位相を180°反転する場合について説明した。このようにすることで、一気に擬似ロック状態をロック状態に変換することができる。
前述の形態例では、クロック生成回路を構成する能動素子は、ポリシリコン(高温・低温を問わず)、アモルファスシリコン、有機材料等の薄膜形成技術や印刷技術を用いて絶縁基板であるディスプレイパネルの表面に直接形成される場合について説明した。
前述の形態例で説明したクロック生成回路は、有機ELパネル、プラズマディスプレイ、フィールドエミッションディスプレイその他の自発光型ディスプレイパネルだけでなく、液晶パネルその他の表示領域と同じ基板上に形成する場合にも適用できる。
(a)システム例
前述したクロック生成回路は、システムディスプレイ以外の電子機器にも搭載することができる。以下、電子機器の一例を示す。
以下では、前述したクロック生成回路を内蔵する電子機器の外観例を例示する。なお、クロック生成回路は、筐体内のいずれかの部分に内蔵されている。
前述した形態例には、発明の趣旨の範囲内で様々な変形例が考えられる。例えば本明細書の記載に基づいて創作される又は組み合わせられる各種の変形例及び応用例も考えられる。
25 位相反転/非反転部
33 擬似ロック検出部
61 クロック生成回路
71 クロック生成回路
Claims (8)
- 第1のクロック信号を遅延して第2のクロック信号を生成する遅延線路と、
前記第2のクロック信号が前記第1のクロック信号に位相同期するように、前記遅延線路における遅延量を可変制御する遅延量制御部と、
前記第1のクロック信号と前記第2のクロック信号との擬似ロック状態を検出する擬似ロック検出部と、
擬似ロック状態の検出時、前記遅延線路の遅延量を変更する擬似ロック状態解除部と
を備え、
前記遅延量制御部は、
クロック端子に前記第1のクロック信号が供給され、データ端子が高レベルに設定された第1のフリップフロップと、
クロック端子に前記第2のクロック信号が供給され、データ端子が高レベルに設定された第2のフリップフロップと、
前記第1および第2のフリップフロップの出力の論理積を求め、その結果を前記第1および第2のフリップフロップのリセット端子に供給する第1の論理積ゲートと
を有し、
前記擬似ロック検出部は、
前記第1および第2のフリップフロップの出力の否定論理和を求める否定論理和ゲートと、
前記第1および第2のクロック信号の排他的論理和を求める排他的論理和ゲートと、
前記否定論理和ゲートの出力と前記排他的論理和ゲートの出力の論理積を求める第2の論理積ゲートと
を有する
遅延同期ループ型のクロック信号生成回路。 - 前記擬似ロック状態解除部は、擬似ロック状態の検出時、前記遅延線路上のクロック位相を反転する
請求項1に記載のクロック信号生成回路。 - 前記擬似ロック状態解除部は、擬似ロック状態の検出時、前記遅延線路上のクロック位相を設定値だけシフトする
請求項1に記載のクロック信号生成回路。 - 前記クロック信号生成回路を構成する機能デバイスは、
薄膜形成技術又は印刷技術を用いて絶縁基板上に形成される
請求項1から3のいずれか1つに記載のクロック信号生成回路。 - 表示パネルと、
第1のクロック信号を遅延して第2のクロック信号を生成する遅延線路と、前記第2のクロック信号が前記第1のクロック信号に位相同期するように、前記遅延線路における遅延量を可変制御する遅延量制御部と、前記第1のクロック信号と前記第2のクロック信号との擬似ロック状態を検出する擬似ロック検出部と、擬似ロック状態の検出時、前記遅延線路の遅延量を変更する擬似ロック状態解除部とを有する遅延同期ループ型のクロック信号生成回路と、
前記第2のクロック信号に基づいて表示パネルを駆動する駆動回路と
を備え、
前記遅延量制御部は、
クロック端子に前記第1のクロック信号が供給され、データ端子が高レベルに設定された第1のフリップフロップと、
クロック端子に前記第2のクロック信号が供給され、データ端子が高レベルに設定された第2のフリップフロップと、
前記第1および第2のフリップフロップの出力の論理積を求め、その結果を前記第1および第2のフリップフロップのリセット端子に供給する第1の論理積ゲートと
を有し、
前記擬似ロック検出部は、
前記第1および第2のフリップフロップの出力の否定論理和を求める否定論理和ゲートと、
前記第1および第2のクロック信号の排他的論理和を求める排他的論理和ゲートと、
前記否定論理和ゲートの出力と前記排他的論理和ゲートの出力の論理積を求める第2の論理積ゲートと
を有する
表示パネルモジュール。 - 前記表示パネルは、液晶パネルである
請求項5に記載の表示パネルモジュール。 - 撮像素子と、
第1のクロック信号を遅延して第2のクロック信号を生成する遅延線路と、前記第2のクロック信号が前記第1のクロック信号に位相同期するように、前記遅延線路における遅延量を可変制御する遅延量制御部と、前記第1のクロック信号と前記第2のクロック信号との擬似ロック状態を検出する擬似ロック検出部と、擬似ロック状態の検出時、前記遅延線路の遅延量を変更する擬似ロック状態解除部とを有する遅延同期ループ型のクロック信号生成回路と、
前記第2のクロック信号に基づいて前記撮像素子を駆動する駆動回路と
を備え、
前記遅延量制御部は、
クロック端子に前記第1のクロック信号が供給され、データ端子が高レベルに設定された第1のフリップフロップと、
クロック端子に前記第2のクロック信号が供給され、データ端子が高レベルに設定された第2のフリップフロップと、
前記第1および第2のフリップフロップの出力の論理積を求め、その結果を前記第1および第2のフリップフロップのリセット端子に供給する第1の論理積ゲートと
を有し、
前記擬似ロック検出部は、
前記第1および第2のフリップフロップの出力の否定論理和を求める否定論理和ゲートと、
前記第1および第2のクロック信号の排他的論理和を求める排他的論理和ゲートと、
前記否定論理和ゲートの出力と前記排他的論理和ゲートの出力の論理積を求める第2の論理積ゲートと
を有する
撮像デバイス。 - 第1のクロック信号を遅延して第2のクロック信号を生成する遅延線路と、前記第2のクロック信号が前記第1のクロック信号に位相同期するように、前記遅延線路における遅延量を可変制御する遅延量制御部と、前記第1のクロック信号と前記第2のクロック信号との擬似ロック状態を検出する擬似ロック検出部と、擬似ロック状態の検出時、前記遅延線路の遅延量を変更する擬似ロック状態解除部とを有する遅延同期ループ型のクロック信号生成回路と、
システム全体の動作を制御するシステム制御部と、
前記システム制御部に対する操作入力を受け付ける操作入力部と
を備え、
前記遅延量制御部は、
クロック端子に前記第1のクロック信号が供給され、データ端子が高レベルに設定された第1のフリップフロップと、
クロック端子に前記第2のクロック信号が供給され、データ端子が高レベルに設定された第2のフリップフロップと、
前記第1および第2のフリップフロップの出力の論理積を求め、その結果を前記第1および第2のフリップフロップのリセット端子に供給する第1の論理積ゲートと
を有し、
前記擬似ロック検出部は、
前記第1および第2のフリップフロップの出力の否定論理和を求める否定論理和ゲートと、
前記第1および第2のクロック信号の排他的論理和を求める排他的論理和ゲートと、
前記否定論理和ゲートの出力と前記排他的論理和ゲートの出力の論理積を求める第2の論理積ゲートと
を有する
電子機器。
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